JP2677274B2

JP2677274B2 - 可変長シリアルデータ通信方式

Info

Publication number: JP2677274B2
Application number: JP1066055A
Authority: JP
Inventors: 和彦武田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-03-20
Filing date: 1989-03-20
Publication date: 1997-11-17
Anticipated expiration: 2012-11-17
Also published as: JPH02246550A

Description

【発明の詳細な説明】〔概要〕送信すべきデータ長に応じて容易にシステムを構成可
能とする可変長シリアルデータ通信方式に関し、簡単な回路構成、かつ伝送効率を向上させて可変長の
シリアルデータの送受信可能にすることを目的とし、送信側に、第１のデータ保持・転送回路、第１のタイ
ミング回路およびフレーミング回路を有する送信マスタ
部と、第１のデータ保持・転送回路と同じ構成のデータ
保持・転送回路を有する、伝送すべきデータ数に応じた
１以上の送信スレーブ部とが設けられ、受信側に、第２
のデータ保持・転送回路、第２のタイミング回路および
同期回路を有する受信マスタ部と、第２のデータ保持・
転送回路と同じ構成を有するデータ保持・転送回路を有
する、受信すべきデータ数に応じた１以上の受信スレー
ブ部とが設けられ、上記送信側の複数の第１のデータ保
持・転送回路が直列に接続され、受信側の複数の第２の
データ保持・転送回路が、送信側の第１のデータ保持・
転送回路に対応して設けられ、かつ直列に接続され、第
１のタイミング回路によって直列に接続された第１のデ
ータ保持・転送回路のデータが順次シリアルに転送さ
れ、フレーミング回路がこれらのデータ保持・転送回路
からのシリアル転送データに所定のコードを付加して通
信路に送出し、同期回路が前記通信路を介して伝送され
たデータを同期し受信し、第２のタイミング回路の制御
のもとで、対応する第２のデータ保持・転送回路に受信
データを保持させるように構成する。

〔産業上の利用分野〕

本発明は送受信すべきデータ長に応じて、容易かつ最
適なシステム構成が可能な可変長シリアルデータ通信方
式に関するものであり、特に、回路構成を簡略化し、デ
ータ送信効率を向上させる可変長シリアルデータ通信方
式に関する。

〔従来の技術〕

第４図に従来の可変長シリアルデータ通信方式の構成
を示す。

同図において、送信側に、複数の送信用LSI 90A〜90B
が設けられ、通信路96,97を介して設けられ受信側に、
複数の受信用LSI 95A〜95Bが設けられている。送信用LS
I 90A〜90Bはそれぞれ同じ構成をしている。同様に、受
信用LSI 95A〜95Bも同じ構成をしている。

送信用LSI 90Aは、シリアル・パラレル変換器（P/S変
換器）91、タイミング回路92、フレーミング回路93、モ
ニタ回路94が図示のように接続されている。P/S変換器9
1は、例えば、32ビットのパラレルデータを入力して、
シリアルデータに変換し、保持する。フレーミング回路
93は、第５図に示すように、P/S変換器91で変換された
シリアルデータSDATA1の先頭にそのLSIを示すアドレスA
DDを付加し、末尾にCRCコードを付加する。モニタ回路9
4は、通信路96上の伝送データを監視し、アドレスを識
別して自己の送信タイミングを検出する。タイミング回
路92は、モニタ回路94からの自己の送信タイミングに基
づいて、上記P/S変換器91、フレーミング回路93を制御
し、自己の送信タイミングで、第５図に示すデータを通
信路96を介して、受信側に送出する。通信路97はクロッ
クCLKを送出する経路である。

送信用LSI 90Bも同様である。

受信用LSI 95Aは、同期回路97、シリアル・パラレル
変換器（S/P変換器）95、タイミング回路96で構成され
ている。同期回路97は、対応する送信用LSIからの送信
データをアドレス同期をとって受信する。タイミング回
路96は、送信側からのクロックに基づいて同期回路97を
動作させ、同期回路97で同期がとられた受信信号をS/P
変換器95に入力させる。S/P変換器95からは、パラレル
データが出力される。

受信用LSI 95Bも同様である。

通信路96上はシリアルのデータが伝送される。これは
通信路96のケーブル本数を削減するためである。

上記構成において、P/S変換器、S/P変換器のビット数
が32ビットとした場合、96ビットのシリアルデータ伝送
を行いたい場合は、送信用LSI、受信用LSIのそれぞれ
を、３個容易すればよい。また、128ビットに増加する
場合は、送信用LSI、受信用LSIをもう１個づつ増設すれ
ばよい。

データ伝送ビット数を減少させる場合は、必要なだ
け、送信用LSI、受信用LSIを取り除けばよい。

以上のように、第４図の可変長シリアルデータ通信方
式においては、送信用LSI、受信用LSIを必要な数だけ設
けることで、任意の可変のシリアルデータの通信が容易
に可能な構成となっている。

〔発明が解決しようとする課題〕

送信用LSIの各々は、自己の送信タイミングを検出す
るため、モニタ回路を設けなければならない。また、タ
イミング回路をそれぞれの送信用LSIに設けなければな
らない。それに対応して、受信用LSIに、同期回路およ
びタイミング回路を設けなければならない。さらに各送
信用LSIからはアドレスとCRCコードを付加したデータを
送信するので、フレーミング回路も設けなければならな
い。これらの回路は複雑であり、高価格になるという問
題がある。すなわち、この構成によれば、伝送するビッ
ト数にほぼ比例した設備費用がかかるという問題があ
る。

ついで、各送信用LSIごとにアドレスとCRCコードを付
加しているので、実際の送信すべきシリアルデータのほ
かにこれらのデータも伝送され、伝送効率が低下すると
いう問題がある。

さらに、送信用LSI相互間にはなんの同期もとられて
いず、前の送信が完了したら自己の送信を開始している
に過ぎない。したがって、受信側も同期がとられていな
い。よって、同期をとって送受信を行うことが出来な
い。これに関して、たとえば、ある決まった時間にデー
タの送受信を行おうとしても、そのような送受信は実現
できないという問題がある。

本発明は、上記問題を解決し、伝送すべきデータのビ
ット数の変化に容易に対応可能であるとともに、回路が
簡単になり、伝送効率も向上可能な可変長シリアルデー
タ通信方式を提供することを目的とする。また、本発明
は同期状態で送受信が可能な可変長シリアルデータ通信
方式を提供することを目的とする。

〔課題を解決するための手段〕

本発明の可変長シリアルデータ通信方式の原理ブロッ
ク図を第１図に示す。

同図において、通信路70を介して、送信側と受信側と
に分離されている。

送信側に、第１のデータ保持・転送回路11、第１のタ
イミング回路12およびフレーミング回路13を有する送信
マスタ部10と、第１のデータ保持・転送回路と同じ構成
のデータ保持・転送回路21,31を有する、伝送すべきデ
ータ数に応じた１以上の送信スレーブ部20,30とが設け
られている。

受信側に、第２のデータ保持・転送回路61、第２のタ
イミング回路62および同期回路63を有する受信マスタ部
60と、第２のデータ保持・転送回路と同じ構成を有する
データ保持・転送回路41,51を有する、受信するデータ
数に応じた１以上の受信スレーブ部40,50とが設けられ
ている。

送信側の第１のデータ保持・転送回路11〜31が直列に
接続されている。

受信側の第２のデータ保持・転送回路41〜61が、送信
側の第１のデータ保持・転送回路11〜31に対応して設け
られ、かつ直列に接続されている。

第１のタイミング回路12によって直列に接続された第
１のデータ保持・転送回路11〜31のデータが順次シリア
ルに転送される。フレーミング回路13が、第２図に示す
ように、これらのデータ保持・転送回路11〜31からのシ
リアル転送データSDATA1〜SDATA3の先頭にアドレスAD
D、および、末尾に所定のコード、たとえばCRCコードを
付加して通信路70に送出する。尚、送信側と受信側とが
１対１対応の場合、アドレスADDは特に必要としない。
但し、以下、アドレスがある場合について述べる。

同期回路63が通信路70を介して伝送されたデータを同
期させて受信する。第２のタイミング回路62の制御のも
とで、対応する第２のデータ保持・転送回路41〜61に受
信データを保持させる。

そして、送信スレーブ部および受信スレーブ部の構成
回路を追加・削除することで、他の回路の変更を必要と
しないで、シリアルデータのデータ長を可変とする。

第１図では、送信スレーブ部が２個、受信スレーブ部
も２個の場合を示しているが、これらは伝送すべきデー
タのビット数によって定まる。ただし、複雑な回路構成
を有する送信マスタ部10および受信マスタ部60は１個の
みである。一方、各送信スレーブ部内にはデータ保持・
転送回路が設けられているに過ぎない。同様に、各受信
スレーブ部にはデータ保持・転送回路が設けられている
に過ぎない。その結果、全体としての回路は相当簡単に
なる。

また、第２図に示すように、全体のシリアルデータの
先頭にアドレス、末尾のCRCコードなどのコードが付加
されているに過ぎないので、第５図に示したような伝送
効率が低下する要因が排除されている。

さらに、第２図に示すように、各シリアルデータのフ
ォーマットは決まっているので、データ相互間の同期が
とられている。

第１のタイミング回路12および第２のタイミング回路
62はそれぞれ、送信スレーブ部の数、受信スレーブ部の
数に応じて、第１、第２のデータ保持・転送回路の動作
を制御するモード信号を出力する。これらの送信スレー
ブ部の数、受信スレーブ部の数は図示のNOとして与えら
れる。したがって、これらタイミング回路は複雑な回路
変更をすることなく、伝送すべきデータのビット数の変
化に容易に対応可能な構成となっている。

第１のデータ保持・転送回路11〜31が、第１のタイミ
ング回路12からの第１のモードに応じてパラレルデータ
を保持し、第１のタイミング回路12からの第２のモード
に応じてシリアル転送する回路である。また、第２のデ
ータ保持・転送回路41〜61が、第２のタイミング回路62
からの第１のモードに応じてシリアル転送し、第２のタ
イミング回路62からの第２のモードに応じてパラレルデ
ータを出力する回路である。この構成により、送信側の
パラレルデータが通信路70はシリアル伝送されるが、受
信側において、再びパラレルデータに復元される。

〔作用〕

送信マスタ部10内のデータ保持・転送回路11、送信ス
レーブ部20〜30内のデータ保持・転送回路21〜31には、
予め送信すべきデータが入力される。

送信すべきデータとしては、図示のように、パラレル
データIPDAT1〜IPDAT3、またはシリアルデータISDAT1〜
ISDAT3とがある。パラレルデータが入力される場合は、
第１のデータ保持・転送回路11〜31は、各パラレルデー
タを入力し、シリアルデータに変換して、保持する。シ
リアルデータが入力される場合は、データ保持・転送回
路11〜31は、それぞれ、入力されたシリアルデータをそ
のまま、保持する。かかる入力すべきデータの変換・保
持、または入力・保持は、第１のタイミング回路12から
のデータラッチを示す第１のモード、すなわち、制御信
号TDLAT〜TDLAT＝０の場合に、行われる。

第１のタイミング回路12からの制御信号TDLAT〜TDLAT
が“1"になると、すなわち、データ保持・転送回路11〜
31への転送指令が第１のタイミング回路12から出力され
ると、各データ保持・転送回路11〜31は保持しているシ
リアルデータを順次、上位側に出力する。このシリアル
データの転送は、第１のタイミング回路12から、送信ス
レーブ部20〜30の数NOに応じて、上記制御信号TDLAT〜T
DLAT＝１が出力されることによって、行われる。

フレーミング回路13は、上記の転送されたシリアルデ
ータを、第２図に図示のデータフォーマットに配列し
て、通信路70を介して、受信側に送出する。

受信側の同期回路63は、送信されたシリアルデータの
先頭のアドレスを識別して自己への送信データであるこ
とを判別する。自己への送信データである場合、その受
信データを第２のデータ保持・転送回路41〜61側に順次
出力する。

第２のタイミング回路62は、上記第２のデータ保持・
転送回路41〜61へのデータ入力時には、受信制御信号RD
LAT〜RDLAT＝１とし、受信したシリアルデータが順次、
第２のデータ保持・転送回路41〜61内を転送可能にす
る。

全ての送信データが第２のデータ保持・転送回路41〜
61内に保持されると、第２のタイミング回路42からの制
御信号RDLAT〜RDLATが“0"になり、それぞれ第２のデー
タ保持・転送回路41〜61に保持されたデータが、パラレ
ルデータOPDAT1〜OPDAT3、またはシリアルデータOSDAT1
〜OADAT3として出力される。このパラレルデータか、シ
リアルデータかの出力は、送信側に対応して設けられる
第２のデータ保持・転送回路の回路構成による。

同期回路63は受信したデータの末尾のコードをチェッ
クする。

データ保持・転送回路11〜31、データ保持・転送回路
41〜61は上記のように、データ保持および転送機能を有
している。入力データがパラレルデータかシリアルデー
タかによっては、入力時に、パラレル入力するかシリア
ル入力するかの違いである。

〔実施例〕

第３図に本発明の可変長シリアルデータ通信方式の実
施例回路図を示す。

同図において、第１のデータ保持・転送回路11〜31は
32ビットのパラレルデータ、PA 0−31/PB 0〜31を32ビ
ットのシリアルデータに変換し、保持する32ビットのパ
ラレル・シリアル変換器（P/S変換器）、より具体的に
は、パラレルデータ入力端子と、下位からのシリアルデ
ータを入力する端子とを有するシフトレジスタで構成さ
れている。したがって、第１のタイミング回路12からの
DLAT＝０で、上記入力パラレルデータを保持することに
より、同時にパラレルデータからシリアルデータへの変
換が行われる。P/S変換器11〜31が３個直列に接続され
ており、合計96ビットのシリアルデータの送信が行われ
る。

第１のタイミング回路12からのDLATが“1"になること
で、上記P/S変換器11〜31に保持されているシリアルデ
ータTXDSが上位のP/S変換器にシフトされる。送信スレ
ーブ部20,30が２つ設けられており、第１のタイミング
回路12には、送信スレーブ部数NO＝２が設定されてお
り、32ビットのシリアル転数が、NO＋１＝３回行なわれ
る。第１のタイミング回路12がその先頭に、第２図に示
したアドレスを、そして末尾にCRCコードを付加して、P
/S変換器からのシリアルデータを、バッファ回路81、デ
ータ通信路71、バッファ回路83を介して、受信マスタ部
60に送出する。第１のタイミング回路12からは、バッフ
ァ回路82、クロック通信路72、バッファ回路84を介し
て、クロックCLKが、受信マスタ部60に送出される。こ
のクロックCLKは、送信マスタ部10および送信スレーブ
部20〜30内のデータ転送、その他の制御動作に用いられ
る。

受信マスタ部60内の同期回路63は、受信したシリアル
データのアドレスをチェックして、自己への送信データ
であることを確認し、シリアルデータの受信を行う。

第２のデータ保持・転送回路41〜61は、第１のデータ
保持・転送回路11〜31、すなわち、P/S変換器とは逆
の、32ビットのシリアルデータ・パラレルデータ（S/
P）変換器である。具体的には、シリアルデータの入力
端子とパラレルデータ出力端子とを有する32ビットのシ
フトレジスタである。

第２のタイミング回路62が、RDLAT＝１の制御信号を
出力して、上記受信シリアルデータを、受信クロックに
同期して、順次、S/P変換器41〜61内を転送させる。

所定の転送が終了すると、第２のタイミング回路62か
らのRDLATが“0"になり、転送が終了するとともに、S/P
変換器41〜61の出力端子から、それぞれ32ビットのパラ
レルデータPA 0−31/PB 0〜31が出力される。

同期回路63は末尾のCRCコードをチェックする。

以上に述べたように、同期状態でシリアルデータの伝
送が可能になる。また、その伝送データは、第５図の中
間アドレス、CRCコードなどの無駄がなく伝送効率が向
上する。

以上の実施例は、パラレルデータを入力した場合につ
いて述べたが、シリアルデータを入力してそのまま、シ
リアルデータを送信する場合にも適用できる。この場
合、第３図の、P/S変換器11〜31、S/P変換器41〜61に代
えて、それぞれ２入力端子、一方は図示破線のごとく送
信すべきシリアルデータの入力用の端子、他方は下位か
らの転送データ入力用の端子を有するシフトレジスタを
用いる。

なお、さらにシリアル伝送データを32ビット増加する
場合は、送信側において、送信側スレーブ部を１個増設
し、送信スレーブ部30のデータ保持・転送回路31に増設
したデータ保持・転送回路を直列に接続する。同様に、
受信側において、受信スレーブ部を増設し、受信スレー
ブ部40の第２のデータ保持・転送回路41に増設したデー
タ保持・転送回路を直列接続する。そして、第１のタイ
ミング回路12の送信スレーブ部の数NOを２から３に変更
するとともに、第２のタイミング回路62の受信スレーブ
部の数NOを２から３に変更する。

送信するデータのビット数を減少させる場合も同様
に、上記NOを変更するとともに、データ保持・転送回路
のみを有する、送信スレーブ部および受信スレーブ部を
取り除けばよい。

以上、一旦設置した場合の増設または削減について述
べたが、新規に可変長シリアルデータ通信方式を構築す
る場合も、自由に、送信すべきシリアルデータのビット
長にあわせて、容易に構成することができる。

〔発明の効果〕

以上述べたように、本発明の可変長シリアルデータ通
信方式よれば、簡単な回路構成で、かつ伝送効率を向上
させて、可変長のシリアルデータ伝送が可能になるとい
う効果を奏する。

【図面の簡単な説明】

第１図は本発明の可変長シリアルデータ通信方式の原理
ブロック図、第２図は第１図における伝送データのフォーマット図、第３図は本発明の実施例の可変長シリアルデータ通信方
式の回路図、第４図と従来の可変長シリアルデータ通信方式の回路
図、第５図は第４図における伝送データのフォーマット図、
である。（符号の説明） 10……送信マスタ部、 11〜31……第１のデータ保持・転送回路、 12……第１のタイミング回路、 13……フレーミング回路、 20〜30……送信スレーブ部、 60……受信マスタ部、 41〜61……受信スレーブ部、 62……第２のタイミング回路、 63……同期回路、70……通信路。

Claims

(57)【特許請求の範囲】

【請求項１】送信側に、第１のデータ保持・転送回路
（11）、第１のタイミング回路（12）およびフレーミン
グ回路（13）を有する送信マスタ部（10）と、第１のデ
ータ保持・転送回路と同じ構成のデータ保持・転送回路
（21,31）を有する、伝送すべきデータ数に応じた１以
上の送信スレーブ部（20,30）とが設けられ、受信側に、第２のデータ保持・転送回路（61）、第２の
タイミング回路（62）および同期回路（63）を有する受
信マスタ部（60）と、第２のデータ保持・転送回路と同
じ構成を有するデータ保持・転送回路（41,51）を有す
る、受信するデータ数に応じた１以上の受信スレーブ部
（40,50）とが設けられ、送信側の複数の第１のデータ保持・転送回路（11〜31）
が直列に接続され、受信側の複数の第２のデータ保持・転送回路（41〜61）
が、送信側の第１のデータ保持・転送回路に対応して設
けられ、かつ直列に接続され、第１のタイミング回路によって直列に接続された第１の
データ保持・転送回路のデータが順次シリアルに転送さ
れ、フレーミング回路がこれらのデータ保持・転送回路から
のシリアル転送データに所定のコードを付加して通信路
（70）に送出し、同期回路が通信路を介して伝送されたデータを同期させ
て受信し、第２のタイミング回路の制御のもとで、対応する第２の
データ保持・転送回路に受信データを保持させ、送信ス
レーブ部および受信スレーブ部の構成回路を追加・削除
することで、他の回路の変更を必要としないで、シリア
ルデータのデータ長を可変とすることを特徴とする可変
長シリアルデータ通信方式。