WO2005027122A1 - 位相誤差検出回路及び同期クロック抽出回路 - Google Patents

位相誤差検出回路及び同期クロック抽出回路 Download PDF

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WO2005027122A1
WO2005027122A1 PCT/JP2004/008594 JP2004008594W WO2005027122A1 WO 2005027122 A1 WO2005027122 A1 WO 2005027122A1 JP 2004008594 W JP2004008594 W JP 2004008594W WO 2005027122 A1 WO2005027122 A1 WO 2005027122A1
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phase error
reference value
detection circuit
cross
data
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PCT/JP2004/008594
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French (fr)
Inventor
Akira Kawabe
Kouji Okamoto
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/10009—Improvement or modification of read or write signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0334—Processing of samples having at least three levels, e.g. soft decisions

Definitions

  • the present invention is used for extracting a synchronization clock from a recording medium such as an optical disk or a magnetic disk in a reproduction signal processing circuit for extracting data recorded on the recording medium and extracting a synchronization clock synchronized with the data.
  • Phase error detection circuit to be used. Background art
  • FIG. 12 shows an example of a reproduction signal processing circuit in a conventional optical disk device.
  • 1 is a recording medium such as an optical disk
  • 2 is an optical pickup
  • 3 is a analog front end
  • 12 is a digital signal processing circuit.
  • 4 is an AZD converter
  • 5 is a digital filter
  • 6 is a decoder
  • 13 is a synchronous clock extraction circuit.
  • 7 is a phase comparator
  • 8 and 11 are loop filters
  • 9 is a VCO (voltage controlled oscillator)
  • 10 is a frequency comparator.
  • the recording medium 1 When reproducing data written on the recording medium 1 such as an optical disk, first, irradiate the recording medium 1 with laser light, capture the reflected light with the optical pickup 2, and convert the intensity of the reflected light into an electric signal. Convert to generate an analog reproduction signal.
  • the analog reproduced signal obtained by the optical pickup 2 is subjected to gain adjustment of signal amplitude and DC offset adjustment at the analog front end 3, and boosting of high-frequency components and noise removal for the purpose of waveform equalization. .
  • Waveform equalized by analog front end 3 The analog reproduction signal is quantized by the AZD converter 4 to become digital data.
  • the subsequent stage is digital signal processing.
  • the reproduced data quantized by the A / D converter 4 is subjected to waveform correction processing by the digital filter 5, and is decoded by the decoder 6 to become binary data.
  • the reproduced data quantized by the A / D converter 4 is input to a synchronous clock extraction circuit 13.
  • the frequency comparator 10 calculates the frequency error between the reproduced data and the clock output from the VCO 9, and the loop filter 11 filters the frequency error output from the frequency comparator 10.
  • VC09 changes the frequency of the output clock according to the frequency error value smoothed by the loop filter 11.
  • the phase comparator 7 calculates the phase error between the reproduced data and the clock output from the VCO 9, and the loop filter 8 filters the phase error output from the phase comparator 7.
  • the VC09 changes the frequency of the output clock according to the value of the phase error smoothed by the loop filter 8. By this feedback loop, control is performed so that the frequency error and phase error of the clock output from VC09 become zero.
  • the operation of the synchronous clock extraction circuit 13 is first performed in the order of frequency error correction and then phase error correction.
  • the clock output from the VCO 9 is also supplied to the digital signal processing circuit 12 including the AZD converter 4, and when the frequency control and the phase control are in a steady state, the output clock of the VC09 is synchronized with the reproduced data. It becomes a clock.
  • a conventional configuration of the phase comparator 7 in such a synchronous clock extraction circuit is described in, for example, Japanese Patent Application Laid-Open No. H8-17145. Below, the conventional configuration of the phase comparator 7 Figure 13 shows an example.
  • the phase comparator 7 includes a zero-cross detection circuit 74 and a phase error calculation circuit 75.
  • the zero cross detection circuit 74 detects a zero cross point from the reproduced data and outputs a zero cross detection signal.
  • the phase error calculation circuit 75 outputs the phase error data at the timing of the zero cross detection signal using the reproduced data as an input signal, the zero cross detection signal as an enable signal.
  • FIG. 14 An example of a conventional configuration of the zero-crossing detection circuit 74 is shown in FIG.
  • the open cross detection circuit 74 of FIG. 14 includes an averaging circuit 741, a D flip-flop 742, and an exclusive OR circuit 743.
  • the averaging circuit 741 calculates an average value of two consecutive pieces of reproduction data, and outputs the sign data.
  • the D flip-flop 742 delays the code data from averaging circuit 741 by one clock.
  • the coded data exclusive OR circuit 743 receives two coded data, that is, the coded data of the average value output from the averaging circuit 741 and the coded data delayed by the D flip-flop 742, and codes the coded data. Detects the points where is inverted from positive to negative and from negative to positive.
  • the output of the exclusive OR circuit 743 becomes the zero cross detection signal of the zero cross detection circuit 74.
  • FIG. This figure shows how to detect the zero cross point at the time of the rising edge of the reproduction data. The circles indicate the sampling points of the reproduced data.
  • Crosses (X) indicate the two averages before and after each.
  • the sign of the average value of the code data a (n-1) and the next code data a (n) is positive, and the average value of the code data a (n) and the average value of the next code data a (n + 1) is positive. Since the sign is negative, sign data a in the middle (n) is determined to be a zero cross point.
  • the phase error is calculated based on the value of the code data a (n) and the direction of the cross edge.
  • FIG. 16 shows the issues with the conventional zero-cross detection method.
  • This figure shows the state of Z cross detection for a reproduced waveform of 3T + 3T (T is a channel period).
  • FIG. 11A shows a state in which zero cross detection is normally performed using the zero cross detection method described in FIG.
  • the playback data is synchronized with the sampling clock, the zero cross point is correctly detected.
  • the frequency error between the reproduced data and the sampling clock is large, as shown in Fig. 11 (b), the phase inversion occurs at a certain point and the zero cross point is erroneously detected.
  • the conventional phase error comparison method has a problem that the capture range is small because the input linear range is narrow. Disclosure of the invention
  • the phase error detection circuit of the present invention extracts a synchronous clock synchronized with the reproduced data itself based on the reproduced data quantized and reproduced from the recording / reproducing device.
  • a phase error detection circuit used to output the data, receiving a predetermined reference value while receiving the reproduction data, and detecting a cross timing at which the reproduction data crosses the reference value;
  • a phase error calculator that receives the reproduced data and a cross timing signal of the cross detector, and calculates a difference between the reproduced data and the zero value at the cross timing as phase error data; and a phase error data of the phase error calculator.
  • a cross reference value generation unit that updates the reference value of the cross detection unit based on the phase error data.
  • the present invention provides the phase error detection circuit, wherein, each time the phase error calculation unit calculates phase error data, the cross reference value generation unit outputs the calculated latest phase error data to the cross detection unit. It is characterized in that it is updated as a reference value.
  • the cross detection unit may include a rising cross detection unit configured to detect a rising cross timing at which the reproduction data crosses the reference value at a rising edge; A falling cross detection unit that detects a falling cross timing at which the reference value crosses at the falling time.
  • the present invention provides the phase error detection circuit, wherein the phase error calculation unit receives a rising cross timing signal of the rising cross detection unit, and calculates a difference between the reproduction data and the reference value at the rising cross timing. The difference is calculated as rising phase error data, and the difference between the reproduced data and the reference value at the falling cross timing is received at the falling cross timing in response to the falling cross timing signal of the falling cross detection unit. It is characterized in that it is calculated as error data.
  • the cross reference value generation unit receives rising phase error data and falling phase error data of the phase error calculation unit, The rising phase error data is output to the rising cross detection section as a rising reference value, and the falling phase error data is output to the falling cross detection section as a falling reference value.
  • the cross reference value generation unit may receive rising phase error data of the phase error calculation unit, and output the rising phase error data to the rising cross detection unit as a rising reference value.
  • the rising phase error data obtained by inverting the sign of the rising phase error data is output to the falling cross detection section as a falling reference value.
  • the cross reference value generation unit receives falling phase error data of the phase error calculation unit, and a falling phase after inverting a sign of the falling phase error data.
  • the error data is output to the rising cross detection section as a rising reference value
  • the falling phase error data is output to the falling cross detection section as a falling reference value.
  • the cross reference value generator receives the rising phase error data and the falling phase error data of the phase error calculator, and the input rising phase error data and falling phase
  • the 1Z2 value of the sum of the error data is calculated, and the 1/2 value of this sum and its sign-inverted value are used as the rising reference value and the falling reference value by the rising cross detection unit and the falling cross detection unit.
  • the cross reference value generation unit has a configuration in which a reference value of the cross detection unit is fixed to a zero value, and is based on phase error data in the cross reference value generation unit. Switch between updating the reference value and fixing the reference value to zero A control signal generator for outputting a control signal to the cross reference value generator.
  • the control signal generation unit receives the phase error data of the phase error calculation unit, and receives a phase error in the cross reference value generation unit according to a phase error indicated by the phase error data. It is characterized in that a control signal is generated so as to switch between updating the reference value based on the error data and fixing the reference value to zero.
  • the control signal generation unit in the phase error detection circuit, the control signal generation unit generates a reference value when the phase error indicated by the received phase error data becomes smaller than a predetermined value and approaches a steady state.
  • the control signal is output so as to switch from updating the reference value based on the error data to fixing the reference value to zero.
  • the control signal generation unit in the phase error detection circuit, when the phase error indicated by the received phase error data is equal to or greater than a predetermined threshold, the control signal generation unit updates a reference value based on the phase error data.
  • a control signal is generated such that the reference value is fixed to a zero value when the value is less than the threshold value.
  • the control signal generation unit receives a predetermined signal from outside the phase error detection circuit, and in accordance with the predetermined signal from outside, the control signal generation unit A control signal is generated so as to switch between updating of the reference value based on the phase error data and fixing of the reference value to zero.
  • the control signal generation unit when receiving a signal output when a specific pattern of the reproduction data is detected as the predetermined signal from the outside, Generation is updated based on the phase error data. The control signal is output so as to switch from the new value to the fixed value of the reference value.
  • a signal output when a specific pattern of the reproduction signal is detected is a sync detection signal generated when an interval between sync marks on an optical disc is detected. It is characterized by.
  • the present invention provides the phase error detection circuit, wherein the control signal generation unit receives an abnormality detection signal generated when an abnormality occurs in the reproduction data, and a reference based on the phase error data in the cross reference value generation unit. It is characterized in that the updating of the value is reset to a predetermined reference value.
  • the control signal generation unit receives the phase error data of the phase error calculation unit, receives a predetermined signal from outside the phase error detection circuit, A control signal is generated so as to switch between updating of a reference value based on the phase error data in the cross reference value generation unit and fixing of the reference value to a zero value in accordance with the phase error indicated by and the external predetermined signal. It is characterized by doing.
  • the synchronous clock extraction circuit of the present invention receives the phase error detection circuit, and phase error data output from the phase error detection circuit, and changes the frequency of the synchronous clock according to the phase error indicated by the phase error data. And a voltage controlled oscillator for causing the voltage to be controlled.
  • the present invention provides the phase error detection circuit, further comprising: a threshold generation unit that generates a threshold used for updating a reference value of the cross detection unit, wherein the cross reference value generation unit includes: Receiving a threshold value of the threshold value generation unit, and updating a reference value of the cross detection unit based on the threshold value and phase error data of the phase error calculation unit.
  • the threshold value generation unit receives the phase error data of the phase error calculation unit, receives predetermined threshold data from outside, and receives the absolute value of the phase error data and the predetermined value. The smaller one of the absolute values of the threshold data is set as the threshold.
  • the present invention is characterized in that in the phase error detection circuit, the threshold value generation section generates a rising cross timing threshold value and a falling cross timing threshold value.
  • the cross detection unit may include a rising cross detection unit configured to detect a rising cross timing at which the reproduction data crosses the reference value at a rising edge; A falling cross detection unit that detects a falling cross timing at which the reference value crosses at the falling time.
  • the present invention provides the phase error detection circuit, wherein the phase error calculation unit receives a rising cross timing signal of the rising cross detection unit, and calculates a difference between the reproduction data and the reference value at the rising cross timing.
  • the cross reference value generation unit may include: In response to the rising phase error data of the phase error calculation unit and the rising cross timing threshold of the threshold generation unit, the smaller of the absolute value of the rising phase error data and the absolute value of the rising cross timing threshold is calculated.
  • the absolute value of the falling phase error data and the It is characterized in that the smaller one of the absolute values of the falling cross timing threshold is used as the falling reference value.
  • the present invention provides the phase error detection circuit, wherein the cross reference value generation unit receives the rising phase error data of the phase error calculation unit and a rising cross timing threshold of the threshold value generation unit, Out of the absolute value of the rising cross timing threshold and the absolute value of the threshold value for the rising cross timing, the smaller absolute value is used as the rising reference value, and the value obtained by inverting the sign of the rising reference value is used as the falling reference value.
  • the cross reference value generation unit may receive the falling phase error data of the phase error calculation unit and a falling cross timing threshold of the threshold generation unit, and Of the absolute value of the phase error data and the absolute value of the falling cross timing threshold, the smaller absolute value is used as the falling reference value, and the value obtained by inverting the sign of the falling reference value is used as the rising reference value. It is characterized by the following.
  • the cross reference value generation unit may be configured to calculate an absolute value of a rising phase error data of the phase error calculation unit and an absolute value of a rising edge timing threshold of the threshold generation unit. The smaller absolute value of the absolute value of the falling phase error data of the phase error calculator and the falling cross timing of the threshold generator.
  • the cross reference value generation unit includes a reference based on a threshold value of the threshold value generation unit and phase error data of the phase error calculation unit as a reference value of the cross detection unit.
  • a reference circuit of a zero value is provided, and a selection circuit for selecting one of the reference value of the zero value and a reference value based on the threshold value and the phase error data is provided. .
  • the present invention is characterized in that, in the phase error detection circuit, a control signal generation unit that generates a control signal for switching a selection circuit of the cross reference value generation unit to a zero reference value side is provided.
  • the control signal generation unit receives the phase error data calculated by the phase error calculation unit, and when the value of the phase error data converges to less than a predetermined value, The control signal is generated, and the control signal is output to a selection circuit of the cross reference value generation unit.
  • the control signal generation unit may detect an interval between sync marks recorded on the optical disc when the recording / reproducing apparatus is reproducing data from the optical disc.
  • the control signal is occasionally generated, and the control signal is output to a selection circuit of the cross reference value generation unit.
  • the present invention provides the phase error detection circuit, wherein the threshold value generation unit includes: a gradually decreasing circuit that gradually decreases a predetermined threshold value; and the predetermined threshold value and the threshold value gradually decreased by the gradually decreasing circuit. And a switching signal generation unit that generates a switching signal for switching the selection circuit to the gradually decreasing circuit side.
  • the switching signal generation unit in the phase error detection circuit, the switching signal generation unit generates the switching signal when the number of zero crosses of the reproduction data is less than a predetermined value during a predetermined period, and outputs the switching signal to the selection circuit. It is characterized by outputting.
  • the present invention is characterized in that in the phase error detection circuit, the threshold value generation unit includes a selection circuit that receives a control signal from the outside and selects a threshold value of zero.
  • the cross reference value generation unit has a gain adjustment circuit that adjusts the value of the phase error data of the phase error calculation unit to a predetermined multiple.
  • the synchronous clock extraction circuit includes: a phase error detection circuit; and phase error data output from the phase error detection circuit. The synchronous clock extraction circuit receives the phase error data according to the phase error indicated by the phase error data. A voltage-controlled oscillator for changing the frequency.
  • the phase error data detected in the previous process is fed back as a reference value, updated, and the reproduced data at the timing when the reference value crosses the reproduced signal is used as the next cross detection signal. Since the phase error data of the cross detection signal is detected, even if the reproduced data and the sampling clock are not synchronized, the phase error can be detected accurately, expanding the capture challenge. It is possible to do.
  • the phase error becomes small and approaches a steady state, it is possible to shift to the zero-crossing method in which the cross timing between the reproduced signal and the zero value is generated as a cross detection signal. Detection can be performed efficiently and stably.
  • the reference value is larger than a set threshold value, the reference value is limited to the set threshold value, Since the value is within an appropriate range, it is possible to withstand the jitter of the reproduced signal, and the phase error can be more accurately detected.
  • FIG. 1 is a diagram illustrating a phase error detection circuit according to a first embodiment of the present invention.
  • FIG. 2 is a diagram showing an internal configuration of a rising crossing detection unit included in the phase error detection circuit.
  • FIG. 3 is a diagram showing an internal configuration of a phase error calculation unit included in the phase error detection circuit.
  • FIG. 4 is a diagram illustrating an internal configuration of a cross reference value generation unit included in the phase error detection circuit.
  • FIG. 5 is a diagram showing a state of a phase error detection method of the phase error detection circuit of the same embodiment.
  • FIG. 6 is a diagram illustrating an aspect of a phase error detection method of the phase error detection circuit according to the second embodiment of the present invention.
  • FIG. 7 is a diagram illustrating an aspect of a phase error detection method of the phase error detection circuit according to the third embodiment of the present invention.
  • FIG. 8 is a diagram illustrating an aspect of a phase error detection method of a phase error detection circuit according to a fourth embodiment of the present invention.
  • FIG. 9 shows the internal structure of the control signal generation unit included in the phase error detection circuit according to the first embodiment.
  • FIG. 10 is a diagram illustrating a state of a phase error detection method of a phase error detection circuit according to a fifth embodiment of the present invention.
  • FIG. 11 is a diagram illustrating a state of a phase error detection method of a phase error detection circuit according to a sixth embodiment of the present invention.
  • FIG. 12 is a diagram showing a phase error detection circuit according to a ninth embodiment of the present invention.
  • FIG. 13 is a diagram illustrating an internal configuration of a threshold value generation unit included in the phase error detection circuit.
  • FIG. 14 is a diagram showing an internal configuration of a cross reference value generation unit included in the phase error conversion circuit.
  • FIG. 15 is a diagram showing a state of the cross data detection method of the phase error detection circuit.
  • FIG. 16 is a diagram illustrating the internal configuration of the reference value generation unit included in the phase error detection circuit according to the tenth embodiment of the present invention.
  • FIG. 17 is a diagram showing a state of the cross data detection method of the phase error detection circuit.
  • FIG. 18 is a diagram illustrating the internal configuration of the cross reference direct generation unit included in the phase error detection circuit according to the eleventh embodiment of the present invention.
  • FIG. 19 is a diagram showing a state of the cross data detection method of the phase error detection circuit.
  • FIG. 20 is a diagram showing a state of the cross data detection method when the same-phase error detection circuit is modified.
  • FIG. 21 is a diagram illustrating a state of a cross data detection method of the phase error detection circuit according to the 12th embodiment of the present invention.
  • FIG. 22 is a diagram showing a state of a cross data detection method of the phase error detection circuit according to the thirteenth embodiment of the present invention.
  • FIG. 23 is a diagram showing a conventional general reproduction signal processing circuit for an optical disk.
  • FIG. 24 is a diagram showing an internal configuration of a phase comparator included in the conventional reproduction signal processing circuit.
  • Figure 25 shows the internal structure of the zero-crossing detection circuit of the conventional phase comparator. It is.
  • FIG. 26 is a diagram showing a state of the conventional zero-cross detection method of the phase comparator.
  • Fig. 27 (a) is an explanatory diagram of the conventional phase comparator, in which zero-crossing detection is performed normally when the reproduction data and sampling data are synchronized.
  • Fig. 27 (b) shows the reproduction data and sampling.
  • FIG. 9 is an explanatory diagram of a case where a frequency error with data is large and an erroneous detection occurs at a zero cross point.
  • FIG. 1 shows a configuration of a phase error detection circuit according to a first embodiment of the present invention.
  • the phase error detection circuit shown in the figure is a phase comparator provided in the synchronous clock extraction circuit 13 of the digital signal processing circuit 12 in the reproduction signal processing circuit of the optical disk device (recording / reproducing device) shown in FIG. It is used instead of 7. Therefore, the configurations of the synchronous peak extraction circuit and the reproduction signal processing circuit having the phase error detection circuit are the same as those in FIG. 12, and the description thereof is omitted.
  • 700 is a phase detected and output from the reproduced data reproduced from the recording / reproducing apparatus and AD-converted (quantized) by the AZD converter 4 shown in FIG. 23.
  • phase error detection circuit 700 which is incorporated in the synchronous clock extraction circuit 13 shown in FIG. 12 in place of the phase comparator 7, and the phase error data output from the phase error detection circuit 700 is as described above.
  • the frequency is input to a VCO (voltage controlled oscillator) 9 via a loop filter 8, and the frequency of a synchronous clock to be output is changed according to the phase error of the input phase error data.
  • reference numeral 70 denotes a cross detection unit that performs cross detection from quantized reproduction data, and a rising cross detection unit 70a that performs cross detection when the reproduction data rises.
  • a falling cross detector 70b for detecting a cross at the time of falling of the reproduction data.
  • 71 is a phase error calculator
  • 72 is a cross reference value generator
  • 73 is a control signal generator.
  • PBD reproduction data
  • PED phase error data
  • S1 is a rising cross detection signal output from the rising cross detection section 70a
  • S2 is a rising cross detection signal output from the falling cross detection section 70b.
  • the falling cross detection signal S 3 is the rising phase error data output from the phase error calculator 71
  • S 4 is the falling phase error data also output from the phase error calculator 71
  • S 5 is the The rising cross reference value output from the cross reference value generator 72
  • S6 is the falling cross reference value output from the cross reference value generator 72
  • S7 is the output from the control signal generator 73.
  • the control signal S8 is an external signal from an external circuit of the phase error detection circuit 700.
  • FIG. 2 shows an example of the internal configuration of the rising cross detector 70a included in the cross detector 70.
  • 70a-1 is an averaging circuit for calculating the average value of two continuous reproduced data
  • 70a_2 is a D flip-flop
  • 70a — 4 is a subtractor
  • 70 a — 5 is a logic circuit
  • PBD reproduced data
  • S 1 is a rising cross detection signal
  • S 5 is a rising cross reference value.
  • the internal configuration of the falling cross detector 70b is the same as that of the rising cross detector 70a.
  • the rising cross detector 70a receives the quantized reproduction data PBD and the rising cross reference value S5.
  • the averaging circuit 7 0 a — 1 is two consecutive Calculate the average value of the playback data PBD.
  • the subtractor 70a-4 subtracts the rising cross reference value S5 from the average value obtained by the averaging circuit 70a-1, and encodes the sign data obtained based on the rising cross reference value S5. Output.
  • the code data delayed by one clock in the D flip-flop 70a-2 and the code data of the output of the subtractor 70a-4, that is, two code data continuous in time is detected.
  • the output of the logic circuit 70a-5 becomes the rising cross detection signal S1 of the rising cross detector 70a.
  • the falling cross detection unit 70b detects a point where the sign data input to the logic circuit 70a-5 changes from a positive value to a negative value, and outputs a falling cross detection signal S2. I do.
  • FIG. 3 shows an example of the internal configuration of the phase error calculator 71 shown in FIG.
  • 71a is a timing adjustment circuit
  • 71b is a direction discrimination circuit
  • 71c to 71f are selectors
  • 71g to 71i are D flip-flops
  • PBD is reproduced data.
  • PED is phase error data
  • S1 is a rising cross detection signal
  • S2 is a falling cross detection signal
  • S3 rising phase error data
  • S4 falling phase error data
  • RST is a reset signal.
  • the reproduction data PBD, the rising cross detection signal S1, the falling cross detection signal S2, and the reset signal RST are input to the phase error calculation unit 71.
  • the timing adjustment circuit 71a adjusts the timing of the input reproduced data PBD and outputs the adjusted data.
  • the direction determination circuit 7 lb determines the direction of the rising cross or the falling cross with respect to the timing-adjusted reproduction data PBD, and determines the value of the reproduction data PBD, that is, the value of the reproduction data.
  • phase error data PED via D flip-flop 71 h
  • the direction discriminating circuit 71b determines that the change direction is a rising cross
  • the rising phase error data S3 is output via two selectors 71c and 71d and a D flip-flop 71g.
  • the direction discriminating circuit 71b determines that the direction of change is a falling cross
  • the falling is performed via two selectors 71e, 71f and a D flip-flop 71i.
  • the selector 7lc for the rising phase error data S3 receives the rising cross detection signal S1, and when the value of the signal S1 is "1", the direction discriminating circuit 7 Select the playback data PBD from 1b, and if it is "0", select the data held by the D flip-flop 71g (previous playback data PBD). Further, another selector 71 d for the rising phase error data S 3 selects the data from the selector 71 c in the normal state where the value of the reset signal RST is ⁇ 0 '',
  • the configuration of the selectors 71 e and 71 f for the falling phase error data S 4 is the same as the above configuration.
  • FIG. 4 shows a configuration example of the cross reference value generation unit 72 shown in FIG.
  • 72 a and 71 b are sign inverting circuits
  • 72 c is a multi-input selection circuit composed of a selector
  • 72 d is a predetermined fixed value. Zero value, used to fix the reference value to zero.
  • S3 is the rising phase error data
  • S4 is the falling phase error data
  • S5 is the rising cross reference value
  • S6 is the falling cross reference value
  • S7 is the control signal.
  • the latest rising phase error data S 3 and falling phase error data S 4 calculated by the phase error calculator 71 and the control signal S 7 are input to the cross reference value generator 72.
  • the multi-input selection circuit 72c uses the control signal S7 as a select signal, and
  • the rising phase error data S 3 the data obtained by inverting the sign of the rising phase error data S 3 by the sign inverting circuit 72 a, the falling phase error data S 4, and the falling phase error data by the sign inverting circuit 72 b
  • the data is switched when any of the sign-inverted data is updated, that is, when the reference value is updated based on the phase error data, and when the reference value is fixed to a fixed value of 72 d.
  • the output of the multi-input selection circuit 72c is used as it is as the rising cross reference line S5 and the falling cross reference value S6.
  • a series of operations for detecting phase error data in the phase error detection circuit 700 which is partially constituted by the cross detection unit 70, the phase error calculation unit 71, and the cross reference value generation unit 72 described above, will be described. .
  • the cross detection unit 70 receives the reproduction data, the rising cross reference value S5, and the falling cross reference value S6, and when the reproduction data rises, the rising cross detection unit 70a outputs the reproduction data.
  • the falling cross detector 70b detects the rising Z falling cross.
  • the phase error calculation section 71 receives the reproduced data, the rising cross detection signal S1 and the falling cross detection signal S2 from the cross detection section 70, and receives the phase error data PED and the rising phase error data S3. And the falling phase error data S 4 are output.
  • the cross reference value generation unit 72 receives the rising phase error data S 3 and the falling phase error data S 4 from the phase error calculation unit 71 and receives them as the latest rising / falling cross reference. Output as values S5 and S6.
  • phase error data holes 1 are updated as reference values for the next cross detection.
  • the circles represent the sampling points of the reproduced data, among which the black circles represent the phase error data points to be detected
  • Lr represents the rising cross reference level
  • Lf represents the falling cross reference level.
  • PE1, PE2, PE3, and PE4 indicate phase error data holes 1, respectively.
  • the next rising phase error PE3 is detected by using the level of the phase error data PE1 detected at the time of rising as a rising reference value level Lr and using it as the next rising cross reference value.
  • the level of the phase error data PE2 detected at the time of falling is used as a falling reference value level Lf as the next falling cross reference value, and the next falling phase error PE4 is detected.
  • the feedback is used as the reference value for detecting the cross point of the rising / falling phase error of the next reproduced data using the rising phase error data S 3 and the falling phase error data S 4 calculated one process before. Form a loop.
  • the reference value generated by the cross reference value generation section 72 is different from that of the first embodiment. That is, using the rising phase error data S3 input to the cross reference value generation unit 72 of FIG. 1, the rising cross detection unit 70a outputs the rising cross reference value S5 to the falling cross detection unit 70a. The rising cross reference value S5 having the same absolute value and inverted sign is output to 70b. This will be described with reference to FIG. Using the level Lr of the phase error data point PE1 at the rising edge as the reference value, the next phase error data point PE3 at the rising edge is detected, and the phase error data points PE2 and PE4 at the falling edge are detected. Uses a value obtained by inverting the sign of the level Lr of the phase error data point PE1 at the time of rising as a reference value.
  • phase error detection circuit according to the third embodiment will be described.
  • another embodiment of the generation of the reference value will be described. That is, using the falling phase error data S4 input to the cross reference value generation unit 72, the falling cross reference value S6 is output to the falling cross detection unit 70b, and the rising cross detection is performed. A falling cross reference value S6 having the same absolute value and inverted sign is output to the unit 70a. This will be described with reference to FIG. 7.
  • the phase error data point PE 4 at the next falling edge is detected, and the rising edge is detected.
  • a value obtained by inverting the sign of the level Lf of the phase error data point PE2 at the time of falling is used as a reference value.
  • phase error detection circuit according to a fourth embodiment will be described.
  • still another embodiment of the generation of the reference value will be described. That is, using the rising phase error data S3 and the falling phase error data S4 input to the cross reference value generation unit 72 in FIG. 1, an average value of these two data is calculated. Then, the calculated average value is output as a rising cross reference value S5 to the rising cross detection unit 70a, and a sign is added to the absolute value of the calculated average value to the falling cross detection unit 70b. The inverted value is output as the falling cross reference value S6.
  • the above operation will be described with reference to FIG.
  • the average value which is a half value of the sum thereof is obtained. Is calculated.
  • the reference value for detecting the next rising phase error data point is the average value (Lr + Lf) Z2, and the reference value for detecting the next falling phase error data point. Is used, the sign-inverted average value (Lr + Lf) / 2 is used.
  • FIG. 9 shows an example of the internal configuration of the control signal generation unit 73.
  • 731 is a comparison circuit
  • 732 is a predetermined threshold value
  • 733 is a switching determination circuit
  • PED is phase error data
  • S7 is a control signal
  • S8 is This is an external signal.
  • the comparison circuit 731 compares the input threshold value 732 with the value obtained by adding the phase error data PED, and outputs the comparison result to the switching determination circuit 733.
  • the switching determination circuit 733 receives the comparison result of the comparison circuit 731 and the external signal S8, and outputs a control signal S7 for controlling the cross reference ⁇ t generation unit 72 based on the signals.
  • the control signal generation unit 73 monitors the phase error data of the phase error calculation unit 71, and when the phase error becomes smaller than the threshold value 732 of a predetermined value and approaches the steady state, the control signal S7 for switching to the zero-cross detection method. Is output to the cross reference value generator 72. When such a control signal S7 is output, Upon receiving the control signal S7, the cross reference value generation unit 72 selects the fixed value (that is, the zero value) 72d in the multi-input selection circuit 72c in FIG.
  • PE1 to PE8 are phase error data points, and the range enclosed by broken lines in the figure is a steady state determination area for determining that the phase error is smaller than the threshold value and is in a steady state.
  • the steady state starts from the phase error data point PE2.
  • the number of phase error data points is counted, and when the counted number exceeds the threshold 732, the rising and falling cross reference values S5 and S6 are used as references. Is switched from the feedback detection method to the zero-cross detection method that sets the reference value to zero.
  • the rising and falling cross reference values S5 and S6 are sequentially updated and used as the reference data for the next cross detection.
  • a zero value is output as a reference value from the cross reference value generation unit 72, and the conventional zero cross point detection method is performed, so that efficient phase error detection can be realized.
  • phase error detection circuit shows a modification of switching from the characteristic feedback detection method of the present invention to the zero-cross detection method.
  • the control signal generation unit 73 shown in FIG. 9 receives the phase error data PED, compares the value of the phase error indicated by the data with a predetermined threshold value 732, and If the threshold is exceeded, select the updated cross reference value, If the threshold value is not close to the threshold value 732 and is near the zero crossing, a control signal S7 for selecting the zero value as the reference value is output to the cross detection unit 70. This control will be described with reference to FIG.
  • the circles are sampling data points
  • PE1 to PE4 are phase error data points
  • the area surrounded by broken lines in the upper and lower areas is the area where the zeta cross detection method is used.
  • the area where the zero-cross detection method is used and the area where the feedback detection method is used are separated by a threshold voltage 732. Since the phase error data points PE1 and PE2 have a phase error larger than the threshold 732, the phase error is detected by the feedback detection method, but the phase error is smaller than the threshold 732.
  • At data points PE 3 and PE 4 switch to the zero-crossing detection method.
  • the phase error exceeds the preset threshold value 732, the rising Z-falling cross reference value is updated and used as the reference data for the next cross detection. If less than 32, the cross reference value generator 72 outputs a zero, and the conventional zero-cross point detection method is performed, so that efficient phase error detection can be realized.
  • phase error detection circuit according to a seventh embodiment.
  • a case where switching of the cross detection method is performed based on an external signal will be described.
  • sync marks (known codes) (specific patterns) are recorded at certain intervals.
  • the state in which the sync interval can be read indicates that the frequency error has been reduced.
  • the sync detection signal generated at the time of the detection is received as an external signal S 8 in FIG. 9 by the switching determination circuit 7 33 of the control signal generation unit 73, and immediately after the start of the reproduction operation. For example, when the sync detection signal is low, the phase error is detected using the feedback detection method.On the other hand, when the sync is read and the sync detection signal becomes HI, switch to the zero-cross detection method. Thus, the control signal S7 is output.
  • the magnitude of the frequency error is determined by using the sync detection signal generated by detecting the sync recorded at regular intervals as the external signal S8, and if the sync detection signal is LOW, The rising / falling cross reference value is updated using the feedback method, the reference data for the next cross detection is used, and in the situation where the frequency error is small when the sync detection signal becomes HI, the conventional zero cross point detection method is used. By using it, it is possible to realize efficient phase error detection.
  • phase error detection circuit according to an eighth embodiment.
  • another modification in which switching of the mouth detection method is performed based on an external signal will be described.
  • the playback signal may be in an abnormal state due to scratches or dirt.
  • the abnormal signal detection signal generated when this abnormal reproduction signal is detected is input as the external signal S 8 in FIG. 9 to the switching determination circuit 73 3 of the control signal generation unit 73, and the abnormal signal detection signal is set to HI.
  • the control signal S7 is output to the cross reference value generator 72 as an operation reset signal.
  • the cross reference value generation unit 72 is detected when the abnormal signal detection signal is detected. Reset the output cross reference value to the specified value. Therefore, it is possible to suppress the variation of the phase error data caused by the abnormal signal, and it is possible to realize the high efficiency and the phase error detection.
  • the configuration of the control signal generation unit 73 a configuration having both the configurations of the sixth and sixth embodiments and the configurations of the seventh and eighth embodiments may be adopted. Of course.
  • FIG. 12 shows the configuration of the phase error detection circuit of the present embodiment.
  • the phase error data which is the next zero cross point is detected using the phase error data detected in the previous process as a reference value, but in the present embodiment, the phase error data detected in the previous process is detected.
  • a threshold value is provided for the value of the phase error data to be used as the reference value to suppress jitter and the like.
  • a threshold value generation unit 711 is further arranged in addition to the phase error detection circuit 7100 shown in FIG.
  • the configuration of the cross reference value generator 712 has been changed in accordance with the arrangement of the threshold generator 711.
  • FIG. 13 shows the configuration of the threshold value generation section 7 11.
  • the threshold generator 711 shown in the figure shows a configuration of only a part for generating a rising threshold.
  • the configuration of the portion for generating the falling threshold is the same, and therefore will not be described.
  • the threshold generator 7 11 1 in the figure 7 2 3, 7 2 7 and 7 2 8 are selectors, 7 2 4 is a D flip-flop, 7 2 5 is a decreasing circuit, and 7 2 6 is a threshold amount switching signal generation
  • the section (switching signal generation section) and 729 are logic circuits.
  • the setting threshold value S 11 input from the outside is selected by the selector 723 and held in the D flip-flop 724.
  • the value of the setting threshold S 1 1 is changed to another value When changed, the enable signal SI 2 changes from “0” value to “1”, the changed setting threshold S 11 is selected by the selector 7 23, and is held in the D flip-flop 7 2 4 You.
  • the gradual decrease circuit 725 gradually reduces the value of the threshold value S11 held in the D flip-flop 724 by an arbitrary setting.
  • the threshold amount switching signal generator 726 receives the external signal S8.
  • the external signal S8 is generated and output when the number of times of the zero cross of the reproduction data is less than a predetermined value during a predetermined period.
  • the threshold value switching signal generation section 726 Upon receiving the external signal S8, the threshold value switching signal generation section 726 generates a switching signal and outputs this switching signal to a selector (selection circuit) 727.
  • the selector 727 receives the switching signal and selects the threshold value held in the D flip-flop 724, and when not receiving the switching signal, selects the threshold value from the gradual decrease circuit 725. .
  • FIG. 14 shows the configuration of the cross reference value generator 712 shown in FIG.
  • 7 13 is a gain adjustment circuit for rising cross data
  • 7 14 is a gain adjustment circuit for falling cross data
  • 7 15 and 7 16 are subtractors
  • 7 17 and 7 18 are selectors.
  • the cross reference value generation unit 71 2 includes the rising and falling phase error data S 3 and S 4 of the phase error calculation unit 70 3, the threshold value S 9 from the threshold value generation unit 71 1, and the In response to the control signal S7 from the control signal generator 7 13, the controller outputs a rising reference value S5 and a falling reference value S6.
  • the subtracter 715 subtracts the rising threshold S 9 a from the threshold generator 7 11 1 from the rising phase error data S 3 gain-adjusted by the gain adjusting circuit 7 13, and the subtraction result Is output to the selector 7 17.
  • the selector 7 17 When the sign data from the subtractor 715 is positive (“1”), the rising threshold S 9 a is selected, and when the sign data is negative (“0”), the rising phase error data is selected.
  • the selector 717 compares the rising phase error data with the absolute value of the rising threshold S9a, selects the smaller value, and outputs the smaller value as the rising cross reference value.
  • the other selector 719 receives the control signal S7 from the control signal generator 713, and selects a rising cross reference value of zero when the value of the control signal is “1”, while the value of the control signal is When the value is "0", the rising cross reference value from the selector 717 is selected, and the selected cross reference value is output to the rising cross detection unit 701 in FIG. 12 as the rising cross reference value S5.
  • phase error detection circuit of the present embodiment a reproduced signal of 3T + 3T (T is a channel period) and a sampling point are shown, PE1, PE2, PE3, and PE4 are phase error data, Lr1 is a rising cross reference value, L ⁇ 1 and L f2 indicate a falling cross reference value, L rth indicates a rising threshold, and L fth indicates a falling threshold.
  • T is a channel period
  • PE1, PE2, PE3, and PE4 are phase error data
  • Lr1 is a rising cross reference value
  • L ⁇ 1 and L f2 indicate a falling cross reference value
  • L rth indicates a rising threshold
  • L fth indicates a falling threshold.
  • the rising edge phase error data PE 1 detected first has an absolute value smaller than the rising threshold value L rth, so the selector 717 of the cross reference value generation unit 71 2 rises.
  • the peak phase error data PE1 is selected, and the amplitude value of the rising phase error data PE1 becomes the rising cross reference value Lr1.
  • the average value of the phase error data PE3 and the preceding phase error data (indicated by the symbol XI in the figure) is negative below the rising cross reference value Lr1, and
  • the average value of this rising phase error data PE 3 and the subsequent phase error data (the symbol X in the figure) 2) is positive beyond the rising cross reference value L r1, the phase error data PE 3 is detected as rising phase error data. Since the amplitude value of the rising phase error data PE3 is larger than the absolute value of the preset rising threshold L rth, the rising threshold L rth becomes the next rising cross reference value.
  • the falling phase error data PE 2 since the falling phase error data PE 2 detected first has an absolute value smaller than the falling threshold L ⁇ th, the falling phase error data PE 2 Becomes the falling cross reference value L f 1.
  • the absolute value of the average value (indicated by the symbol X3 in the figure) of the phase error data PE4 and the preceding phase error data is the falling cross reference.
  • the average value of the falling phase error data PE 4 and the subsequent phase error data is less than the absolute value of the value L f 1 and is negative. Since it is more than 1 and positive, this phase error data PE 4 is detected as falling phase error data.
  • the threshold is set when the phase error data detected one process before is used as the reference value for the detection of the next phase error data, so that feedback control due to jitter, disturbance, or the like is performed.
  • the divergence can be suppressed, and the capture range of the phase comparator can be expanded.
  • phase error detection circuit according to the tenth embodiment of the present invention will be described.
  • the configuration of the cross reference value generator 712 of the ninth embodiment is partially modified. That is, in the cross reference value generation unit 712a of FIG. 16, an absolute value average calculation circuit 721 and a sign inversion circuit 722 are added.
  • the absolute value average calculation circuit 721 calculates and outputs the average value of the absolute value of the rising cross reference value selected by the selector 717 and the absolute value of the rising cross reference value selected by the selector 718.
  • the average cross reference value from the absolute value average calculation circuit 721 is output to the selector 719 as it is, and is output to the selector 720 after being inverted in sign by the sign inversion circuit 722.
  • the cross reference value generator 712a shown in FIG. 16 employs a common reference value having the same absolute value as the cross reference value of the rising phase error data and the falling phase error data.
  • the operation of the phase error detection circuit of the present embodiment will be described with reference to FIG. In the figure, a reproduced signal of 3T + 3T (T is a channel cycle) and a sampling point are shown.
  • the rising phase error data PE 1 detected first has an absolute value smaller than the rising threshold value L rth
  • the amplitude value of the rising phase error data PE 1 is equal to the rising cross reference value L r1. Become.
  • the absolute value of the falling phase error data PE 2 detected first is smaller than the falling threshold value L fth, so that the amplitude value of the falling phase error data PE 2 becomes the falling cross reference value L f 1 It becomes.
  • the average value of the absolute values of the rising and falling cross reference values Lr1 and Lf1 ((Lr1 + Lf1) / 2) S, the next rising phase error data PE3
  • the inverted reference value of the sign of the average value of its absolute value minus one ((Lr1 + Lf1) / 2) becomes the detection reference value of the next falling phase error data PE4.
  • the absolute values of the amplitude values of both the rising and falling phase error data PE 3 and PE 4 were compared with the absolute values of both the rising and falling threshold values L rth and L fth. Based on the results, the following cross reference values for rising and falling Lr2, Lf Generate 2. Therefore, also in the present embodiment, as in the ninth embodiment, it is possible to suppress the divergence of feedback control due to jitter, disturbance, and the like, and it is possible to expand the cap challenge of the phase error detection circuit.
  • a phase error detection circuit according to the eleventh embodiment of the present invention will be described.
  • a part of the configuration of the mouth reference value generating unit 712 of the ninth embodiment is further modified. That is, in the cross reference value generation unit 712b of the present embodiment shown in FIG. 18, the gain adjustment circuit for generating the falling reference value in the cross reference value generation unit 712 shown in FIG. 7 14, the subtractor 7 16 and the selector 7 18 are omitted, and the value obtained by inverting the sign of the rising cross reference value from the rising reference value generating selector 7 17 by the sign inverting circuit 7 2 2 falls.
  • the configuration is such that it is input to the selector 720 as a cross reference value.
  • the following rising and falling cross reference values Lr2 and Lf2 are generated.
  • the gain adjustment circuit 7 13, the subtractor 7 15, and the selector 7 17 for rising reference value generation are provided as the cross reference value generation section 7 12 b.
  • the cross reference value generation section 7 12 in FIG. 12 it is needless to say that only the gain adjustment circuit 7 14, the subtractor 7 16 and the selector 7 18 for generating the falling reference value may be provided. .
  • a falling cross reference value is generated, and a value obtained by inverting the sign of the falling cross reference value is used as the rising cross reference value.
  • FIG. 20 shows how both the rising and falling cross reference values are generated in this case.
  • the time when the control signal generating section 713 shown in FIG. 12 generates the control signal is specified. That is, as shown in FIG. 12, the control signal generation unit 713 receives the phase error data PED from the phase error calculation unit 703, monitors the phase error data PED, and monitors the phase error data PED. As the amount gets smaller, as shown in Figure 21.
  • the control signal S5 for switching to the detection method is output to the cross reference value generator 712 shown in FIG. Therefore, in the present embodiment, as shown in FIG.
  • the reproduced data enters the steady state determination area after the cross data point PE2, and thereafter, a total of predetermined (five) cross data points PE2 to PE2
  • the control signal generation section 713 generates the control signal S7 at the time when the counter 6 has counted 6
  • the cross reference value generation section 712 sets the two selectors 719 and 720 to the zero value as shown in FIG. Since the cross reference value is selected, it is possible to switch from the feedback detection method to the zero cross detection method. Therefore, in the present embodiment, during the period in which the phase error amount is large, both the rising and falling cross reference values are updated and used as the reference value for the next cross data detection. When approaching, it is possible to switch to the zero-crossing data detection method and realize efficient phase error detection.
  • phase error detection circuit according to a thirteenth embodiment of the present invention will be described.
  • the time when the control signal generator 713 shown in FIG. 12 generates the control signal is specified at a different time from the above. That is, as shown in FIG. 12, the control signal generator 713 receives the phase error data PED from the phase error calculator 703, monitors the phase error data PED, and calculates the amount of the phase error. Compare with a predetermined threshold. As shown in FIG. 22, this threshold is a phase error amount that is set in advance as being within the applicable range of the zero-crossing detection method. As a result of comparing the input phase error data PED with the predetermined threshold value, the control signal generation unit 713 determines that the phase error data PED is less than the predetermined threshold value and is close to zero crossing.
  • a control signal having a value of “1” is output to the cross reference generation unit 712 shown in FIG. Therefore, in the present embodiment, as shown in FIG. 22, the cross data points PE 1 and PE 2 have a large amount of phase error, so that the cross data is detected by the feedback detection method.
  • the phase error amount becomes smaller than the predetermined threshold value as in PE3 and PE4, the mode is switched to the zero-cross detection method.
  • phase error detection circuit according to a fourteenth embodiment of the present invention will be described.
  • the present embodiment similar to the seventh embodiment, when an external signal S8 input to the control signal generation unit 713 is detected when a sync mark recorded on an optical disc such as a DVD at regular intervals is detected.
  • the sync detection signal is used.
  • the control signal generation section 7 13 When receiving the sync detection signal, that is, in a situation where the frequency error of the reproduction data is reduced, the control signal generation section 7 13 generates the control signal S 7 having a value of “1” to generate the cross reference value. Output to section 7 1 2.
  • the cross reference value generator 712 As shown in FIG. 14, since the selectors 719 and 720 select a zero-value cross reference value, the cross detection method is changed from the feedback method to the zero cross reference. Switch to data detection method.
  • phase error detection circuit according to the fifteenth embodiment will be described.
  • the external signal S8 input to the control signal generation unit 7 13 an abnormal state in which the reproduction signal is in an abnormal state due to scratches, dirt, etc. of the optical disc is used.
  • An abnormal signal detection signal that detects a reproduction signal is employed.
  • control signal generation section 7 13 When receiving the abnormal signal detection signal, the control signal generation section 7 13 generates a control signal S 7 having a value of 1 J, and resets the cross reference value to a zero value by the cross reference value generation section 7 12. I do.
  • control signal generation section 7 13 is the same as the configuration in the first and second embodiments and the configuration having both the configuration in the first and fourth embodiments. Of course, they can be adopted. INDUSTRIAL APPLICABILITY As described above, according to the present invention, even when the reproduction data and the sampling clock are not synchronized, it is possible to accurately detect the phase error and expand the cap challenge. Therefore, it is useful as a phase error detection circuit and a synchronous clock extraction circuit including the same.

Landscapes

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  • Signal Processing For Digital Recording And Reproducing (AREA)
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Abstract

　再生データに同期したクロックを抽出する同期クロック抽出回路に使用する位相誤差検出回路において、クロス基準値生成部７２は、位相誤差算出部７１で算出された立上り位相誤差データＳ３を立上りクロス基準値Ｓ５として立上りクロス検出部７０ａに入力し、同様に算出された立下り位相誤差データＳ４を立下りクロス基準値Ｓ６として立下りクロス検出部７０ｂに入力する。両クロス検出部７０ａ、７０ｂは、各々、サンプリングポイントでの再生データの値と前記入力されたクロス基準値（クロスオフセット値）Ｓ５、Ｓ６との差分値を算出し、連続するサンプリングポイントでの２つの差分値の一方が負、他方が正の場合に、立上り又は立下りクロス検出信号を出力する。従って、キャプチャレンジが広がる。

Description

明細書 位相誤差検出回路及び同期クロック抽出回路 技術分野
本発明は、 光ディスクや磁気ディスクなどの記録媒体から、 その記録媒体に記 録されているデータの抽出と、 それに同期した同期クロックを抽出する再生信号 処理回路において、 同期クロックを抽出するために用いられる位相誤差検出回路 に関する。 背景技術
従来の光ディスク装置における再生信号処理回路の一例を図 1 2に示す。 図 1 2において、 1は光ディスク等の記録媒体、 2は光ピックアップ、 3はァ ナログフロントエンド、 1 2はデジタル信号処理回路である。 前記デジタル信号 処理回路 1 2内において、 4は AZD変換器、 5はデジタルフィルタ、 6は復号 器、 1 3は同期クロック抽出回路である。 前記同期クロック抽出回路 1 3内にお いて、 7は位相比較器、 8及ぴ 1 1はループフィルタ、 9は V C O (電圧制御発 振器） 、 1 0は周波数比較器である。 以下に前記構成の詳細及び動作の概要を述 ベる。 光ディスク等の記録媒体 1に書き込まれたデータを再生する際には、 先ず、 レ 一ザ光を記録媒体 1に照射し、 その反射光を光ピックアップ 2により取り込み、 反射光の強弱を電気信号に変換してアナログ再生信号を生成する。 この光ピック アップ 2で得られたアナ口グ再生信号は、 アナログフロントエンド 3で信号振幅 のゲイン調整や D Cオフセット調整、 更に波形等化の目的で高周波成分のブース トと雑音除去処理が行われる。 アナログフロントエンド 3で波形等化処理された アナログ再生信号は、 AZD変換器 4で量子化されてデジタルデータとなる。 こ こより後段はデジタル信号処理となる。 デジタル信号処理回路 12において、 A/D変換器 4で量子化された再生デー タは、 デジタルフィルタ 5で波形捕正処理を施され、 復号器 6で復号されて二値 データとなる。 また、 前記 A/D変換器 4により量子化された再生データは、 同 期クロック抽出回路 13に入力される。 前記同期クロック抽出回路 13において、 周波数比較器 10は、 再生データと VCO 9が出力するクロックとの周波数誤差を算出し、 ループフィルタ 11は前 記 波数比較器 10が出力する周波数誤差をフィルタリングする。 VC09は、 前記ループフィルタ 1 1によって平滑化された周波数誤差の値に応じて、 その出 力するクロックの周波数を変化させる。 同様に、 位相比較器 7は、 再生データと VCO 9が出力するクロックとの位相誤差を算出し、 ループフィルタ 8は前記位 相比較器 7が出力する位相誤差をフィルタリングする。 VC09は、 前記ループ フィルタ 8によって平滑化された位相誤差の値に応じて、 その出力するクロック の周波数を変化させる。 このフィードバックループにより、 VC09から出力さ れるクロックの周波数誤差及び位相誤差がゼロになるように制御される。 同期ク ロック抽出回路 13の動作としては、 一般に、 先ず、 周波数誤差補正、 次に位相 誤差補正の順で行われる。 VCO 9が出力するクロックは、 AZD変換器 4を含 めたデジタル信号処理回路 12にも供給されており、 周波数制御及び位相制御が 定常状態になると、 VC09の出力クロックは再生データと同期した同期クロッ クとなる。 このような同期クロック抽出回路における位相比較器 7の従来の構成は、 例え ば、 特開平 8— 17145号公報に記載される。 以下、 位相比較器 7の従来構成 の一例を図 13に示す。
同図において、 位相比較器 7は、 ゼロクロス検出回路 74と、 位相誤差算出回 路 75から構成される。 ゼロクロス検出回路 74は、 再生データからゼロクロス ポイントを検出し、 ゼロクロス検出信号を出力する。 位相誤差算出回路 75は、 再生データを入力信号とし、 ゼロクロス検出信号をィネーブル信号として、 ゼロ クロス検出信号のタイミングで位相誤差データを出力する。 続いて、 ゼロクロス検出回路 74の従来構成の一例を図 14に示す。 同図のゼ 口クロス検出回路 74は、 平均化回路 741、 Dフリップフロップ 742、 排他 的論理和回路 743から構成される。 平均化回路 741は、 連続する 2つの再生 データの平均値を計算し、 その符号データを出力する。 Dフリ ップフロップ 74 2は、 平均化回路 741からの符号データを 1クロック分遅延させる。 符号デー タ排他的論理和回路 743は、 平均化回路 741が出力した平均値の符号データ と、 Dフリップフ口ップ 742で遅延された符号データとの 2つの符号データを 受け、 符号データの符号が正から負及び負から正へ反転したポイントを検出する。 排他的論理和回路 743の出力がゼロクロス検出回路 74のゼロクロス検出信号 となる。 ゼロクロス検出回路 74におけるゼロクロスポイントの検出の様子の一例を図 1 5に示す。 同図は、 再生データの立上り時のゼロクロスポイントを検出する様 子を示す。 丸印は再生データのサンプリングポイントを示している。 時間経過に 応じて、 a (n— 1) 、 a (n) 、 a (n+ 1) と表しており、 この場合の位相 誤差として検出されるゼロクロスポイントは a (n) である。 クロス （X) 印は 各々前後 2つの平均値を表している。 符号データ a (n- 1) とその次の符号デ ータ a (n) との平均値の符号が正、 符号データ a (n) とその次の符号データ a (n+ 1) の平均値の符号が負であるため、 その中間に位置する符号データ a ( n ) がゼロクロスポイントと判定される。 この符号データ a ( n ) の値とクロ スエッジの方向とを基に位相誤差が算出される。 解決課題
従来のゼロクロス検出方式の課題を図 1 6に示す。 同図は、 3 T + 3 T ( Tは チャネル周期） の再生波形に対するゼ Pクロス検出の様子を示す。 同図 （a ) は 図 1 5で説明したゼロクロス検出方式を用いて正常にゼロク口ス検出を行われた 様子を示したものである。 この図から判るように、 再生データとサンプリングク ロックとの同期が取れている場合、 ゼロクロスポイントは正しく検出される。 こ れに対し、 同図 （b ) に示すように再生データとサンプリングクロックの周波数 誤差が大きい場合、 あるボイントで位相反転を起こしてゼロクロスポイントを誤 検出してしまう。
即ち、 従来の位相誤差比較方式では、 入力線形レンジが狭いため、 キヤプチャ レンジが小さいという課題があつた。 発明の開示
本発明の目的は、 前記課題を解決して、 再生データとサンプリングクロックと の同期が取れていない場合であっても、 ゼロクロスポイントを正確に検出するこ とにある。
前記の目的を達成するため、 本発明では、 再生データとサンプリングクロック との同期が取れていない状況では、 ゼロクロス検出方式を用いず、 前の過程で検 出した位相誤差データを基準値として、 この基準値とクロスする再生データのク ロスタイミングを検出することとする。 すなわち、 本発明の位相誤差検出回路は、 記録再生装置から再生され且つ量子 化された再生データに基づいてこの再生データ自身に同期した同期クロックを抽 出するに際して使用される位相誤差検出回路であって、 前記再生データを入力す ると共に所定の基準値を受け、 前記再生データが前記基準値とクロスするクロス タイミングを検出するクロス検出部と、 前記再生データ及び前記クロス検出部の クロスタイミング信号を受け、 前記クロスタイミングでの前記再生データと零値 との差を位相誤差データとして算出する位相誤差算出部と、 前記位相誤差算出部 の位相誤差データを受け、 この位相誤差データに基づいて前記クロス検出部の前 記基準値を更新するクロス基準値生成部とを備えたことを特徴とする。 本発明は、 前記位相誤差検出回路において、 前記クロス基準値生成部は、 前記 位相誤差算出部が位相誤差データを算出する毎に、 その算出された最新の位相誤 差データを前記クロス検出部の基準値として更新することを特徴とする。
本発明は、 前記位相誤差検出回路において、 前記クロス検出部は、 前記再生デ ータが前記基準値に対して立上りでクロスする立上りクロスタイミングを検出す る立上りクロス検出部と、 前記再生データが前記基準値に対して立下りでクロス する立下りクロスタイミングを検出する立下りクロス検出部とを有することを特 徴とする。 本発明は、 前記位相誤差検出回路において、 前記位相誤差算出部は、 前記立上 りクロス検出部の立上りクロスタイミング信号を受けて、 前記立上りクロスタイ ミングでの前記再生データと前記基準値との差を立上り位相誤差データとして算 出すると共に、 前記立下りクロス検出部の立下りクロスタイミング信号を受けて、 前記立下りクロスタイミングでの前記再生データと前記基準値との差を立下り位 相誤差データとして算出することを特徴とする。 本発明は、 前記位相誤差検出回路において、 前記クロス基準値生成部は、 前記 位相誤差算出部の立上り位相誤差データ及び立下り位相誤差データを受け、 前記 立上り位相誤差データを立上り基準値として前記立上りクロス検出部に出力し、 前記立下り位相誤差データを立下り基準値として前記立下りクロス検出部に出力 することを特徴とする。 本発明は、 前記位相誤差検出回路において、 前記クロス基準値生成部は、 前記 位相誤差算出部の立上り位相誤差データを受け、 前記立上り位相誤差データを立 上り基準値として前記立上りクロス検出部に出力し、 前記立上り位相誤差データ の符号を反転した後の立上り位相誤差データを立下り基準値として前記立下りク ロス検出部に出力することを特徴とする。 本発明は、 前記位相誤差検出回路において、 前記クロス基準値生成部は、 前記 位相誤差算出部の立下り位相誤差データを受け、 前記立下り位相誤差データの符 号を反転した後の立下り位相誤差データを立上り基準値として前記立上りクロス 検出部に出力し、 前記立下り位相誤差データを立下り基準値として前記立下りク ロス検出部に出力することを特徴とする。 本発明は、 前記位相誤差検出回路において、 前記クロス基準値生成部は、前記 位相誤差算出部の立上り位相誤差データ及び立下り位相誤差データを受け、 この 入力された立上り位相誤差データ及び立下り位相誤差データの和の 1 Z 2値を算 出し、 この和の 1 / 2値及びその符号反転値を立上り基準値及び立下り基準値と して前記立上りクロス検出部及ぴ立下りクロス検出部に出力することを特徴とす る。 本発明は、 前記位相誤差検出回路において、 前記クロス基準値生成部は、 前記 クロス検出部の基準値を零値に固定する構成を有し、 前記クロス基準値生成部に おける位相誤差データに基づく基準値の更新と基準値の零値への固定とを切り替 えるように、 前記クロス基準値生成部に制御信号を出力する制御信号生成部を備 えることを特徴とする。 本発明は、 前記位相誤差検出回路において、 前記制御信号生成部は、 前記位相 誤差算出部の位相誤差データを受け、 この位相誤差データが示す位相誤差に応じ て、 前記クロス基準値生成部における位相誤差データに基づく基準値の更新と基 準値の零値への固定とを切り替えるよう、 制御信号を生成することを特徴とする。 本発明は、 前記位相誤差検出回路において、 前記制御信号生成部は、 前記受け た位相誤差データの示す位相誤差が所定値未満となって定常状態に近づいた場合 に、 基準値の生成を、 位相誤差データに基づく基準値の更新から基準値の零値へ の固定へ切り替えるよう、 制御信号を出力することを特徴とする。 本発明は、 前記位相誤差検出回路において、 前記制御信号生成部は、 前記受け た位相誤差データの示す位相誤差が所定の閾値以上のときには、 位相誤差データ に基づいて基準値を更新し、 所定の閾値未満のときには基準値を零値に固定する よう、 制御信号を生成することを特徴とする。 本発明は、 前記位相誤差検出回路において、 前記制御信号生成部は、 位相誤差 検出回路の外部から所定の信号を受け、 この外部からの所定の信号に応じて、 前 記クロス基準値生成部における位相誤差データに基づく基準値の更新と基準値の 零値への固定とを切り替えるよう、 制御信号を生成することを特徴とする。 本発明は、 前記位相誤差検出回路において、 前記制御信号生成部は、 前記再生 データの特定パターンが検出されたときに出力される信号を前記外部からの所定 の信号として受けたとき、 基準値の生成を、 位相誤差データに基づく基準値の更 新から基準値の零値への固定へ切り替えるよう、 制御信号を出力することを特徴 とする。 本発明は、 前記位相誤差検出回路において、 前記再生信号の特定パターンが検 出されたときに出力される信号は、 光ディスクのシンクマークの間隔を検出した ときに生成されるシンク検出信号であることを特徴とする。 本発明は、 前記位相誤差検出回路において、 前記制御信号生成部は、 前記再生 データに異常が生じたときに生成される異常検出信号を受け、 前記クロス基準値 生成部における位相誤差データに基づく基準値の更新を所定値の基準値にリセッ トすることを特徴とする。 本発明は、 前記位相誤差検出回路において、 前記制御信号生成部は、 前記位相 誤差算出部の位相誤差データを入力すると共に、 位相誤差検出回路の外部から所 定の信号を受け、 前記位相誤差データが示す位相誤差及び前記外部からの所定の 信号に応じて、 前記クロス基準値生成部における位相誤差データに基づく基準値 の更新と基準値の零値への固定とを切り替えるよう、 制御信号を生成することを 特徴とする。 本発明の同期クロック抽出回路は、 前記位相誤差検出回路と、 前記位相誤差検 出回路から出力される位相誤差データを受け、 この位相誤差データが示す位相誤 差に応じて同期クロックの周波数を変化させる電圧制御発振器とを備えたことを 特徴とする。 本発明は、 前記位相誤差検出回路において、 前記クロス検出部の基準値を更新 するために用いる閾値を生成する閾値生成部を備え、 前記クロス基準値生成部は、 前記閾値生成部の閾値を受け、 この閾値と前記位相誤差算出部の位相誤差データ とに基づいて、 前記クロス検出部の基準値を更新することを特徴とする。 本発明は、 前記位相誤差検出回路において、 前記閾値生成部は、 前記位相誤差 算出部の位相誤差データを受けると共に、 外部から所定の閾値データを受け、 前 記位相誤差データの絶対値と前記所定の閾値データの絶対値とのうち、 小さい方 の絶対値を閾値とすることを特徴とする。 本発明は、 前記位相誤差検出回路において、 前記閾値生成部は、 立上りクロス タイミング用閾値と、 立下りクロスタイミング用閾値とを生成することを特徴と する。 本発明は、 前記位相誤差検出回路において、 前記クロス検出部は、 前記再生デ ータが前記基準値に対して立上りでクロスする立上りクロスタイミングを検出す る立上りクロス検出部と、 前記再生データが前記基準値に対して立下りでクロス する立下りクロスタイミングを検出する立下りクロス検出部とを有することを特 徴とする。 本発明は、 前記位相誤差検出回路において、 前記位相誤差算出部は、 前記立上 りクロス検出部の立上りクロスタイミング信号を受けて、 前記立上りクロスタイ ミングでの前記再生データと前記基準値との差を立上り位相誤差データとして算 出すると共に、 前記立下りクロス検出部の立下りクロスタイミング信号を受けて、 前記立下りクロスタイミングでの前記再生データと前記基準値との差を立下り位 相誤差データとして算出することを特徴とする。 本発明は、 前記位相誤差検出回路において、 前記クロス基準値生成部は、 前記 位相誤差算出部の立上り位相誤差データと前記閾値生成部の立上りクロスタイミ ング用閾値とを受けて、 前記立上り位相誤差データの絶対値と前記立上りクロス タイミング用閾値の絶対値とのうち、 小さい方の絶対値を立上り基準値とすると 共に、 前記位相誤差算出部の立下り位相誤差データと前記閾値生成部の立下りク ロスタイミング用閾値とを受けて、 前記立下り位相誤差データの絶対値と前記立 下りクロスタイミング用閾値の絶対値とのうち、 小さい方の絶対値を立下り基準 値とすることを特徴とする。 本発明は、 前記位相誤差検出回路において、 前記クロス基準値生成部は、 前記 位相誤差算出部の立上り位相誤差データと前記閾値生成部の立上りクロスタイミ ング用閾値とを受けて、 前記立上り位相誤差データの絶対値と前記立上りクロス タイミング用閾値の絶対値とのうち、 小さい方の絶対値を立上り基準値とすると 共に、 前記立上り基準値の符号を反転した値を立下り基準値とすることを特徴と する。 本発明は、 前記位相誤差検出回路において、 前記クロス基準値生成部は、 前記 位相誤差算出部の立下り位相誤差データと前記閾値生成部の立下りクロスタイミ ング用閾値とを受けて、 前記立下り位相誤差データの絶対値と前記立下りクロス タイミング用閾値の絶対値とのうち、 小さい方の絶対値を立下り基準値とすると 共に、 前記立下り基準値の符号を反転した値を立上り基準値とすることを特徴と する。 本発明は、 前記位相誤差検出回路において、 前記クロス基準値生成部は、 前記 位相誤差算出部の立上り位相誤差データの絶対値と前記閾値生成部の立上りク口 スタイミング用閾値の絶対値とのうち小さい方の絶対値と、 前記位相誤差算出部 の立下り位相誤差データの絶対値と前記閾値生成部の立下りクロスタイミング用 閾値の絶対値とのうち小さい方の絶対値との両絶対値の平均値を算出する絶対値 平均算出回路を有し、 前記絶対値平均算出回路で算出された前記両絶対値の平均 値を立上り基準値及び立下り基準値とすることを特徴とする。 本発明は、 前記位相誤差検出回路において、 前記クロス基準値生成部は、 前記 クロス検出部の基準値として、 前記閾値生成部の閾値と前記位相誤差算出部の位 相誤差データとに基づいた基準値の他に、 零値の基準値し、 前記零値の基準値と、 前記閾値と位相誤差データとに基づいた基準値との何れか一方を選択する選択回 路を有することを特徴とする。 本発明は、 前記位相誤差検出回路において、 前記クロス基準値生成部の選択回 路を零値の基準値側に切換える制御信号を生成する制御信号生成部を有すること を特徴とする。 本発明は、 前記位相誤差検出回路において、 前記制御信号生成部は、 前記位相 誤差算出部で算出された位相誤差データを受け、 この位相誤差データの値が所定 値未満に収束している際に前記制御信号を生成し、 この制御信号を前記クロス基 準値生成部の選択回路に出力することを特徴とする。 本発明は、 前記位相誤差検出回路において、 前記制御信号生成部は、 前記記録 再生装置が光ディスクからデータを再生している際に、 前記光ディスクに記録さ れているシンクマークの間隔が検出された時に前記制御信号を生成し、 この制御 信号を前記クロス基準値生成部の選択回路に出力することを特徴とする。 本発明は、 前記位相誤差検出回路において、 前記閾値生成部は、 所定の閾値を 漸減する漸減回路と、 前記所定の閾値と前記漸減回路により漸減された閾値とを の何れか一方を選択する選択回路と、 前記選択回路を前記漸減回路側に切替える 切替信号を生成する切替信号生成部とを備えることを特徴とする。 本発明は、 前記位相誤差検出回路において、 前記切替信号生成部は、 前記再生 データのゼ口クロスの回数が所定期間中に所定値未満のときに、 前記切替信号を 生成して前記選択回路に出力することを特徴とする。 本発明は、 前記位相誤差検出回路において、 前記閾値生成部は、 外部から制御 信号を受けて、 零値の閾値を選択する選択回路を有することを特徴とする。 本発明は、 前記位相誤差検出回路において、 前記クロス基準値生成部は、 前記 位相誤差算出部の位相誤差データの値を所定倍に調整するゲイン調整回路を有す ることを特徴とする。 本発明の同期クロック抽出回路は、 前記位相誤差検出回路と、 前記位相誤差検 出回路から出力される位相誤差データを入力し、 この位相誤差データが示す位相 誤差に応じて同期ク口ックの周波数を変化させる電圧制御発振器とを備えたこと を特徴とする。 以上により、 本発明では、 前の過程で検出した位相誤差データを基準値として フィードバックし、 更新して、 この基準値と再生信号とがクロスするタイミング での再生データを次のクロス検出信号として、 そのクロス検出信号の位相誤差デ ータを検出するので、 再生データとサンプリングクロックとの同期が取れていな い状況であっても、 位相誤差を正確に検出することができ、 キヤプチャレンジを 拡大することが可能である。 特に、 本発明では、 位相誤差が小さくなつて定常状態に近づいた後は、 再生信 号と零値とのクロスタイミングをクロス検出信号として生成するゼロクロス方式 に移行することができるので、 位相誤差の検出を効率良く且つ安定して行うこと ができる。 更に、 本発明では、 前の過程で検出した位相誤差データを基準値とする際に、 この基準値が設定閾値よりも大きい場合には、 その基準値を設定閾値に制限して、 採用する基準値を適正な範囲に収めたので、 再生信号のジッタに対して強くでき、 より一層に位相誤差を正確に検出することができる。 図面の簡単な説明
図 1は本発明の第 1の実施の形態の位相誤差検出回路を示す図である。
図 2は同位相誤差検出回路が有する立上りクロス検出部の内部構成を示す図で あ 。
図 3は同位相誤差検出回路が有する位相誤差算出部の内部構成を示す図である。 図 4は同位相誤差検出回路が有するクロス基準値生成部の内部構成を示す図で ある。
図 5は同実施の形態の位相誤差検出回路の位相誤差検出方式の様子を示す図で ある。
図 6は本発明の第 2の実施の形態の位相誤差検出回路の位相誤差検出方式の様 子を示す図である。
図 7は本発明の第 3の実施の形態の位相誤差検出回路の位相誤差検出方式の様 子を示す図である。
図 8は本発明の第 4の実施の形態の位相誤差検出回路の位相誤差検出方式の様 子を示す図である。
図 9は第 1の実施の形態の位相誤差検出回路が有する制御信号生成部の内部構 成を示す図である。
図 1 0は本発明の第 5の実施の形態の位相誤差検出回路の位相誤差検出方式の 様子を示す図である。
図 1 1は本発明の第 6の実施の形態の位相誤差検出回路の位相誤差検出方式の 様子を示す図である。
図 1 2は本発明の第 9の実施形態の位相誤差検出回路を示す図である。
図 1 3は同位相誤差検出回路が有する閾値生成部の内部構成を示す図である。 図 1 4は同位相誤差換出回路が有するクロス基準値生成部の内部構成を示す図 である。
図 1 5は同位相誤差検出回路のクロスデータ検出方式の様子を示す図である。 図 1 6は本発明の第 1 0の実施形態の位相誤差検出回路が有するク口ス基準値 生成部の内部構成を示す図である。
図 1 7は同位相誤差検出回路のクロスデータ検出方式の様子を示す図である。 図 1 8は本発明の第 1 1の実施形態の位相誤差検出回路が有するクロス基準ィ直 生成部の内部構成を示す図である。
図 1 9は同位相誤差検出回路のクロスデータ検出方式の様子を示す図である。 図 2 0は同位相誤差検出回路を変形した場合のクロスデータ検出方式の様子を 示す図である。
図 2 1は本発明の第 1 2の実施形態の位相誤差検出回路のクロスデータ検出方 式の様子を示す図である。
図 2 2は本発明の第 1 3の実施形態の位相誤差検出回路のクロスデータ検出方 式の様子を示す図である。
図 2 3は従来の一般的な光ディスクの再生信号処理回路を示す図である。 図 2 4は同従来の再生信号処理回路が有する位相比較器の内部構成を示す図で ある。
図 2 5は同従来の位相比較器が有するゼロクロス検出回路の内部構成を示す図 である。
図 2 6は同従来の位相比較器のゼロクロス検出方式の様子を示す図である。 図 2 7 ( a ) は同従来の位相比較器において、 再生データとサンプリングデー タとの同期が取れている場合に正常にゼロクロス検出が行われる説明図、 同図 ( b ) は再生データとサンプリングデータとの周波数誤差が大きレ、場合にゼロク ロスポイントに誤検出が生じることの説明図である。 発明を実施するための最良の形態 以下、 本発明の実施の形態を図面に基づいて説明する。 (第 1の実施形態）
図 1は本発明の第 1の実施形態である位相誤差検出回路の構成を示すものであ る。 同図の位相誤差検出回路は、 図 1 2に示した光ディスク装置 （記録再生装 置） における再生信号処理回路において、 デジタル信号処理回路 1 2の同期クロ ック抽出回路 1 3に備える位相比較器 7に代えて使用されるものである。 従って、 この位相誤差検出回路を有する同期ク口ック抽出回路や再生信号処理回路の構成 については、 図 1 2と同様であるので、 その説明を省略する。 図 1において、 7 0 0は、 記録再生装置から再生され且つ図 2 3に示した AZ D変換器 4にて A D変換 （量子化） された再生データから位相誤差を検出して出 力する位相誤差検出回路であって、 図 1 2に示した同期クロック抽出回路 1 3に 位相比較器 7に代えて内蔵され、 位相誤差検出回路 7 0 0から出力される位相誤 差データは、 既述したようにループフィルタ 8を介して V C O (電圧制御発振 器） 9に入力され、 この V C 0 9力 前記入力された位相誤差データの位相誤差 に応じて、 出力する同期クロックの周波数を変化させる。 図 1の位相誤差検出回路 7 0 0において、 7 0は量子化された再生データから クロス検出を行うクロス検出部であって、 再生データの立上り時のクロス検出を 行う立上りクロス検出部 7 0 aと、 同様に再生データの立下り時のクロス検出を 行う立下りクロス検出部 7 0 bとを内蔵する。 7 1は位相誤差算出部、 7 2はク ロス基準値生成部、 7 3は制御信号生成部である。 また、 P B Dは再生データ、 P E Dは位相誤差データ、 S 1は前記立上りクロス検出部 7 0 aから出力される 立上りクロス検出信号、 S 2は前記立下りクロス検出部 7 0 bから出力される立 下りクロス検出信号、 S 3は前記位相誤差算出部 7 1から出力される立上り位相 誤差データ、 S 4は同じく前記位相誤差算出部 7 1から出力される立下り位相誤 差データ、 S 5は前記クロス基準値生成部 7 2から出力される立上りクロス基準 値、 S 6は同じく前記クロス基準値生成部 7 2から出力される立下りクロス基準 値、 S 7は前記制御信号生成部 7 3から出力される制御信号、 S 8は前記位相誤 差検出回路 7 0 0の外部回路からの外部信号である。 次に、 前記クロス検出部 7 0が備える立上りクロス検出部 7 0 aの内部構成例 を図 2に示す。 同図の立上りクロス検出部 7 0 aにおいて、 7 0 a— 1は連続す る 2つの再生データの平均値を算出する平均化回路、 7 0 a _ 2は Dフリップフ 口ップ、 7 0 a— 4は減算器、 7 0 a— 5は論理回路、 P B Dは再生データ、 S 1は立上りクロス検出信号、 S 5は立上りクロス基準値である。 前記立下りクロ ス検出部 7 0 bの内部構成も、 前記立上りクロス検出部 7 0 aと同様の構成であ る。 以下、 立上りクロス検出部 7 0 aの構成をその立上りクロス検出の動作と共 に説明する。 先ず、 立上りクロス検出部 7 0 aには、 量子化された再生データ P B Dと、 立 上りクロス基準値 S 5とが入力される。 平均化回路 7 0 a— 1は、 連続する 2つ の再生データ PBDの平均値を算出する。 次に、 減算器 70 a— 4では、 平均化 回路 70 a— 1で求めた平均値から立上りクロス基準値 S 5を減算し、 立上りク ロス基準値 S 5を基準として得られた符号データを出力する。 続いて、 論理回路 70 a - 5では、 Dフリップフロップ 70 a— 2で 1クロック遅れた符号データ と減算器 70 a— 4の出力の符号データ、 つまり、 時間的に連続した 2つの符号 データを受け、 この 2つの符号データの符号が立上りクロス基準値 S 5を基準と して負値から正値へ変化したポイント （クロスタイミング） を検出する。 この論 理回路 70 a— 5の出力が立上りクロス検出部 70 aの立上りクロス検出信号 S 1となる。 同様にして、 立下りクロス検出部 70 bでも、 論理回路 70 a— 5に 入力された符号データが正値から負値へ変化したボイントを検出して、 立下りク ロス検出信号 S 2を出力する。
次に、 図 1に示した位相誤差算出部 71の内部構成例を図 3に示す。 同図の位 相誤差算出部 71において、 71 aはタイミング調整回路、 71 bは方向判別回 路、 71 c〜71 f は各々セレクタ、 71 g〜71 iは各々 Dフリップフロップ、 PBDは再生データ、 PEDは位相誤差データ、 S 1は立上りクロス検出信号、 S 2は立下りクロス検出信号、 S 3は立上り位相誤差データ、 S 4は立下り位相 誤差データ、 RSTはリセット信号である。 以下、 図 3に示した位相誤差算出部 71の詳細な構成と、 その位相誤差の算出 動作とを説明する。 先ず、 位相誤差算出部 71には、 再生データ PBDと、 立上 りクロス検出信号 S 1と、 立下りクロス検出信号 S 2と、 リセッ ト信号 RSTと が入力される。 タイミング調整回路 71 aは、 入力された再生データ PBDのタ イミングを調整して、 出力する。 方向判別回路 7 l bは、 前記タイミング調整さ れた再生データ PBDに対して、 立上りクロスか又は立下りクロスかの方向を判 定して、 その再生データ PBDの値、 すなわち、 再生データの値と零値との差を、 Dフリ ップフロップ 71 hを介して位相誤差データ PEDとして出力すると共に、 方向判別回路 7 1 bが変化方向を立上りクロスと判別した場合には、 2個のセレ' クタ 7 1 c、 7 1 d及ぴ Dフリップフロップ 7 1 gを介して立上り位相誤差デー タ S 3として出力し、 一方、 方向判別回路 7 1 bが変化方向を立下りクロスと判 別した場合には、 2個のセレクタ 7 1 e、 7 1 f及び Dフリップフロップ 7 1 i を介して立下り位相誤差データ S 4として出力する。 前記位相誤差算出部 7 1において、 立上り位相誤差データ S 3用のセレクタ 7 l cは、 立上りクロス検出信号 S 1を受け、 この信号 S 1の値が 「1」 の場合に は前記方向判別回路 7 1 bからの再生データ P B Dを選択し、 「0」 の場合には、 Dフリップフロップ 7 1 gの保持データ （前回の再生データ P B D ) を選択する。 また、 立上り位相誤差データ S 3用の他のセレクタ 7 1 dは、 リセット信号 R S Tの値が 「0」 の通常状態では、 前記セレクタ 7 1 cからのデータを選択し、
「1」 のリセット時には零値を選択して、 出力する。 立下り位相誤差データ S 4 用のセレクタ 7 1 e、 7 1 f の構成についても以上の構成と同様である。
次に、 図 1に示したクロス基準値生成部 7 2の構成例を図 4に示す。 同図のク ロス基準値生成部 7 2において、 7 2 a、 7 1 bは符号反転回路、 7 2 cはセレ クタにより構成される多入力選択回路、 7 2 dは所定の固定値としての零値であ つて、 基準値を零値に固定するために使用される。 S 3は立上り位相誤差データ、 S 4は立下り位相誤差データ、 S 5は立上りクロス基準値、 S 6は立下りクロス 基準値、 S 7は制御信号である。 次に、 前記図 4のクロス基準値生成部 7 2の詳細な構成及びそのクロス基準値 の生成動作を説明する。
先ず、 クロス基準値生成部 7 2には、 位相誤差算出部 7 1で算出された最新の 立上り位相誤差データ S 3及び立下り位相誤差データ S 4、 並びに制御信号 S 7 が入力される。 多入力選択回路 7 2 cは、 制御信号 S 7をセレクト信号とし、 立 上り位相誤差データ S 3と、 立上り位相誤差データ S 3を符号反転回路 7 2 aで 符号反転したデータと、 立下り位相誤差データ S 4と、 立下り位相誤差データを 符号反転回路 7 2 bで符号反転したデータとの何れか、 即ち、 位相誤差データに 基づいた基準値の更新と、 基準値を固定値 7 2 dの零値に固定する場合とに、 切 り替えて出力する。 多入力選択回路 7 2 cの出力はそのまま立上りクロス基準ィ直 S 5及び立下りクロス基準値 S 6として用いられる。 以上説明したクロス検出部 7 0、 位相誤差算出部 7 1、 クロス基準値生成部 7 2で一部を構成される位相誤差検出回路 7 0 0における位相誤差データの検出の 一連の動作を説明する。
クロス検出部 7 0は、 再生データと、 立上りクロス基準値 S 5と、 立下りクロ ス基準値 S 6とを入力とし、 再生データの立上り時は立上りクロス検出部 7 0 a で、 再生データの立下り時は立下りクロス検出部 7 0 bで、 立上り Z立下りクロ ス検出を行う。 位相誤差算出部 7 1では、 再生データと、 前記クロス検出部 7 0 からの立上りクロス検出信号 S 1及び立下りクロス検出信号 S 2とを受け、 位相 誤差データ P E Dと、 立上り位相誤差データ S 3と、 立下り位相誤差データ S 4 とを出力する。 クロス基準値生成部 7 2では、 前記位相誤差算出部 7 1からの立 上り位相誤差データ S 3と、 立下り位相誤差データ S 4とを受けて、 これらを最 新の立上り /立下りクロス基準値 S 5、 S 6として出力する。 この基準値 S 5、 S 6が次のクロス検出の基準値として更新される。 前記の位相誤差検出方式の様子を図 5を用いて説明する。 同図において、 丸印 は再生データのサンプリングポイント、 そのうち特に黒丸印は検出すべき位相誤 差データポイント、 L rは立上りクロス基準値レベル、 L f は立下りクロス基準 値レベルを示す。 また、 P E 1、 P E 2、 P E 3、 P E 4は各々位相誤差データ ボイン 1、を示す。 先ず、 立上り時に検出された位相誤差データ P E 1のレベルを立上り基準値レ ベル L rとし、 次の立上りクロス基準値として用いて、 次の立上り位相誤差 P E 3を検出する。 また、 立下り時に検出された位相誤差データ P E 2のレベルを立 下り基準値レベル L f として、 次の立下りクロス基準値として用い、 次の立下り 位相誤差 P E 4を検出する。
すなわち、 1プロセス前に算出した立上り位相誤差データ S 3と、 立下り位相 誤差データ S 4とを各々次の再生データの立上り /立下り位相誤差のクロスボイ ントを検出するための基準値とするフィードバックループを形成する。 この構成 を用いることにより、 位相誤差検出回路のキヤプチャレンジを拡大することが可 能となる。
(第 2の実施形態）
次に、 第 2の実施形態における位相誤差検出回路について説明する。 本実施形 態では、 クロス基準値生成部 7 2が生成する基準値を前記第 1の実施形態と異な らせている。 すなわち、 図 1のクロス基準値生成部 7 2に入力された立上り位相誤差データ S 3を用いて、 立上りクロス検出部 7 0 aへは立上りクロス基準値 S 5を出力し、 立下りクロス検出部 7 0 bへは、 絶対値が等しく符号を反転させた立上りクロス 基準値 S 5を出力する。 これを図 6を用いて説明する。 立上り時の位相誤差デー タポイント P E 1のレベル L rを基準値として、 次の立上り時の位相誤差データ ポイント P E 3を検出し、 立下り時の位相誤差データポィント P E 2、 P E 4の 検出には、 前記立上り時の位相誤差データボイント P E 1のレベル L rを符号反 転させた値を基準値として用いる。
従って、 第 1の実施形態と同様に、 位相誤差検出回路のキヤプチャレンジを拡 大することが可能となる。 (第 3の実施形態）
次に、 第 3の実施形態における位相誤差検出回路について説明する。 本実施形 態では、 基準値の生成の他の実施形態を示す。 すなわち、 クロス基準値生成部 7 2に入力された立下り位相誤差データ S 4を 用いて、 立下りクロス検出部 7 0 bへは立下りクロス基準値 S 6を出力し、 立上 りクロス検出部 7 0 aへは絶対値が等しく符号を反転させた立下りクロス基準値 S 6を出力する。 これを図 7を用いて説明すると、 検出された立下り時の位相誤 差データボイント P E 2のレベル L f を基準値として、 次の立下り時の位相誤差 データポイント P E 4を検出し、 立上り時の位相誤差データボイント P E 3の検 出には、 前記立下り時の位相誤差データボイント P E 2のレベル L f の符号を反 転させた値を基準値として用いる。
従って、 第 1の実施形態と同様に位相誤差検出回路のキヤプチャレンジを拡大 することが可能となる。
(第 4の実施形態）
次に、 第 4の実施形態における位相誤差検出回路について説明する。 本実施形 態でも、 基準値の生成の更に他の実施形態を示す。 すなわち、 図 1のクロス基準値生成部 7 2に入力された立上り位相誤差データ S 3及ぴ立下り位相誤差データ S 4を用いて、 これら 2つのデータの平均値を算 出する。 そして、 立上りクロス検出部 7 0 aへは、 前記算出した平均値を立上り クロス基準値 S 5として出力し、 立下りクロス検出部 7 0 bへは、 前記算出した 平均値の絶対値に符号を反転させた値を立下りクロス基準値 S 6として出力する。 以下、 前記の動作を図 8を用いて説明する。 検出された立上り時の位相誤差デ ータポイント P E lのレベル L rと、 検出された立下り時の位相誤差データポィ ント PE 2のレベル L f とから、 それらの和の 1/2値である平均値を算出する。 次の立上り時の位相誤差データポイントを検出するための基準値には、 前記平均 値 （L r +L f ) Z2を、 次の立下り時の位相誤差データポイントを検出するた めの基準値には、 符号反転した前記平均値一 （L r + L f) /2を用いる。
従って、 第 1の実施形態と同様に、 位相誤差検出回路のキヤプチャレンジを拡 大することが可能となる。
(第 5の実施形態）
次に、 第 5の実施形態の位相誤差検出回路について説明する。 本実施の形態は、 図 1の制御信号生成部 73の具体的な構成を示す。 制御信号生成部 73の内部構成例を図 9に示す。 同図の制御信号生成部 73に おいて、 731は比較回路、 732は予め設定された所定値の閾値、 733は切 替判定回路、 PEDは位相誤差データ、 S 7は制御信号、 S 8は外部信号である。 図 9の制御信号生成部 73の詳細な構成及びその動作の一例の概略を説明する。 先ず、 比較回路 731では、 入力される閾値 732と位相誤差データ PEDを加 ェした値とを比較し、 切替判定回路 733へ比較結果を出力する。 切替判定回路 733は、 前記比較回路 731の比較結果と、 外部信号 S 8とを受け、 それ等信 号に基づいて、 クロス基準^ t生成部 72を制御する制御信号 S 7を出力する。 以下、 一連の動作の詳細を説明する。 制御信号生成部 73は、 位相誤差算出部 71の位相誤差データをモニタして、 位相誤差が所定値の閾値 732未満となつ て定常状態へ近づいた場合に、 ゼロクロス検出方式に切り替える制御信号 S 7を クロス基準値生成部 72へ出力する。 このような制御信号 S 7が出力されると、 この制御信号 S 7を受けたクロス基準値生成部 7 2は、 図 4において、 多入力選 択回路 7 2 cが、 固定値 （すなわち、 零値） 7 2 dを選択して、 この固定値を立 上り及ぴ立下りクロス基準値 S 5、 S 6として、 クロス検出部 7 0に出力する。 このような制御の様子を図 1 0を用いて説明する。 同図において、 P E 1 ~ P E 8は位相誤差データポイント、 図中で破線で上下を囲む範囲は、 位相誤差が閾 値未満に小さくて定常状態であることを判定する定常状態判定領域である。 同図 では、 位相誤差データポイント P E 2から定常状態になっている。 定常状態と判 定された後、 位相誤差データポイントの数をカウントしていき、 そのカウント数 が閾値 7 3 2を越えた時点で、 立上り及び立下りクロス基準値 S 5、 S 6を基準 とするフィードバック検出方式から、 基準値を零値とするゼロクロス検出方式へ 切り替える。 つまり、 位相誤差が閾値以上に大きな期間では、 立上りノ立下りクロス基準値 S 5、 S 6を逐次更新して行って、 次のクロス検出の基準データとするが、 位相 誤差が小さくなつて定常状態へ近づくと、 クロス基準値生成部 7 2からは基準値 として零値を出力して、 従来のゼロクロスポイント検出方式を行い、 効率の良い 位相誤差検出を実現することが可能となる。
(第 6の実施形態）
次に、 第 6の実施形態における位相誤差検出回路について説明する。 本実施形 態は、 本願発明の特徴的なフィードバック検出方式から、 ゼロクロス検出方式へ の切り替えの変形例を示す。 本実施形態では、 図 9に示した制御信号生成部 7 3は、 位相誤差データ P E D を受け、 そのデータが示す位相誤差の値を予め設定した所定値の閾値 7 3 2と比 較して、 閾値 7 3 2を越える場合には、 更新したクロス基準値を選択し、 一方、 閾値 7 3 2を越えずにゼロクロス近辺にある場合には零値を基準値として選択す るような制御信号 S 7を、 クロス検出部 7 0へ出力する。 この制御の様子を図 1 1を用いて説明する。 図中、 丸印はサンプリングデータ ポイント、 P E 1〜P E 4は位相誤差データポィント、 破線で上下を囲む範囲部 分はゼ口クロス検出方式採用領域である。 ゼロクロス検出方式採用領域とフィー ドバック検出方式採用領域は閾ィ直 7 3 2によって区切られている。 位相誤差デー タポイント P E 1、 P E 2は位相誤差が閾値 7 3 2よりも大きいため、 フィード バック検出方式により位相誤差検出を行うが、 位相誤差が閾値 7 3 2未満に小さ くなつた位相誤差データポイント P E 3、 P E 4では、 ゼロクロス検出方式へと 切り替える。
つまり、 位相誤差が予め設定した閾値 7 3 2を越えている場合は、 立上り Z立 下りクロス基準値を更新して、 次のクロス検出の基準データとするが、 位相誤差 が小さくなつて閾値 7 3 2に満たない場合は、 クロス基準値生成部 7 2からはゼ 口を出力し、 従来のゼロクロスポイント検出方式を行い、 効率の良い位相誤差検 出を実現することが可能となる。
(第 7の実施形態）
次に、 第 7の実施形態における位相誤差検出回路について説明する。 本実施形 態では、 クロス検出方式の切り替えを外部信号に基づいて行う場合を説明する。
D V Dなどの光ディスクには、 ある一定間隔でシンクマーク （既知コード） (特定パターン） が記録されている。 つまりシンク間隔を読み取れる状態は、 周 波数誤差が小さくなつたことを示唆する。 このシンクマークの間隔を読み取った 検出時には、 この検出時に生成されるシンク検出信号を、 図 9において外部信号 S 8として制御信号生成部 7 3の切替判定回路 7 3 3へ受け、 再生動作開始直後 などのようにシンク検出信号が L OWの間は、 フィードバック検出方式を用いて 位相誤差を検出し、 一方、 シンクを読み取ってシンク検出信号が H Iとなった場 合には、 ゼロクロス検出方式へ切り替えるように、 制御信号 S 7を出力する。 つまり、 一定間隔で記録されているシンクを検出して生成されるシンク検出信 号を外部信号 S 8とすることにより、 周波数誤差の大小を判断し、 このシンク検 出信号が L OWの場合は、 フィードバック方式を用いて立上り/立下りクロス基 準値を更新して、 次のクロス検出の基準データし、 シンク検出信号が H Iとなつ た周波数誤差の小さい状況では、 従来のゼロクロスボイント検出方式を用いるこ とにより、 効率の良い位相誤差検出を実現することが可能である。
(第 8の実施形態）
次に、 第 8の実施形態における位相誤差検出回路について説明する。 本実施形 態は、 ク口ス検出方式の切り替えを外部信号に基づいて行う場合の他の変形例を 説明する。
D V Dなど光ディスクでは、 キズゃ汚れなどにより再生信号が異常状態になる ことがある。 この異常再生信号を検出したときに生成される異常信号検出信号を、 図 9において外部信号 S 8として制御信号生成部 7 3の切替判定回路 7 3 3へ入 力し、 異常信号検出信号が H Iとなった時、 動作リセット信号として、 制御信号 S 7をクロス基準値生成部 7 2へ出力する。
つまり、 記録媒体にキズゃ汚れがあることで生じる異常信号の検出時に生成さ れる異常信号検出信号をモニタすることにより、 この異常信号検出信号を検出し た時点でクロス基準値生成部 7 2の出力するクロス基準値を所定値にリセットす る。 従って、 異常信号によって生じる位相誤差データのバラツキを抑えることが でき、 効率の良レ、位相誤差検出を実現することが可能である。 尚、 制御信号生成部 7 3の構成については、 前記第 6及び第 6の実施形態での 構成と、 前記第 7及び第 8の実施形態での構成を併有する構成を採用しても良い のは勿論である。
(第 9の実施形態）
次に、 本発明の第 9の実施形態の位相誤差検出回路を説明する。 図 1 2は本実施形態の位相誤差検出回路の構成を示す。 既述した以上の実施形 態では、 前の過程で検出した位相誤差データを基準値として、 次のゼロクロスポ イントとなる位相誤差データを検出したが、 本実施の形態では、 前の過程で検出 した位相誤差データを基準値とする場合に、 その基準値となるべき位相誤差デー タの値に閾値を設けて、 ジッタ等を抑制するようにしている。
すなわち、 図 1 2に示した位相誤差検出回路 7 1 0では、 図 1に示した位相誤 差検出回路 7 0 0に対して、 更に、 閾値生成部 7 1 1が配置される。 また、 この 閾値生成部 7 1 1の配置に伴いクロス基準値生成部 7 1 2の構成に変更を加えて いる。 前記閾値生成部 7 1 1の構成を図 1 3に示す。 同図に示した閾値生成部 7 1 1 は、 立上り用の閾値を生成する部分のみの構成を示す。 立下り用の閾値を生成す る部分の構成は同様であるので省略する。 同図の閾値生成部 7 1 1において、 7 2 3、 7 2 7及び 7 2 8はセレクタ、 7 2 4は Dフリップフロップ、 7 2 5は漸 減回路、 7 2 6は閾値量切替信号生成部 （切替信号生成部） 、 7 2 9は論理回路 である。 外部から入力される設定用閾値 S 1 1は、 前記セレクタ 7 2 3で選択されて、 Dフリップフロップ 7 2 4に保持される。 前記設定用閾値 S 1 1の値が他の値に 変更されると、 ィネーブル信号 S I 2が 「0」 値から 「1」 に変化して、 変更後 の設定用閾値 S 1 1がセレクタ 7 2 3で選択されて Dフリップフロップ 7 2 4に 保持される。 前記漸減回路 7 2 5は、 Dフリップフロップ 7 2 4に保持された閾 値 S 1 1の値を任意の設定で漸減させる。 閾値量切替信号生成部 7 2 6は、 外部 信号 S 8を受ける。 この外部信号 S 8は、 再生データのゼロクロスの回数が所定 期間中に所定値未満である状況のときに発生、 出力される。 閾値量切替信号生成 部 7 2 6は、 この外部信号 S 8を受けた時に切替信号を生成し、 この切替信号を セレクタ （選択回路） 7 2 7に出力する。 セレクタ 7 2 7は、 前記切替信号を受 けて、 前記 Dフリップフロップ 7 2 4に保持された閾値を選択し、 前記切替信号 を受けていない時には前記漸減回路 7 2 5からの閾値を選択する。 他のセレクタ 7 2 8は、 前記閾値量切替信号生成部 7 2 6の出力信号又は外部からの制御信号 S 1 0を論理回路 7 2 9を介して受けた場合には、 零値の閾値を選択し、 受けて いない場合には前記セレクタ 7 2 7からの所定値の閾値を選択し、 その選択した 閾値を立上り用閾値 S 9 aとして出力する。 次に、 前記図 1 2に示したクロス基準値生成部 7 1 2の構成を図 1 4に示す。 同図において、 7 1 3は立上りクロスデータ用のゲイン調整回路、 7 1 4は立下 りクロスデータ用のゲイン調整回路、 7 1 5及び 7 1 6は減算器、 7 1 7、 7 1 8、 7 1 9及ぴ 7 2 0はセレクタである。 このクロス基準値生成部 7 1 2は、 前 記位相誤差算出部 7 0 3の立上り及び立下り位相誤差データ S 3、 S 4、 前記閾 値生成部 7 1 1からの閾値 S 9、 並びに前記制御信号生成部 7 1 3の制御信号 S 7を受けて、 立上り用基準値 S 5及ぴ立下り用基準値 S 6を出力する。 前記減算器 7 1 5は、 前記ゲイン調整回路 7 1 3でゲイン調整された立上り位 相誤差データ S 3から閾値生成部 7 1 1からの立上り用閾値 S 9 aを減算し、 そ の減算結果の符号データをセレクタ 7 1 7に出力する。 セレクタ 7 1 7は、 前記 減算器 71 5からの符号データが正 （ 「1」 ） の場合には立上り用閾値 S 9 aを、 負 （ 「0」 ） の場合には立上り位相誤差データを選択する。 つまり、 セレクタ 7 1 7は、 立上り位相誤差データと立上り用閾値 S 9 aとの絶対値を比較して、 小 さい方の値を選択して、 立上りクロス基準値として出力する。 他のセレクタ 71 9は、 前記制御信号生成部 71 3の制御信号 S 7を受け、 この制御信号の値が 「1」 のときには零値の立上りクロス基準値を選択する一方、 制御信号の値が 「0」 のときにはセレクタ 71 7からの立上りクロス基準値を選択し、 選択した クロス基準値を立上りクロス基準値 S 5として図 1 2の立上りクロス検出部 70 1に出力する。
以上、 クロス基準値生成部 71 2での立上りクロス基準値 S 5の生成について 説明したが、 立下りクロス基準値 S 6の生成についても同様であるので、 その説 明は省略する。 以下、 本実施形態の位相誤差検出回路の動作を図 1 5に基づいて説明する。 同 図では、 3T+ 3T (Tはチャネル周期） の繰り返しの再生信号とサンプリング ポイントとを示しており、 PE 1、 PE 2、 PE 3、 PE4は位相誤差データ、 L r 1は立上りクロス基準値、 L ί 1、 L f 2は立下りクロス基準値、 L r t h は立上り用閾値、 L f t hは立下り用閾値を示している。 図 1 5では、 先ず、 最初に検出される立上りク位相誤差データ PE 1は、 立上 り用閾値 L r t hよりも絶対値が小さいので、 クロス基準値生成部 71 2のセレ クタ 71 7が立上りク位相誤差データ PE 1を選択し、 この立上りク位相誤差デ ータ P E 1の振幅値が立上りクロス基準値 L r 1となる。 次の位相誤差データ P E 3では、 この位相誤差データ P E 3とその前の位相誤差データとの平均値 （同 図に記号 X Iで示す） が前記立上りクロス基準値 L r 1未満で負であり、 この立 上り位相誤差データ PE 3とその後の位相誤差データとの平均値 （同図に記号 X 2で示す） が前記立上りクロス基準値 L r 1を越えて正であるので、 この位相誤 差データ P E 3が立上り位相誤差データとして検出される。 前記立上り位相誤差 データ P E 3の振幅値は、 予め設定している立上り用閾値 L r t hの絶対値より も大きいので、 この立上り用閾値 L r t hが次の立上りクロス基準値となる。
—方、 立下り位相誤差データの検出については、 最初に検出される立下り位相 誤差データ P E 2は立下り用閾値 L ί t hよりも絶対値が小さいので、 この立下 り位相誤差データ P E 2の振幅値が立下りクロス基準値 L f 1となる。 次の立下 り位相誤差データ P E 4では、 この位相誤差データ P E 4とその前の位相誤差デ ータとの平均値 （同図に記号 X 3で示す） の絶対値が前記立下りクロス基準値 L f 1の絶対値未満で負であり、 この立下り位相誤差データ P E 4とその後の位相 誤差データとの平均値 （同図に記号 X 4で示す） が前記立下りクロス基準値 L f 1を越えて正であるので、 この位相誤差データ P E 4が立下り位相誤差データと して検出される。 この立下り位相誤差データ P E 4は、 予め設定している立下り 用閾値 L f t hの絶対値よりも小さいので、 この立下り位相誤差データ P E 4の 振幅値が、 次の立下りクロス基準値 L f 2となる。 このように、 本実施形態では、 1プロセス前に検出した位相誤差データを次の位 相誤差データの検出の基準値とするに際して、 閾値を設けたので、 ジッタや外乱 などに起因するフィードバック制御の発散を抑制できると共に、 位相比較器のキ ャプチヤレンジを拡大することが可能である。
(第 1 0の実施形態）
次に、 本発明の第 1 0の実施形態の位相誤差検出回路について説明する。
本実施形態は、 前記第 9の実施形態のクロス基準値生成部 7 1 2の構成を一部 変更したものである。 すなわち、 図 16のクロス基準値生成部 712 aでは、 絶対値平均算出回路 7 21と、 符号反転回路 722とが追加される。 前記絶対値平均算出回路 721は、 セレクタ 717で選択された立上りクロス基準値の絶対値と、 セレクタ 718で 選択された立上りクロス基準値の絶対値との平均値を算出して、 出力する。 この 絶対値平均算出回路 721からの平均クロス基準値は、 そのままセレクタ 71 9 に出力されると共に、 符号反転回路 722で符号反転された後にセレクタ 720 に出力される。
つまり、 図 16に示したクロス基準値生成部 712 aは、 立上り位相誤差デー タ及び立下り位相誤差データのクロス基準値として、 絶対値が等しい共通の基準 値を採用するものである。 本実施形態の位相誤差検出回路の動作を図 17に基づいて説明する。 同図では、 3T+ 3T (Tはチャネル周期） の繰り返しの再生信号とサンプリングポイント を示している。 同図では、 最初に検出される立上り位相誤差データ PE 1は立上 り用閾値 L r t hよりも絶対値が小さいので、 この立上り位相誤差データ P E 1 の振幅値が立上りクロス基準値 L r 1となる。 また、 最初に検出される立下り位 相誤差データ PE 2も立下り用閾値 L f t hよりも絶対値が小さいので、 この立 下り位相誤差データ PE 2の振幅値が立下りクロス基準値 L f 1となる。 その後 は、 この立上り及び立下りの両クロス基準値 L r 1、 L f 1の絶対値の平均値 ( (L r 1+ L f 1) /2) 力 S、 次の立上り位相誤差データ P E 3の検出基準値 となると共に、 その絶対値の平均値の符号の反転値一 ( (L r 1 + L f 1) / 2) 力 次の立下り位相誤差データ PE 4の検出基準値となる。
その後は、 これ等の立上り及び立下りの両位相誤差データ PE 3、 PE4の振 幅値の両絶対値と、 立上り及ぴ立下り用の両閾値 L r t h、 L f t hの絶対値と を比較した結果に基づいて、 続く立上り及ぴ立下りのクロス基準値 L r 2、 L f 2を生成する。 従って、 本実施形態においても、 前記第 9の実施形態と同様に、 ジッタや外乱 などによるフィードバック制御の発散を抑制できると共に、 位相誤差検出回路の キヤプチャレンジを拡大することが可能である。
(第 1 1の実施形態）
次に、 本発明の第 1 1の実施形態の位相誤差検出回路について説明する。 本実 施形態では、 前記第 9の実施形態のク口ス基準値生成部 7 1 2の構成の一部を更 に変更したものである。 すなわち、 図 1 8に示した本実施形態のクロス基準値生成部 7 1 2 bでは、 図 1 4に示したクロス基準値生成部 7 1 2での立下り基準値生成用のゲイン調整回 路 7 1 4、 減算器 7 1 6及びセレクタ 7 1 8を省略して、 立上り基準値生成用の セレクタ 7 1 7からの立上りクロス基準値を符号反転回路 7 2 2で符号反転した 値を立下りクロス基準値としてセレクタ 7 2 0に入力する構成である。 その他の 構成は、 図 1 2に示したクロス基準値生成部 7 1 2の構成と同一であるので、 そ の説明を省略する。 次に、 本実施形態の位相誤差検出回路の動作を図 1 9に基づいて説明する。 図 1 9では、 最初に検出される立上り位相誤差データ P E 1が立上り用閾値 L r t hよりも絶対値が小さいので、 この立上り位相誤差データ P E 1の振幅値が立上 りクロス基準値 L r 1となる。 そして、 前記立上りクロス基準値 L r 1の符号を 反転した値が立下りクロス基準値 L f 1とされる。 その後、 次の立上り位相誤差 データ P E 3は、 前記立上りクロス基準値 L r 1を基準に検出され、 次の立下り クロスデータ P E 4は、 立下りクロス基準値 L f 1 (= L r 1 ) を基準に検出さ れる。
続いて、 前記の立上り及び立下りの両位相誤差データ P E 3、 P E 4の振幅値 の絶対値と、 立上り及び立下り用の両閾値 L r t h、 L f t hの絶対値とを比較 した結果に基づいて、 続く立上り及び立下りクロス基準値 L r 2、 L f 2が生成 される。 尚、 本実施形態では、 クロス基準値生成部 7 1 2 bとして、 立上り基準値生成 用のゲイン調整回路 7 1 3、 減算器 7 1 5及びセレクタ 7 1 7のみを設けたが、 反対に、 図 1 2のクロス基準値生成部 7 1 2において、 立下り基準値生成用のゲ イン調整回路 7 1 4、 減算器 7 1 6及びセレクタ 7 1 8のみを設けても良いのは 勿論である。 この場合は、 立下りクロス基準値が生成され、 この立下りクロス基 準値の符号を反転した値が立上りクロス基準値とされる。 この場合の立上り及び 立下りの両クロス基準値の生成の様子を図 2 0に示す。
(第 1 2の実施形態）
次に、 本発明の第 1 2の実施形態の位相誤差検出回路について説明する。
本実施形態は、 図 1 2に示した制御信号生成部 7 1 3が制御信号を生成する時 期を特定するものである。 すなわち、 制御信号生成部 7 1 3は、 図 1 2に示すように、 位相誤差算出部 7 0 3から位相誤差データ P E Dが入力されていて、 この位相誤差データ P E Dを モニタして、 その位相誤差量が小さくなつて、 図 2 1に示すように。 定常状態判 定領域内に入った状況になると、 定常状態判定領域内でのクロスデータポイント が所定個の閾値になった時点で、 立上り及ぴ立下りのクロス基準値を零レベルに 固定したゼロクロス検出方式に切り替える制御信号 S 5を図 1 2に示したクロス 基準値生成部 7 1 2へ出力する。 従って、 本実施形態では、 図 21に例示すように、 クロスデータポイント PE 2以降で再生データは定常状態判定領域内に入り、 その後、 合計所定個 （5個） のクロスデータポイント PE 2〜PE 6をカウントした時点で、 制御信号生成部 713が制御信号 S 7が生成すると、 クロス基準値生成部 71 2では、 図 14に 示したように、 2個のセレクタ 71 9、 720が零値のクロス基準値を選択する ので、 フィードバック検出方式からゼロクロス検出方式に切り替えられる。 よって、 本実施形態では、 位相誤差量が大きな期間では、 立上り及び立下りの 両クロス基準値を更新し、 次のクロスデータ検出の基準値とするが、 位相誤差量 が小さくなって定常状態へ近づくと、 ゼロクロスデータ検出方式に切り替えて、 効率の良い位相誤差検出を実現することが可能である。
(第 1 3の実施形態）
次に、 本発明の第 1 3の実施形態の位相誤差検出回路について説明する。
本実施形態は、 図 1 2に示した制御信号生成部 71 3が制御信号を生成する時 期を前記とは別の時期に特定するものである。 すなわち、 制御信号生成部 71 3は、 図 1 2に示すように、 位相誤差算出部 7 03から位相誤差データ PEDが入力されていて、 この位相誤差データ PEDを モニタして、 その位相誤差量を所定の閾値と比較する。 この閾値は、 図 22に示 すように、 ゼロクロス検出方式の適用領域内であるとして予め設定された位相誤 差量である。 制御信号生成部 71 3は、 入力された位相誤差データ PEDと前記 所定の閾値と比較の結果、 位相誤差データ P EDが前記所定の閾値未満にあって、 ゼロクロス近辺にある場合には、 「0」 値の制御信号を生成して、 図 1 2に示し たクロス基準 生成部 712に出力する。 従って、 本実施形態では、 図 2 2に示したように、 クロスデータポイント P E 1、 P E 2は、 位相誤差量が大きいので、 フィードバック検出方式によりクロス データの検出を行っているが、 クロスデータポイント P E 3、 P E 4のように位 相誤差量が所定の閾値未満になった場合には、 ゼロクロス検出方式へと切り替え られる。
従って、 本実施形態においても、 第 1 2の実施形態と同様に、 効率の良い位相 誤差検出を実現することが可能である。
(第 1 4の実施形態）
更に、 本発明の第 1 4の実施形態の位相誤差検出回路について説明する。 本実施形態では、 前記第 7の実施形態と同様に、 制御信号生成部 7 1 3に入力 する外部信号 S 8として、 D V Dなどの光ディスクに一定間隔で記録されている シンクマークを検出した時に生成されるシンク検出信号を採用する。
前記制御信号生成部 7 1 3は前記シンク検出信号を受けた時、 すなわち、 再生 データの周波数誤差が小さくなつた状況において、 「1」 値の制御信号 S 7を生 成してクロス基準値生成部 7 1 2に出力する。 前記クロス基準値生成部 7 1 2で は、 図 1 4に示したように、 セレクタ 7 1 9、 7 2 0が零値のクロス基準値を選 択するので、 クロス検出方式はフィードバック方式からゼロクロスデータ検出方 式へと切り替わる。
従って、 本実施形態においても、 前記第 1 3の実施形態と同様に、 効率の良い 位相誤差検出を実現することが可能である。
(第 1 5の実施の形態）
続いて、 第 1 5の実施形態の位相誤差検出回路について説明する。 本実施形態では、 前記第 8の実施形態と同様に、 制御信号生成部 7 1 3に入力 する外部信号 S 8として、 光ディスクのキズゃ汚れ等に起因して再生信号が異常 状態になった異常再生信号を検出した異常信号検出信号を採用する。
前記制御信号生成部 7 1 3は、 前記異常信号検出信号を受けた時には、 「 1 J 値の制御信号 S 7を生成し、 クロス基準値生成部 7 1 2によりクロス基準値を零 値にリセットする。
従って、 本実施形態では、 異常信号から検出されるクロスデータのバラツキを 抑えることができて、 効率の良い位相誤差検出を実現することが可能である。 尚、 制御信号生成部 7 1 3の構成については、 前記第 1 2及び第 1 3の実施形 態での構成と、 前記第 1 4及び第 1 5の実施形態での構成を併有する構成を採用 しても良いのは勿論である。 産業上の利用可能性 以上説明したように、 本発明は、 再生データとサンプリングクロックとの同期 が取れていない状況であっても、 位相誤差を正確に検出して、 キヤプチャレンジ を拡大することが可能であるので、 位相誤差検出回路及びこれを備えた同期ク口 ック抽出回路等として有用である。

Claims

請求の範囲 記録再生装置から再生され且つ量子化された再生データに基づいてこの再生デ ータ自身に同期した同期クロックを抽出するに際して使用される位相誤差検出回 路であって、
前記再生データを入力すると共に所定の基準値を受け、 前記再生データが前記 基準値とクロスするクロスタイミングを検出するクロス検出部と、
前記再生データ及び前記クロス検出部のクロスタイミング信号を受け、 前記ク ロスタイミングでの前記再生データと零値との差を位相誤差データとして算出す る位相誤差算出部と、
前記位相誤差算出部の位相誤差データを受け、 この位相誤差データに基づいて 前記クロス検出部の前記基準値を更新するクロス基準値生成部とを備えた ことを特徴とする位相誤差検出回路。
2 .
請求項 1記載の位相誤差検出回路において、
前記クロス基準値生成部は、
前記位相誤差算出部が位相誤差データを算出する毎に、 その算出された最新の 位相誤差データを前記クロス検出部の基準値として更新する
ことを特徴とする位相誤差検出回路。
3 .
請求項 1記載の位相誤差検出回路において、
前記クロス検出部は、
前記再生データが前記基準値に対して立上りでクロスする立上りクロスクイミ ングを検出する立上りクロス検出部と、 前記再生データが前記基準値に対して立下りでクロスする立下りクロスタイミ ングを検出する立下りクロス検出部とを有する
ことを特徴とする位相誤差検出回路。
4 .
請求項 3記載の位相誤差検出回路において、
前記位相誤差算出部は、
前記立上りクロス検出部の立上りクロスタイミング信号を受けて、 前記立上り クロスタイミングでの前記再生データと前記基準値との差を立上り位相誤差デー タとして算出すると共に、
前記立下りクロス検出部の立下りクロスタイミング信号を受けて、 前記立下り クロスタイミングでの前記再生データと前記基準値との差を立下り位相誤差デー タとして算出する
ことを特徴とする位相誤差検出回路。
5 .
請求項 4記載の位相誤差検出回路において、
前記ク口ス基準値生成部は、
前記位相誤差算出部の立上り位相誤差データ及び立下り位相誤差データを受け、 前記立上り位相誤差データを立上り基準値として前記立上りクロス検出部に出力 し、 前記立下り位相誤差データを立下り基準値として前記立下りクロス検出部に 出力する
ことを特徴とする位相誤差検出回路。
6 .
請求項 4記載の位相誤差検出回路において、 前記クロス基準値生成部は、
前記位相誤差算出部の立上り位相誤差データを受け、 前記立上り位相誤差デー タを立上り基準値として前記立上りクロス検出部に出力し、 前記立上り位相誤差 データの符号を反転した後の立上り位相誤差データを立下り基準値として前記立 下りクロス検出部に出力する
ことを特徴とする位相誤差検出回路。
7 .
請求項 4記載の位相誤差検出回路において、
前記ク口ス基準値生成部は、
前記位相誤差算出部の立下り位相誤差データを受け、 前記立下り位相誤差デー タの符号を反転した後の立下り位相誤差データを立上り基準値として前記立上り クロス検出部に出力し、 前記立下り位相誤差データを立下り基準値として前記立 下りクロス検出部に出力する
ことを特徴とする位相誤差検出回路。
8 .
請求項 4記載の位相誤差検出回路において、
前記クロス基準値生成部は、
前記位相誤差算出部の立上り位相誤差データ及び立下り位相誤差データを受け、 この入力された立上り位相誤差データ及び立下り位相誤差データの和の 1 Z 2値 を算出し、 この和の 1 2値及びその符号反転値を立上り基準値及び立下り基準 値として前記立上りクロス検出部及び立下りクロス検出部に出力する
ことを特徴とする位相誤差検出回路。
9 . 請求項 1〜 8記載の位相誤差検出回路において、
前記クロス基準値生成部は、 前記クロス検出部の基準値を零値に固定する構成 を有し、
前記クロス基準値生成部における位相誤差データに基づく基準値の更新と基準 値の零値への固定とを切り替えるように、 前記クロス基準値生成部に制御信号を 出力する制御信号生成部を備える
ことを特徴とする位相誤差検出回路。
1 0 .
請求項 9記載の位相誤差検出回路において、
前記制御信号生成部は、
前記位相誤差算出部の位相誤差データを受け、 この位相誤差データが示す位相 誤差に応じて、 前記クロス基準値生成部における位相誤差データに基づく基準値 の更新と基準値の零値への固定とを切り替えるよう、 制御信号を生成する ことを特徴とする位相誤差検出回路。
請求項 1 0記載の位相誤差検出回路において、
前記制御信号生成部は、
前記受けた位相誤差データの示す位相誤差が所定値未満となって定常状態に近 づいた場合に、 基準値の生成を、 位相誤差データに基づく基準値の更新から基準 値の零値への固定へ切り替えるよう、 制御信号を出力する
ことを特徴とする位相誤差検出回路。
1 2 .
請求項 1 0記載の位相誤差検出回路において、 前記制御信号生成部は、
前記受けた位相誤差データの示す位相誤差が所定の閾値以上のときには、 位相 誤差データに基づいて基準値を更新し、 所定の閾値未満のときには基準値を零値 に固定するよう、 制御信号を生成する
ことを特徴とする位相誤差検出回路。
1 3 .
請求項 9記載の位相誤差検出回路において、
前記制御信号生成部は、
位相誤差検出回路の外部から所定の信号を受け、 この外部からの所定の信号に 応じて、 前記クロス基準値生成部における位相誤差データに基づく基準値の更新 と基準値の零値への固定とを切り替えるよう、 制御信号を生成する
ことを特徴とする位相誤差検出回路。
1 4 .
請求項 1 3記載の位相誤差検出回路において、
前記制御信号生成部は、
前記再生データの特定パターンが検出されたときに出力される信号を前記外部 からの所定の信号として受けたとき、 基準値の生成を、 位相誤差データに基づく 基準値の更新から基準値の零値への固定へ切り替えるよう、 制御信号を出力する ことを特徴とする位相誤差検出回路。
1 5 .
請求項 1 4記載の位相誤差検出回路において、
前記再生信号の特定パターンが検出されたときに出力される信号は、 光デイス クのシンクマークの間隔を検出したときに生成されるシンク検出信号である ことを特徴とする位相誤差検出回路。
1 6 .
請求項 9記載の位相誤差検出回路において、
前記制御信号生成部は、
前記再生データに異常が生じたときに生成される異常検出信号を受け、 前記ク ロス基準値生成部における位相誤差データに基づく基準値の更新を所定値の基準 値にリセットする
ことを特徴とする位相誤差検出回路。
1 7 .
請求項 9記載の位相誤差検出回路において、
前記制御信号生成部は、
前記位相誤差算出部の位相誤差データを入力すると共に、 位相誤差検出回路の 外部から所定の信号を受け、 前記位相誤差データが示す位相誤差及び前記外部か らの所定の信号に応じて、 前記クロス基準値生成部における位相誤差データに基 づく基準値の更新と基準値の零値への固定とを切り替えるよう、 制御信号を生成 する
ことを特徴とする位相誤差検出回路。 1 8 .
請求項 1記載の位相誤差検出回路と、
前記位相誤差検出回路から出力される位相誤差データを受け、 この位相誤差デ ータが示す位相誤差に応じて同期クロックの周波数を変化させる電圧制御発振器 とを備えた
ことを特徴とする同期クロック抽出回路。
1 9 .
請求項 1記載の位相誤差検出回路において、
前記クロス検出部の基準値を更新するために用いる閾値を生成する閾値生成部 を備え、
前記クロス基準値生成部は、
前記閾値生成部の閾値を受け、 この閾値と前記位相誤差算出部の位相誤差デー タとに基づいて、 前記クロス検出部の基準値を更新する
ことを特徴とする位相誤差検出回路。
2 0 .
請求項 1 9記載の位相誤差検出回路において、
前記閾値生成部は、
前記位相誤差算出部の位相誤差データを受けると共に、 外部から所定の閾値デ ータを受け、 前記位相誤差データの絶対値と前記所定の閾値データの絶対値との うち、 小さい方の絶対値を閾値とする
ことを特徴とする位相誤差検出回路。
2 1 .
請求項 2 0記載の位相誤差検出回路において、
前記閾値生成部は、
立上りクロスタイミング用閾値と、 立下りクロスタイミング用閾値とを生成す る
ことを特徴とする位相誤差検出回路。 2 2 . 請求項 2 1記載の位相誤差検出回路において、
前記クロス検出部は、
前記再生データが前記基準 に対して立上りでクロスする立上りクロスタイミ ングを検出する立上りクロス検出部と、
前記再生データが前記基準ィ直に対して立下りでクロスする立下りクロスタイミ ングを検出する立下りクロス検出部とを有する
ことを特徴とする位相誤差検出回路。
2 3 .
請求項 2 2記載の位相誤差検出回路において、
前記位相誤差算出部は、
前記立上りクロス検出部の立上りクロスタイミング信号を受けて、 前記立上り クロスタイミングでの前記再生データと前記基準値との差を立上り位相誤差デー タとして算出すると共に、
前記立下りクロス検出部の立下りクロスタイミング信号を受けて、 前記立下り クロスタイミングでの前記再生データと前記基準値との差を立下り位相誤差デー タとして算出する
ことを特徴とする位相誤差検出回路。
2 4 .
請求項 2 3記載の位相誤差検出回路において、
前記ク口ス基準値生成部は、
前記位相誤差算出部の立上り位相誤差データと前記閾ィ直生成部の立上りクロス タイミング用閾値とを受けて、 前記立上り位相誤差データの絶対値と前記立上り クロスタイミング用閾値の絶対値とのうち、 小さい方の絶対値を立上り基準値と すると共に、 前記位相誤差算出部の立下り位相誤差データと前記閾値生成部の立下りクロス タイミング用閾値とを受けて、 前記立下り位相誤差データの絶対値と前記立下り クロスタイミング用閾値の絶対値とのうち、 小さい方の絶対値を立下り基準値と する
ことを特徴とする位相誤差検出回路。 2 5 .
請求項 2 3記載の位相誤差検出回路において、
前記ク口ス基準値生成部は、
前記位相誤差算出部の立上り位相誤差データと前記閾値生成部の立上りクロス タイミング用閾値とを受けて、 前記立上り位相誤差データの絶対値と前記立上り クロスタイミング用閾値の絶対値とのうち、 小さい方の絶対値を立上り基準値と すると共に、
前記立上り基準値の符号を反転した値を立下り基準値とする
ことを特徴とする位相誤差検出回路。
2 6 .
請求項 2 3記載の位相誤差検出回路において、
前記クロス基準値生成部は、
前記位相誤差算出部の立下り位相誤差データと前記閾値生成部の立下りクロス タイミング用閾値とを受けて、 前記立下り位相誤差データの絶対値と前記立下り クロスタイミング用閾値の絶対値とのうち、 小さい方の絶対値を立下り基準値と すると共に、
前記立下り基準値の符号を反転した値を立上り基準値とする
ことを特徴とする位相誤差検出回路。
2 7 .
請求項 2 3記載の位相誤差検出回路において、
前記クロス基準値生成部は、
前記位相誤差算出部の立上り位相誤差データの絶対値と前記閾値生成部の立上 りクロスタイミング用閾値の絶対値とのうち小さレ、方の絶対値と、 前記位相誤差 算出部の立下り位相誤差データの絶対値と前記閾値生成部の立下りクロスタイミ ング用閾値の絶対値とのうち小さい方の絶対値との両絶対値の平均値を算出する 絶対値平均算出回路を有し、
前記絶対値平均算出回路で算出された前記両絶対値の平均値を立上り基準値及 び立下り基準値とする
ことを特徴とする位相誤差検出回路。
2 8 .
請求項 1 9記載の位相誤差検出回路において、
前記ク口ス基準値生成部は、
前記クロス検出部の基準値として、 前記閾値生成部の閾値と前記位相誤差算出 部の位相誤差データとに基づいた基準値の他に、 零値の基準値し、
前記零値の基準値と、 前記閾値と位相誤差データとに基づいた基準値との何れ か一方を選択する選択回路を有する
ことを特徴とする位相誤差検出回路。
2 9 .
請求項 2 8記載の位相誤差検出回路において、
前記クロス基準値生成部の選択回路を零値の基準値側に切換える制御信号を生 成する制御信号生成部を有する
ことを特徴とする位相誤差検出回路。
3 0 .
請求項 2 9記載の位相誤差検出回路において、
前記制御信号生成部は、
前記位相誤差算出部で算出された位相誤差データを受け、 この位相誤差データ の値が所定値未満に収束している際に前記制御信号を生成し、 この制御信号を前 記クロス基準値生成部の選択回路に出力する
ことを特徴とする位相誤差検出回路。
3 1 .
請求項 2 9記載の位相誤差検出回路において、 · 前記制御信号生成部は、
前記記録再生装置が光ディスクからデータを再生している際に、 前記光ディス クに記録されているシンクマークの間隔が検出された時に前記制御信号を生成し、 この制御信号を前記クロス基準値生成部の選択回路に出力する
ことを特徴とする位相誤差検出回路。
3 2 .
請求項 1 9記載の位相誤差検出回路において、
前記閾値生成部は、
所定の閾値を漸減する漸減回路と、
前記所定の閾値と前記漸減回路により漸減された閾値とをの何れか一方を選択 する選択回路と、
前記選択回路を前記漸減回路側に切替える切替信号を生成する切替信号生成部 とを備える
ことを特徴とする位相誤差検出回路。
3 3 .
請求項 3 2記載の位相誤差検出回路において、
前記切替信号生成部は、
前記再生データのゼロクロスの回数が所定期間中に所定値未満のときに、 前記 切替信号を生成して前記選択回路に出力する
ことを特徴とする位相誤差検出回路。
3 4 .
請求項 3 2記載の位相誤差検出回路において、
前記閾値生成部は、
外部から制御信号を受けて、 零値の閾値を選択する選択回路を有する ことを特徴とする位相誤差検出回路。
3 5 .
請求項 1 9記載の位相誤差検出回路において、
前記クロス基準値生成部は、
前記位相誤差算出部の位相誤差データの値を所定倍に調整するゲイン調整回路 を有する
ことを特徴とする位相誤差検出回路。 3 6 .
請求項 1 9記載の位相誤差検出回路と、
前記位相誤差検出回路から出力される位相誤差データを入力し、 この位相誤差 データが示す位相誤差に応じて同期クロックの周波数を変化させる電圧制御発振 器とを備えた ことを特徴とする同期クロック抽出回路,
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