JPH08148994A - ディジタルpll回路 - Google Patents
ディジタルpll回路Info
- Publication number
- JPH08148994A JPH08148994A JP6309956A JP30995694A JPH08148994A JP H08148994 A JPH08148994 A JP H08148994A JP 6309956 A JP6309956 A JP 6309956A JP 30995694 A JP30995694 A JP 30995694A JP H08148994 A JPH08148994 A JP H08148994A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- digital
- circuit
- controlled oscillator
- voltage controlled
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】ロジック回路にて構成することによりループゲ
インを可変とし、引き込み速度の高速化と、高安定化を
容易にすると共に小型化を可能としたディジタルPLL
回路を提供することを目的とする。 【構成】ディジタル位相比較部とディジタル/アナログ
変換部と電圧制御発振器とをループ接続し、ディジタル
位相比較部が、前記基準信号と前記電圧制御発振器から
の信号との論理積を求め、且つ前記入力信号と前記電圧
制御発振器からの信号の何れか一方を反転した上で論理
積を求めて、前記2つの論理積の差に対応したディジタ
ル信号を発生するよう構成したものである。
インを可変とし、引き込み速度の高速化と、高安定化を
容易にすると共に小型化を可能としたディジタルPLL
回路を提供することを目的とする。 【構成】ディジタル位相比較部とディジタル/アナログ
変換部と電圧制御発振器とをループ接続し、ディジタル
位相比較部が、前記基準信号と前記電圧制御発振器から
の信号との論理積を求め、且つ前記入力信号と前記電圧
制御発振器からの信号の何れか一方を反転した上で論理
積を求めて、前記2つの論理積の差に対応したディジタ
ル信号を発生するよう構成したものである。
Description
【0001】
【産業上の利用分野】本発明はディジタルPLL回路、
特に位相比較部と低域通過フィルタの機能をロジック回
路化したディジタルPLL回路に関する。
特に位相比較部と低域通過フィルタの機能をロジック回
路化したディジタルPLL回路に関する。
【0002】
【従来の技術】従来より各種電子装置でPLL回路が広
く用いられていたが、データ通信や衛星通信等の分野に
於いては、ディジタル構成の位相比較器と低域通過フィ
ルタと電圧制御発振器から成るディジタルPLL回路が
多用されるようになり、盛んに研究がなされている。図
14は典型的なディジタルPLL回路の構成を示すブロ
ック図であって、ディジタル位相比較器1と低域通過フ
ィルタ2と電圧制御発振器3をループ状に接続し、前記
ディジタル位相比較器1のもう1つの入力端子に基準信
号を供給するよう構成する。而して、この回路は、ディ
ジタル位相比較器1が2つの入力端子から供給される基
準信号と電圧制御発振器3の出力信号とを位相比較し
て、その位相差が小さくなるようその位相差に応じた電
圧を発生し、電圧制御発振器3の発振周波数を変化させ
るよう動作するものである。尚、一般的に位相比較器1
の検出する位相差がゼロ又はその近傍となる状態を位相
同期状態、同期が外れた状態から位相同期状態に達する
までを引き込み状態と称する。
く用いられていたが、データ通信や衛星通信等の分野に
於いては、ディジタル構成の位相比較器と低域通過フィ
ルタと電圧制御発振器から成るディジタルPLL回路が
多用されるようになり、盛んに研究がなされている。図
14は典型的なディジタルPLL回路の構成を示すブロ
ック図であって、ディジタル位相比較器1と低域通過フ
ィルタ2と電圧制御発振器3をループ状に接続し、前記
ディジタル位相比較器1のもう1つの入力端子に基準信
号を供給するよう構成する。而して、この回路は、ディ
ジタル位相比較器1が2つの入力端子から供給される基
準信号と電圧制御発振器3の出力信号とを位相比較し
て、その位相差が小さくなるようその位相差に応じた電
圧を発生し、電圧制御発振器3の発振周波数を変化させ
るよう動作するものである。尚、一般的に位相比較器1
の検出する位相差がゼロ又はその近傍となる状態を位相
同期状態、同期が外れた状態から位相同期状態に達する
までを引き込み状態と称する。
【0003】図15は、電圧制御発振器以外の部分を集
積化した汎用PLL−ICとして実現されている回路の
一例であって、位相比較器部4とチャージポンプ部5と
低域通過フィルタ部6とから成る。位相比較器部4はロ
ジックで構成したディジタル位相比較器であり、チャー
ジポンプ部5は位相比較器部4から出力されるディジタ
ル信号をアナログ化して低域通過フィルタ部6に供給す
る。このPLL−ICに電圧制御発振器をループ接続す
ることによりディジタルPLL回路を構成することがで
きる。ところで、PLL回路の低域通過フィルタは、単
に位相比較器の出力信号から高周波成分を取り除き平滑
化した直流信号を生成するだけではなく、PLLの同期
特性や応答特性を決定し、そのカットオフ周波数等の設
定次第で、ループゲインが決定され、同期状態の安定度
や引き込みに要する時間を左右する重要な要素であるこ
とは周知の通りである。
積化した汎用PLL−ICとして実現されている回路の
一例であって、位相比較器部4とチャージポンプ部5と
低域通過フィルタ部6とから成る。位相比較器部4はロ
ジックで構成したディジタル位相比較器であり、チャー
ジポンプ部5は位相比較器部4から出力されるディジタ
ル信号をアナログ化して低域通過フィルタ部6に供給す
る。このPLL−ICに電圧制御発振器をループ接続す
ることによりディジタルPLL回路を構成することがで
きる。ところで、PLL回路の低域通過フィルタは、単
に位相比較器の出力信号から高周波成分を取り除き平滑
化した直流信号を生成するだけではなく、PLLの同期
特性や応答特性を決定し、そのカットオフ周波数等の設
定次第で、ループゲインが決定され、同期状態の安定度
や引き込みに要する時間を左右する重要な要素であるこ
とは周知の通りである。
【0004】しかしながら、上述のPLL−ICのよう
にその位相比較器部のみをディジタル化したハイブリッ
ド型のPLL−ICでは、依然として低域通過フィルタ
部てはアナログ信号を扱っているため回路設計が難し
く、抵抗やコンデンサ等の素子値のバラツキや温度特性
による特性の変動を受けやすいという欠点があった。そ
こで、従来のアナログ低域通過フィルタを、それと等価
な通過特性を有するディジタルフィルタに置き換えて構
成したディジタルPLL回路が提案されているが、アナ
ログフィルタに比べて極端にサンプリングレートが落ち
るため、高速引き込みに不利であり、同期時の安定度に
も不安があった。
にその位相比較器部のみをディジタル化したハイブリッ
ド型のPLL−ICでは、依然として低域通過フィルタ
部てはアナログ信号を扱っているため回路設計が難し
く、抵抗やコンデンサ等の素子値のバラツキや温度特性
による特性の変動を受けやすいという欠点があった。そ
こで、従来のアナログ低域通過フィルタを、それと等価
な通過特性を有するディジタルフィルタに置き換えて構
成したディジタルPLL回路が提案されているが、アナ
ログフィルタに比べて極端にサンプリングレートが落ち
るため、高速引き込みに不利であり、同期時の安定度に
も不安があった。
【0005】
【発明の目的】本発明は上述したような問題点を解決す
べく、ロジック回路にて構成することによりループゲイ
ンを可変とし、引き込み速度の高速化と、高安定化を容
易にすると共に小型化を可能としたディジタルPLL回
路を提供することを目的とする。
べく、ロジック回路にて構成することによりループゲイ
ンを可変とし、引き込み速度の高速化と、高安定化を容
易にすると共に小型化を可能としたディジタルPLL回
路を提供することを目的とする。
【0006】
【発明の概要】上述の目的を達成するため本発明は、入
力した基準信号と位相が同期した信号を出力するディジ
タルPLL回路であって、ディジタル位相比較部とディ
ジタル/アナログ変換部と電圧制御発振器とをループ接
続すると共に、前記ディジタル位相比較部の他方の入力
端子に前記基準信号を供給すると、該ディジタル位相比
較部は、前記基準信号と前記電圧制御発振器からの信号
との論理積を求め、且つ前記入力信号と前記電圧制御発
振器からの信号の何れか一方を反転した上で論理積を求
めて、前記2つの論理積の差に対応したディジタル信号
を発生するよう構成したものであり、更に前記2つの論
理積が等しくなったとき同期保持状態となるよう構成し
たもの、又は前記2つの論理積出力を所定の期間につい
てアップダウン・カウンタのアップ及びダウン端子にそ
れぞれ入力し、該アップダウン・カウンタのカウンタ値
に対応した電圧を出力するよう構成したものである。
力した基準信号と位相が同期した信号を出力するディジ
タルPLL回路であって、ディジタル位相比較部とディ
ジタル/アナログ変換部と電圧制御発振器とをループ接
続すると共に、前記ディジタル位相比較部の他方の入力
端子に前記基準信号を供給すると、該ディジタル位相比
較部は、前記基準信号と前記電圧制御発振器からの信号
との論理積を求め、且つ前記入力信号と前記電圧制御発
振器からの信号の何れか一方を反転した上で論理積を求
めて、前記2つの論理積の差に対応したディジタル信号
を発生するよう構成したものであり、更に前記2つの論
理積が等しくなったとき同期保持状態となるよう構成し
たもの、又は前記2つの論理積出力を所定の期間につい
てアップダウン・カウンタのアップ及びダウン端子にそ
れぞれ入力し、該アップダウン・カウンタのカウンタ値
に対応した電圧を出力するよう構成したものである。
【0007】
【実施例】以下、図示した実施例に基づいて発明を詳細
に説明する。図1は本発明の一実施例を示すブロック図
であって、安定化した1.544MHzのディジタル波
形を基準信号として入力したとき、発振周波数が12.
352MHzの電圧制御発振器3が基準信号と同等の安
定度を得るよう構成したディジタルPLL回路である。
基準信号はディジタル位相比較部7の一方の入力端子
に、電圧制御発振器3の出力が1/8分周器8を介して
前記ディジタル位相比較部7の他方の入力端子にそれぞ
れ供給されている。この回路が位相同期状態になると電
圧制御発振器3側の入力信号も基準信号と同じ安定度の
1.544MHzとなるよう機能するから、電圧制御発
振器3は12.352MHzの発振周波数で安定するこ
とになる。
に説明する。図1は本発明の一実施例を示すブロック図
であって、安定化した1.544MHzのディジタル波
形を基準信号として入力したとき、発振周波数が12.
352MHzの電圧制御発振器3が基準信号と同等の安
定度を得るよう構成したディジタルPLL回路である。
基準信号はディジタル位相比較部7の一方の入力端子
に、電圧制御発振器3の出力が1/8分周器8を介して
前記ディジタル位相比較部7の他方の入力端子にそれぞ
れ供給されている。この回路が位相同期状態になると電
圧制御発振器3側の入力信号も基準信号と同じ安定度の
1.544MHzとなるよう機能するから、電圧制御発
振器3は12.352MHzの発振周波数で安定するこ
とになる。
【0008】さて、ディジタル位相比較部7に入力され
た基準信号と電圧制御発振器3からの信号は1/386
分周器9、10で分周されてフリップフロップ回路1
1、12のD端子にそれぞれ入力される。論理積回路1
3(アンド回路)にはフリップフロップ回路11のQ端
子とフリップフロップ回路12の反転Q端子の出力を、
論理積回路14(アンド回路)にはフリップフロップ回
路11のQ端子とフリップフロップ回路12のQ端子の
出力をそれぞれ入力し、論理積回路13の出力はアップ
ダウンカウンタ15のダウン端子に、論理積回路14の
出力はアップダウンカウンタ15のアップ端子にそれぞ
れ入力する。アップダウンカウンタ15はクリア信号の
到来から次のクリア信号の到来までの期間について、ア
ップ及びダウン端子への入力に応じてクロック信号をカ
ウントするものであり、ラッチ回路16はそのカウント
結果を一時保持する。演算部17はラッチ回路16の出
力(カウント値)を入力してカウント値に応じたディジ
タル信号をディジタル/アナログ変換部18(D/Aコ
ンバータ)に供給するものである。ディジタル/アナロ
グ変換部18は前記ディジタル信号に基づき電圧を発生
してこれを電圧制御発振器3に供給する。
た基準信号と電圧制御発振器3からの信号は1/386
分周器9、10で分周されてフリップフロップ回路1
1、12のD端子にそれぞれ入力される。論理積回路1
3(アンド回路)にはフリップフロップ回路11のQ端
子とフリップフロップ回路12の反転Q端子の出力を、
論理積回路14(アンド回路)にはフリップフロップ回
路11のQ端子とフリップフロップ回路12のQ端子の
出力をそれぞれ入力し、論理積回路13の出力はアップ
ダウンカウンタ15のダウン端子に、論理積回路14の
出力はアップダウンカウンタ15のアップ端子にそれぞ
れ入力する。アップダウンカウンタ15はクリア信号の
到来から次のクリア信号の到来までの期間について、ア
ップ及びダウン端子への入力に応じてクロック信号をカ
ウントするものであり、ラッチ回路16はそのカウント
結果を一時保持する。演算部17はラッチ回路16の出
力(カウント値)を入力してカウント値に応じたディジ
タル信号をディジタル/アナログ変換部18(D/Aコ
ンバータ)に供給するものである。ディジタル/アナロ
グ変換部18は前記ディジタル信号に基づき電圧を発生
してこれを電圧制御発振器3に供給する。
【0009】上述のように構成した図1のディジタルP
LL回路の動作を、以下タイミングチャートを用いて詳
細に説明する。基準信号と電圧制御発振器3の出力が同
期する以前の状態に於いては、図2に示すように分周器
9、10直前の(A)点と(B)点の信号は互いに非同期であ
るから分周器9、10の出力である(C)点と(D)点の信号
も当然のことながら非同期となっている。そこで、分周
器10直前の(B)点の信号をクロックとしてフリップフ
ロップ回路11、12に供給することにより、分周器
9、10の出力である(C)点と(D)点の信号の立ち上がり
が(B)点の信号の立ち上がりに一致し、フリップフロッ
プ回路11のQ端子出力(E)点、フリップフロップ回路
12のQ端子出力(F)点及び反転Q端子出力(G)点では図
2に示すような出力信号が得られる。非同期状態に於い
ては図3(a)、(b)に示すように論理積回路13の
出力(H)点が"HIGH"レベルとなる期間と論理積回路14
の出力(I)点が"HIGH"レベルとなる期間に差が生じる。
これに対し、位相同期状態が確立すると図4に示すよう
に(H)点が"HIGH"レベルとなる期間と(I)点が"HIGH"レベ
ルとなる期間が等しくなるのである。
LL回路の動作を、以下タイミングチャートを用いて詳
細に説明する。基準信号と電圧制御発振器3の出力が同
期する以前の状態に於いては、図2に示すように分周器
9、10直前の(A)点と(B)点の信号は互いに非同期であ
るから分周器9、10の出力である(C)点と(D)点の信号
も当然のことながら非同期となっている。そこで、分周
器10直前の(B)点の信号をクロックとしてフリップフ
ロップ回路11、12に供給することにより、分周器
9、10の出力である(C)点と(D)点の信号の立ち上がり
が(B)点の信号の立ち上がりに一致し、フリップフロッ
プ回路11のQ端子出力(E)点、フリップフロップ回路
12のQ端子出力(F)点及び反転Q端子出力(G)点では図
2に示すような出力信号が得られる。非同期状態に於い
ては図3(a)、(b)に示すように論理積回路13の
出力(H)点が"HIGH"レベルとなる期間と論理積回路14
の出力(I)点が"HIGH"レベルとなる期間に差が生じる。
これに対し、位相同期状態が確立すると図4に示すよう
に(H)点が"HIGH"レベルとなる期間と(I)点が"HIGH"レベ
ルとなる期間が等しくなるのである。
【0010】例えば、当初図3(a)のように入力信号
の位相が外れていた場合を考えると、アップダウンカウ
ンタ15は(H)点が"HIGH"レベルとなる期間にあっては
カウントダウンする方向にクロックパルスをカウント
し、(I)点が"HIGH"レベルとなる期間にあってはカウン
トアップする方向にクロックパルスをカウントする。
尚、ここでは分周器10直前の(B)点の信号(約1.5
44MHz)をクロックパルスとして用いている。分周
器10の分周比は1/386であるから、デューティ比
が50の場合、アップダウンカウンタ15のカウント値
は1周期につき±193の範囲の値をとることになる。
また、フリップフロップ回路12の反転Q端子の(G)点
出力を分周器19でN分周した(J)点の信号をラッチ回
路16のクロック端子に接続し、同信号を遅延回路20
を介してアップダウンカウンタ15のクリア端子に接続
しているから、N周期に1回ずつアップダウンカウンタ
15のカウント値はクリアされ、その直前のカウント値
がラッチ回路16に保持されることになる。即ち、図5
に示すように、アップダウンカウンタ15はクリアされ
た後、N周期分についてカウントを行い、(J)点の信号
の立ち上がりでラッチ回路16がアップダウンカウンタ
15の出力を一時保持する。而して、(J)点の信号の立
ち上がり信号は、遅延回路20により所定の時間を隔し
てアップダウンカウンタ15のクリア端子に供給される
から、カウント値がラッチ回路16に保持された後、ア
ップダウンカウンタ15がクリアされることになる。こ
れを1サイクルとしてこの動作が繰り返されるのであ
る。よって、アップダウンカウンタ15のカウント値は
±193×Nの範囲をとることになるから、アップダウ
ンカウンタ15の出力ビット数Mを386×N≦2Mを
みたす値に設定すればカウント値が桁あふれるおそれは
ない。
の位相が外れていた場合を考えると、アップダウンカウ
ンタ15は(H)点が"HIGH"レベルとなる期間にあっては
カウントダウンする方向にクロックパルスをカウント
し、(I)点が"HIGH"レベルとなる期間にあってはカウン
トアップする方向にクロックパルスをカウントする。
尚、ここでは分周器10直前の(B)点の信号(約1.5
44MHz)をクロックパルスとして用いている。分周
器10の分周比は1/386であるから、デューティ比
が50の場合、アップダウンカウンタ15のカウント値
は1周期につき±193の範囲の値をとることになる。
また、フリップフロップ回路12の反転Q端子の(G)点
出力を分周器19でN分周した(J)点の信号をラッチ回
路16のクロック端子に接続し、同信号を遅延回路20
を介してアップダウンカウンタ15のクリア端子に接続
しているから、N周期に1回ずつアップダウンカウンタ
15のカウント値はクリアされ、その直前のカウント値
がラッチ回路16に保持されることになる。即ち、図5
に示すように、アップダウンカウンタ15はクリアされ
た後、N周期分についてカウントを行い、(J)点の信号
の立ち上がりでラッチ回路16がアップダウンカウンタ
15の出力を一時保持する。而して、(J)点の信号の立
ち上がり信号は、遅延回路20により所定の時間を隔し
てアップダウンカウンタ15のクリア端子に供給される
から、カウント値がラッチ回路16に保持された後、ア
ップダウンカウンタ15がクリアされることになる。こ
れを1サイクルとしてこの動作が繰り返されるのであ
る。よって、アップダウンカウンタ15のカウント値は
±193×Nの範囲をとることになるから、アップダウ
ンカウンタ15の出力ビット数Mを386×N≦2Mを
みたす値に設定すればカウント値が桁あふれるおそれは
ない。
【0011】例えば、図3(a)の場合には、(H)点が"
HIGH"レベルとなる期間の方が(I)点が"HIGH"レベルとな
る期間より長いから、アップダウンカウンタ15のカウ
ンタ出力はクリアされた時点よりダウン方向にカウント
が進むことになる。このときのアップダウンカウンタ1
5の出力のイメージを図示すると図3(a)の(K)のよ
うになる。これに対して、図3(b)の場合には(I)点
が"HIGH"レベルとなる期間の方が長いために、アップダ
ウンカウンタ15の出力は図3(b)の(K)にそのイメ
ージを図示したようにアップ方向へカウントが進むこと
となる。図6は、図3(a)の場合について、アップダ
ウンカウンタ15の出力である(K)点とラッチ回路16
の出力である(P)点に於ける信号のイメージを模式的に
示したものであって、N周期分のカウント値がクリアさ
れる直前にラッチ回路16に一時保持され、次のデータ
に書き換えられるまでこの出力状態を保持し続けること
になる。
HIGH"レベルとなる期間の方が(I)点が"HIGH"レベルとな
る期間より長いから、アップダウンカウンタ15のカウ
ンタ出力はクリアされた時点よりダウン方向にカウント
が進むことになる。このときのアップダウンカウンタ1
5の出力のイメージを図示すると図3(a)の(K)のよ
うになる。これに対して、図3(b)の場合には(I)点
が"HIGH"レベルとなる期間の方が長いために、アップダ
ウンカウンタ15の出力は図3(b)の(K)にそのイメ
ージを図示したようにアップ方向へカウントが進むこと
となる。図6は、図3(a)の場合について、アップダ
ウンカウンタ15の出力である(K)点とラッチ回路16
の出力である(P)点に於ける信号のイメージを模式的に
示したものであって、N周期分のカウント値がクリアさ
れる直前にラッチ回路16に一時保持され、次のデータ
に書き換えられるまでこの出力状態を保持し続けること
になる。
【0012】演算部17は演算回路21とアップダウン
カウンタ22から成り、演算回路21はラッチ回路16
の出力信号に基づいて符号データとパルスを発生し、こ
れらをアップダウンカウンタ22に供給し、ディジタル
/アナログ変換部18に所望の電圧を出力させるための
ディジタル信号を生成するのである。演算回路21は、
例えば、図7に示すように、ラッチ回路16の出力信号
xが|x|≦aならば発生するパルス数を零とし、a<
x≦bならば符号データを"LOW"とすると共に1つのパ
ルスを出力し、b<x≦cならば符号データを"LOW"と
すると共に2つのパルスを出力する。ここで、符号デー
タは"LOW"のとき正を"HIGH"のとき負を表す。この演算
回路21は具体的には、例えば図8に示すような比較的
単純なロジック化色によって構成可能であり、アップダ
ウンカウンタ15のカウント数に応じて(図7に示すよ
うな関係にしたがって)所定の数のパルスを発生するこ
とができる。一方、ラッチ回路16の最上位ビットQ15
から供給される出力(アップダウンカウンタ15のカウ
ント値)は、その正負を認識するための符号データとし
て用いている。即ち、アップダウンカウンタ15がクリ
アされると出力は"000・・・000"となるからその最上位ビ
ットQ15は"LOW"となる。ここで1つアップカウントした
とき"000・・・001"となり以降カウントをアップしても最
上位ビットのQ15は"LOW"のままである。逆にクリアの状
態から1つダウンカウントしたときは"111・・・111"とな
り以降カウントをダウンしてもその最上位ビットQ15は"
HIGH"を維持する。そこで、この最上位ビットのQ15の出
力をカウント値の正負を認識するための符号データとし
て用いているのである。
カウンタ22から成り、演算回路21はラッチ回路16
の出力信号に基づいて符号データとパルスを発生し、こ
れらをアップダウンカウンタ22に供給し、ディジタル
/アナログ変換部18に所望の電圧を出力させるための
ディジタル信号を生成するのである。演算回路21は、
例えば、図7に示すように、ラッチ回路16の出力信号
xが|x|≦aならば発生するパルス数を零とし、a<
x≦bならば符号データを"LOW"とすると共に1つのパ
ルスを出力し、b<x≦cならば符号データを"LOW"と
すると共に2つのパルスを出力する。ここで、符号デー
タは"LOW"のとき正を"HIGH"のとき負を表す。この演算
回路21は具体的には、例えば図8に示すような比較的
単純なロジック化色によって構成可能であり、アップダ
ウンカウンタ15のカウント数に応じて(図7に示すよ
うな関係にしたがって)所定の数のパルスを発生するこ
とができる。一方、ラッチ回路16の最上位ビットQ15
から供給される出力(アップダウンカウンタ15のカウ
ント値)は、その正負を認識するための符号データとし
て用いている。即ち、アップダウンカウンタ15がクリ
アされると出力は"000・・・000"となるからその最上位ビ
ットQ15は"LOW"となる。ここで1つアップカウントした
とき"000・・・001"となり以降カウントをアップしても最
上位ビットのQ15は"LOW"のままである。逆にクリアの状
態から1つダウンカウントしたときは"111・・・111"とな
り以降カウントをダウンしてもその最上位ビットQ15は"
HIGH"を維持する。そこで、この最上位ビットのQ15の出
力をカウント値の正負を認識するための符号データとし
て用いているのである。
【0013】アップダウンカウンタ22は図9に示すよ
うに、入力した符号データが"LOW"のとき入力されるパ
ルスをアップカウントし、符号データが"HIGH"のとき入
力されるパルスをダウンカウントするものであり、その
カウントデータをディジタル/アナログ変換部18に供
給する。そして、該ディジタル/アナログ変換部18は
入力したカウントデータに基づき出力する電圧値(アナ
ログ信号)を増減させ、電圧制御発振器3の発振周波数
を変化させるのである。例えば、アップダウンカウンタ
22の出力が8ビットデータであって、ディジタル/ア
ナログ変換部18の変換特性が図10で表されるとする
と、アップダウンカウンタ22を電源投入時に128カウ
ント("80H")となるようプリセットしておくことによ
り、ディジタル/アナログ変換部18の電圧出力を2.
5ボルトを中心として変動するよう構成できる。また、
図11は一般的な電圧制御水晶発振器(VCXO)の電
圧−発振周波数特性の一例を示すグラフであって、2.
5ボルトを中心として±2ボルト変化させたとき±30
ppmの周波数変動を呈するものである。
うに、入力した符号データが"LOW"のとき入力されるパ
ルスをアップカウントし、符号データが"HIGH"のとき入
力されるパルスをダウンカウントするものであり、その
カウントデータをディジタル/アナログ変換部18に供
給する。そして、該ディジタル/アナログ変換部18は
入力したカウントデータに基づき出力する電圧値(アナ
ログ信号)を増減させ、電圧制御発振器3の発振周波数
を変化させるのである。例えば、アップダウンカウンタ
22の出力が8ビットデータであって、ディジタル/ア
ナログ変換部18の変換特性が図10で表されるとする
と、アップダウンカウンタ22を電源投入時に128カウ
ント("80H")となるようプリセットしておくことによ
り、ディジタル/アナログ変換部18の電圧出力を2.
5ボルトを中心として変動するよう構成できる。また、
図11は一般的な電圧制御水晶発振器(VCXO)の電
圧−発振周波数特性の一例を示すグラフであって、2.
5ボルトを中心として±2ボルト変化させたとき±30
ppmの周波数変動を呈するものである。
【0014】本回路は以上説明したように構成し機能す
るものであるから、引き込み時には(H)点及び(I)点の信
号が"HIGH"となる期間が等しくなる方向に電圧制御発振
器3の発振周波数が変化するよう動作し、位相同期状態
となった後はこれを維持するよう動作するのである。従
来のPLL回路では、基準信号と電圧制御発振器からの
フィードバック信号の立ち上がり又は立ち下がり点が互
いに一致するよう位相を制御するようループを構成する
のが一般的であった。これに対し、本実施例に於いて
は、図4に示すように2つの入力信号が1/4周期ずれ
た状態で位相同期が確立するよう構成した点に大きな特
徴がある。
るものであるから、引き込み時には(H)点及び(I)点の信
号が"HIGH"となる期間が等しくなる方向に電圧制御発振
器3の発振周波数が変化するよう動作し、位相同期状態
となった後はこれを維持するよう動作するのである。従
来のPLL回路では、基準信号と電圧制御発振器からの
フィードバック信号の立ち上がり又は立ち下がり点が互
いに一致するよう位相を制御するようループを構成する
のが一般的であった。これに対し、本実施例に於いて
は、図4に示すように2つの入力信号が1/4周期ずれ
た状態で位相同期が確立するよう構成した点に大きな特
徴がある。
【0015】ここで、位相同期状態までの引き込みに要
する時間や位相同期状態の安定性を左右するのは、従来
の低域通過フィルタに代わって、ロジック回路のみで構
成可能な演算部に大きく依存することになり、該ロジッ
ク回路を構成するゲートの組合せのみにより比較的容易
に高速引き込みや安定性の向上を図ることができる。例
えば図1の実施例で考えると、演算部17の演算回路2
1の特性を示す図7において、位相同期状態のときラッ
チ回路16の出力xは−a〜aの範囲となるが、この区
間を予め広く設定しておくことによって、引き込み速度
を早くすることが可能となり、この回路の入力に若干の
雑音が混入してカウント誤差が発生したとしても同期状
態を維持することができる。逆に、−a〜aの範囲を狭
くすることによって、目的とする周波数から僅かにずれ
ただけでも位相同期状態に近づけようと作用するので、
安定した周波数出力を得ることが可能となるのである。
する時間や位相同期状態の安定性を左右するのは、従来
の低域通過フィルタに代わって、ロジック回路のみで構
成可能な演算部に大きく依存することになり、該ロジッ
ク回路を構成するゲートの組合せのみにより比較的容易
に高速引き込みや安定性の向上を図ることができる。例
えば図1の実施例で考えると、演算部17の演算回路2
1の特性を示す図7において、位相同期状態のときラッ
チ回路16の出力xは−a〜aの範囲となるが、この区
間を予め広く設定しておくことによって、引き込み速度
を早くすることが可能となり、この回路の入力に若干の
雑音が混入してカウント誤差が発生したとしても同期状
態を維持することができる。逆に、−a〜aの範囲を狭
くすることによって、目的とする周波数から僅かにずれ
ただけでも位相同期状態に近づけようと作用するので、
安定した周波数出力を得ることが可能となるのである。
【0016】更に、図7に於いて、ラッチ回路16の出
力xがa<|x|の範囲での階段状の特性を急峻に設定
すれば引き込みの速度が速くなり、緩やかに設定すると
変動が少なくなる。よって例えば、図12に示すように
a<| x |<bの範囲では比較的緩やかに、b<|
x| の領域では急峻になるよう重み付けをして演算回
路21を設定することにより、引き込み速度を高速に、
しかも位相同期状態を安定的に維持するよう構成するこ
とも可能である。更にまた、この演算部17の設定に加
えて分周器19の分周比を考慮することによって、位相
同期状態を確立するまでの引き込み時間を調整すること
が可能であり、これらを要求仕様に応じて適宜組み合わ
せて設計することにより、所望の特性を有するディジタ
ルPLL回路を比較的容易に得ることができるのであ
る。その設定も単にロジック回路の組み合わせのみで設
定可能であるから、従来の低域通過フィルタの設計に比
して比較的簡単に構成することができる。
力xがa<|x|の範囲での階段状の特性を急峻に設定
すれば引き込みの速度が速くなり、緩やかに設定すると
変動が少なくなる。よって例えば、図12に示すように
a<| x |<bの範囲では比較的緩やかに、b<|
x| の領域では急峻になるよう重み付けをして演算回
路21を設定することにより、引き込み速度を高速に、
しかも位相同期状態を安定的に維持するよう構成するこ
とも可能である。更にまた、この演算部17の設定に加
えて分周器19の分周比を考慮することによって、位相
同期状態を確立するまでの引き込み時間を調整すること
が可能であり、これらを要求仕様に応じて適宜組み合わ
せて設計することにより、所望の特性を有するディジタ
ルPLL回路を比較的容易に得ることができるのであ
る。その設定も単にロジック回路の組み合わせのみで設
定可能であるから、従来の低域通過フィルタの設計に比
して比較的簡単に構成することができる。
【0017】また、入力する信号のデューティ比が50
の信号を扱う場合は、本実施例のように入力段の分周器
9、10として2で割り切れる整数(偶数)分の一なる
分周比とすることが望ましい。
の信号を扱う場合は、本実施例のように入力段の分周器
9、10として2で割り切れる整数(偶数)分の一なる
分周比とすることが望ましい。
【0018】以上、本発明を実施例に基づいて説明して
きたが、本発明はこの実施例に限定されるものではな
い。本実施例に於いては、上述したように2つの入力信
号が1/4周期ずれた状態で位相同期状態が維持される
ことになるが、図7の−a〜aの範囲(演算回路の出力
パルス数がゼロとなる範囲)を横軸のどの部分に設定す
るかによって、位相同期状態における2つの入力信号の
ずれ量を任意に調整することもできるのである。
きたが、本発明はこの実施例に限定されるものではな
い。本実施例に於いては、上述したように2つの入力信
号が1/4周期ずれた状態で位相同期状態が維持される
ことになるが、図7の−a〜aの範囲(演算回路の出力
パルス数がゼロとなる範囲)を横軸のどの部分に設定す
るかによって、位相同期状態における2つの入力信号の
ずれ量を任意に調整することもできるのである。
【0019】また、本実施例に於いては、電圧制御発振
器3の電圧−周波数特性が2.5ボルトを中心として変
動するものとして、ディジタル/アナログ変換部18の
出力電圧特性と一致していたが、例えば図13のような
構成の低域通過フィルタをディジタル/アナログ変換部
18と電圧制御発振器3の間に挿入し、電圧のレベル調
整を行うよう構成しても良い。これにより電圧制御発振
器3の電圧−周波数特性に対応することが可能となると
共に、ディジタル/アナログ変換部18出力の高域ノイ
ズも除去することができる。尚、この低域通過フィルタ
は従来のPLL回路に用いられていたように、ループ特
性を左右するような特性を持ったものである必要はな
く、単にノイズの除去並びにディジタル/アナログ変換
部と電圧制御発振器間の電圧調整用として機能すれば十
分である。更に、無線機器の原振等に用いる単一周波数
を生成するものを例として説明したが、分周比を変更可
能な分周器で構成することにより周波数シンセサイザ等
に適用することも可能である。
器3の電圧−周波数特性が2.5ボルトを中心として変
動するものとして、ディジタル/アナログ変換部18の
出力電圧特性と一致していたが、例えば図13のような
構成の低域通過フィルタをディジタル/アナログ変換部
18と電圧制御発振器3の間に挿入し、電圧のレベル調
整を行うよう構成しても良い。これにより電圧制御発振
器3の電圧−周波数特性に対応することが可能となると
共に、ディジタル/アナログ変換部18出力の高域ノイ
ズも除去することができる。尚、この低域通過フィルタ
は従来のPLL回路に用いられていたように、ループ特
性を左右するような特性を持ったものである必要はな
く、単にノイズの除去並びにディジタル/アナログ変換
部と電圧制御発振器間の電圧調整用として機能すれば十
分である。更に、無線機器の原振等に用いる単一周波数
を生成するものを例として説明したが、分周比を変更可
能な分周器で構成することにより周波数シンセサイザ等
に適用することも可能である。
【0020】
【発明の効果】本発明は、以上詳述したように構成し機
能するものであるから、従来のように極めて面倒な低域
通過フィルタの設計を必要とすることなく、ロジック回
路の組み合わせのみにより、ループ特性を容易に設定す
ることが可能となり、回路のIC化も比較的容易なディ
ジタルPLL回路を提供した点で著しい効果を奏する。
能するものであるから、従来のように極めて面倒な低域
通過フィルタの設計を必要とすることなく、ロジック回
路の組み合わせのみにより、ループ特性を容易に設定す
ることが可能となり、回路のIC化も比較的容易なディ
ジタルPLL回路を提供した点で著しい効果を奏する。
【0021】
【図1】本発明に係るディジタルPLL回路の一実施例
を示すブロック図。
を示すブロック図。
【図2】実施例の回路の入力段の動作を説明するための
タイムチャート図。
タイムチャート図。
【図3】(a)及び(b)は実施例の回路の非同期時の
動作を説明するためのタイムチャート図。
動作を説明するためのタイムチャート図。
【図4】実施例の回路の同期時の動作を説明するための
タイムチャート図。
タイムチャート図。
【図5】アップダウンカウンタとラッチ回路の動作を説
明するためのタイムチャート図。
明するためのタイムチャート図。
【図6】ラッチ回路の動作を説明するための概念図。
【図7】演算回路の動作の一例を示す図。
【図8】演算回路の一例を示すブロック図。
【図9】演算部の動作の一例を示す図。
【図10】ディジタル/アナログ変換部の特性の一例を
示す図。
示す図。
【図11】電圧制御発振器の電圧周波数特性の一例を示
す図。
す図。
【図12】演算回路の動作の他の一例を示す図。
【図13】低域通過フィルタの一例を示す回路図。
【図14】従来のPLL回路の基本的な構成を示すブロ
ック図。
ック図。
【図15】従来のディジタルPLL回路用の汎用PLL
−ICの一例を示す回路図。
−ICの一例を示す回路図。
3・・・電圧制御発振器 7・・・ディジタル位相比較部 8、9、10、19・・・分周器 11、12・・・フリップフロップ回路 13、14・・・論理積回路 15、22・・・アップダウンカウンタ 16・・・ラッチ回路 17・・・演算部 18・・・ディジタル/アナログ変換器 21・・・演算回路
Claims (3)
- 【請求項1】入力した基準信号と位相が同期した信号を
出力するディジタルPLL回路であって、 ディジタル位相比較部とディジタル/アナログ変換部と
電圧制御発振器とをループ接続し、前記ディジタル位相
比較部はその他方の入力端子に前記基準信号を入力する
と共に、前記基準信号と前記電圧制御発振器からの信号
との論理積信号を得、且つ前記入力信号と前記電圧制御
発振器からの信号の何れか一方を反転した上で論理積信
号を得て、前記2つの論理積信号を比較した結果に対応
したディジタル信号を発生するよう構成したものである
ことを特徴とするディジタルPLL回路。 - 【請求項2】前記2つの論理積信号が等しくなったとき
同期保持状態となるよう構成したことを特徴とする請求
項1記載のディジタルPLL回路。 - 【請求項3】前記2つの論理積信号を所定の期間につい
てアップダウン・カウンタのアップ及びダウン端子にそ
れぞれ入力し、該アップダウン・カウンタのカウンタ値
に対応したディジタル信号を出力するよう構成したこと
を特徴とする請求項1または2記載のディジタルPLL
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6309956A JPH08148994A (ja) | 1994-11-18 | 1994-11-18 | ディジタルpll回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6309956A JPH08148994A (ja) | 1994-11-18 | 1994-11-18 | ディジタルpll回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08148994A true JPH08148994A (ja) | 1996-06-07 |
Family
ID=17999385
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6309956A Pending JPH08148994A (ja) | 1994-11-18 | 1994-11-18 | ディジタルpll回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08148994A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7719366B2 (en) | 2007-09-26 | 2010-05-18 | Sony Corporation | PLL circuit |
JP2011135381A (ja) * | 2009-12-24 | 2011-07-07 | Fujitsu Ltd | Pll回路および通信装置 |
JP2013102458A (ja) * | 2008-04-29 | 2013-05-23 | Renesas Electronics Corp | Pll回路 |
-
1994
- 1994-11-18 JP JP6309956A patent/JPH08148994A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7719366B2 (en) | 2007-09-26 | 2010-05-18 | Sony Corporation | PLL circuit |
JP2013102458A (ja) * | 2008-04-29 | 2013-05-23 | Renesas Electronics Corp | Pll回路 |
US8754713B2 (en) | 2008-04-29 | 2014-06-17 | Renesas Electronics Corporation | PLL circuit with improved phase difference detection |
JP2011135381A (ja) * | 2009-12-24 | 2011-07-07 | Fujitsu Ltd | Pll回路および通信装置 |
US8686797B2 (en) | 2009-12-24 | 2014-04-01 | Fujitsu Limited | Phase locked loop circuit and communication device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5233316A (en) | Digital voltage controlled oscillator having a ring oscillator with selectable output taps | |
KR100251263B1 (ko) | 주파수 체배 회로 | |
CN107528567B (zh) | 注入锁定振荡器及包括其的半导体器件 | |
US6943598B2 (en) | Reduced-size integrated phase-locked loop | |
JPS6256689B2 (ja) | ||
CN111294043B (zh) | 一种基于pll的自动恢复外部时钟的*** | |
JP2002043939A (ja) | Pll周波数シンセサイザ回路 | |
US5168360A (en) | Sampling clock generating circuit for a-d conversion of a variety of video signals | |
JP2007142791A (ja) | 周波数シンセサイザ | |
JPH08148994A (ja) | ディジタルpll回路 | |
JP2001127598A (ja) | 周波数逓倍回路 | |
JPH0590962A (ja) | 周波数シンセサイザ | |
JPH07231223A (ja) | 周波数逓倍回路 | |
CN100353673C (zh) | 锁相环频率合成器 | |
AU750763B2 (en) | Frequency synthesiser | |
JPH10126263A (ja) | 周波数シンセサイザ装置 | |
JPH0443716A (ja) | 周波数逓倍回路 | |
JP2002280897A (ja) | フルディジタルpll回路 | |
KR100492691B1 (ko) | 펄스 스왈로 방식의 위상 제어 루프 회로 | |
JPH0758635A (ja) | 周波数シンセサイザ | |
JP2001237700A (ja) | 位相同期ループ回路 | |
CN114337659A (zh) | 数字锁相环电路 | |
JP2916943B2 (ja) | 周波数倍周器 | |
JPH01114122A (ja) | デジタル周波数シンセサイザ | |
JPS6333739B2 (ja) |