KR100492691B1 - 펄스 스왈로 방식의 위상 제어 루프 회로 - Google Patents

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Abstract

본 발명에 따른 펄스 스왈로 방식의 위상 제어 루프 회로는, 프리스케일러를 사용하는 펄스 스왈로 방식의 위상 동기 루프 회로에 있어서, 프리스케일러의 출력을 소정의 분주비로 분주하여 상기 비교 주파수를 출력하는 프로그램 카운터; 프로그램 카운터의 카운트 출력신호를 이용하여 프로그램 카운터를 리셋시키는 프로그램 카운트 검출 수단; 및 프로그램 카운터의 카운트 출력신호를 이용하여 프리스케일러의 출력신호에 동기되어 프리스케일러를 제어하는 모드 제어 신호를 출력하는 스왈로 카운트 검출 수단을 포함하여 구성되어, 프로그램 카운터 및 스왈로 카운터 모두를 사용하지 않고, 프로그램 카운트 검출부 및 스왈로 카운트 검출부를 사용하여 하나의 카운터로 두 개의 카운터 역할을 수행할 수 있기 때문에, 시스템 상의 전력 소모를 줄이고, ASIC 설계 시 레이아웃 면적을 줄일 수 있는 효과가 있다.

Description

펄스 스왈로 방식의 위상 제어 루프 회로{Phase Locked Loop(PLL) having pulse swallow function}
본 발명은 펄스 스왈로 방식(pulse swallow function)의 위상 제어 루프 회로(phase locked loop; PLL)에 관한 것으로, 보다 상세하게는 펄스 스왈로 방식의 PLL에서 프로그램 카운터 및 스왈로 카운터 모두를 사용하지 않고, 프로그램 카운트 검출부 및 스왈로 카운트 검출부를 사용하여 하나의 카운터로 두 개의 카운터 역할을 수행할 수 있기 때문에, 시스템 상의 전력 소모를 줄이고, ASIC 설계 시 레이아웃 면적을 줄일 수 있는 펄스 스왈로 방식의 PLL에 관한 것이다.
도 1은 프로그램 카운터를 사용하는 일반적인 위상 제어 루프 회로를 나타낸 블록도이다.
위상 제어 루프 회로는, 외부 클럭 신호 ECLK의 위상(또는 주파수) fr과 프로그램 카운터(4)의 비교 클럭 신호 PCLK의 위상(또는 주파수) fp을 비교하는 위상 비교기(1)와, 위상비교기(1)의 출력신호를 필터링하는 저대역 여파기(2)와, 전압제어발진기(Voltage Controlled Oscillator; VCO)(3)와, 프로그램 카운터(4)를 포함한다.
전압제어발진기(3)에서 출력된 내부 클럭 신호 ICLK의 주파수 fvco는 프로그램 카운터(4)에 의해 1/N 분주되어, 비교 클럭 신호 PCLK의 주파수 fp로써 부궤환되어 위상 비교기(1)에 입력된다.
이때, 전압제어발진기(3)의 주파수 fvco는 [수학식 1]에 의해 정의된다.
[수학식 1]
여기서, fp=fr이므로, [수학식 1]은 [수학식 2]와 같이 나타낼 수 있다.
[수학식 2]
[수학식 2]에서 N 값을 변경하여 입력 주파수 fr의 스텝으로 출력 주파수 fvco를 변화시킬 수 있다는 것을 알 수 있다.
따라서, 출력 주파수 fvco를 각종 통신기기의 로컬 오실레이터 등에 사용하면, 1개의 수정발진기로 여러 가지 주파수를 수정과 동등한 안정도를 갖고 이용할 수 있다. 여기서, 출력 주파수 fvco가 높아지면 프로그램 카운터(4)로 직접 분주하기 어려워진다.
따라서, 도 2에 도시된 바와 같은 고속으로 동작하는 프리스케일러를 사용하는 위상 제어 루프 회로를 사용한다.
도 2는 일반적인 프리스케일러를 사용하는 위상 제어 루프 회로를 나타낸 블록도이다.
프리스케일러를 사용하는 위상 제어 루프 회로는, 외부 클럭 신호 ECLK의 위상(또는 주파수) fr과 프로그램 카운터(14)의 비교 클럭 신호 PCLK의 위상(또는 주파수) fp을 비교하는 위상 비교기(11)와, 위상비교기(11)의 출력신호를 필터링하는 저대역 여파기(12)와, 전압제어발진기(13)와, 전압 제어 발진기(13)의 출력을 1/M로 분주하는 프리스케일러(14)와, 프로그램 카운터(15)를 포함한다.
전압제어발진기(13)에서 출력된 내부 클럭 신호 ICLK의 주파수 fvco는 먼저 프리스케일러(14)에서 1/M로 분주되고, 다시 프로그램 카운터(15)에 의해 1/N 분주되어, 비교 주파수 fp로써 부궤환되어 위상 비교기(11)에 입력된다.
여기서, 비교 주파수 fp는 [수학식 3]과 같이 정의된다.
[수학식 3]
따라서, 출력 주파수 fvco는 [수학식 4]와 같이 정의된다. 여기서, fp=fr이다.
[수학식 4]
[수학식 4]에서 프로그램 카운터(15)의 분주비 N을 변화시키면, 출력 주파수 fvco는 M×r의 스텝으로 변한다. 따라서, 채널의 주파수 간격인 채널 세퍼레이션은 M×r로 되고, 신시사이저에서의 입력 주파수 fr은 채널 세퍼레이션의 1/M로 된다.
도 3은 일반적인 입력(기준) 주파수 fr로 채널 세펴레이션을 설정한 펄스 스왈로 방식을 사용하는 위상 제어 루프 회로를 나타낸 블록도이다.
펄스 스왈로 방식을 사용하는 위상 제어 루프 회로는, 입력 클럭 신호 ECLK의 기준 주파수 fr와 비교 클럭 신호 PCLK의 비교 주파수 fp를 비교하는 위상 비교기(21)와, 저대역 여파기(22)와, 전압제어발진기(23)와, 1/M 및 1/(M+1) 분주비를 갖는 듀얼 모듈러스 프리스케일러(24)와, 1/N 분주비를 갖는 프로그램 카운터(25)와, 프리스케일러(24)의 분주비를 제어하는 스왈로 카운터(26)와, 스왈로 카운터(26)의 출력과 프로그램 카운터(25)의 출력을 이용하여 프리스케일러(24)를 제어하는 제어부(27)를 포함한다.
전압 제어 발진기(23)에서 출력된 내부 클럭 신호 ICLK의 출력 주파수 fvco은 1/M 및 1/(M+1) 분주비를 갖는 듀얼 모듈러스 프리스케일러(24)에 의해 분주되고, 프로그램 카운터(25) 및 스왈로 카운터(26)에 입력된다.
스왈로 카운터(26)는 프리스케일러(24)의 분주비 제어용으로 사용되며, 스왈로 카운터(26)가 동작 중에는 프리스케일러(24)의 분주비는 1/(M+1)로 세트된다.
스왈로 카운터(26)가 A 개의 펄스를 카운터하면 프리스케일러(24)의 분주비는 1/M으로 세트된다. 즉, A/N의 시간은 1/[(M+1)×N]의 분주로, (N-A)/N의 시간은 1/M×N의 분주로 된다.
이때, 비교 주파수 fp는 [수학식 5]에 의해 정의된다.
[수학식 5]
따라서, 출력 주파수 fvco는 [수학시 6]에 의해 정의된다. 여기서, fp=fr이다.
[수학식 6]
[수학식 6]에서 N은 M과 계수 관계이지만, A와는 계수 관계를 갖고 있지 않기 때문에 A 값을 변화시키면 기준 주파수 fr만 변한다. 이와 같이 프리스케이러(35)를 사용하고, 채널 세퍼레이션을 기준 주파수 fr로 할 수 있다. 특히 높은 주파수의 주파수 신시사이저에서는 프리스케일러(35)의 분주비를 크게 설정하기 때문에 펄스 스왈로 방식이 사용된다.
일반적으로 펄스 스왈로 방식의 출력 주파수 fvco는 [수학식 7]에 따라 설정 값이 정의된다.
[수학식 7]
여기서, M은 프리스케일러(24)의 분주비이고, N은 프로그램 카운터(25)의 설정 값이고, A는 스왈로 카운터(26)의 설정값으로 A<N의 관계를 갖는다. 또한, fosc는 기준 발진 주파수를 나타내고, R은 기준 카운터(reference counter)의 설정 값을 나타낸다.
이와 같이 종래의 펄스 스왈로 방식으로 카운터를 설계할 때 2개의 카운터를 사용하여야 하기 때문에 전력 소모가 증가하고, ASIC 설계 시에 레이아웃 면적이 증가하는 문제점이 있었다.
이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 펄스 스왈로 방식의 위상 제어 루프 회로에서 프로그램 카운터와 스왈로 카운터의 기능을 하나의 카운터로 구현하여 시스템 상의 전력 소모를 줄이고, ASIC 설계 시에 레이아웃 면적을 줄이는 것이다.
상기 목적을 달성하기 위한 본 발명의 프리스케일러를 포함하는 위상 제어 루프 회로는,
프리스케일러를 사용하는 펄스 스왈로 방식의 위상 동기 루프 회로에 있어서,
상기 프리스케일러의 출력을 소정의 분주비로 분주하여 상기 비교 주파수를 출력하는 프로그램 카운터;
상기 프로그램 카운터의 카운트 출력신호를 이용하여 상기 프로그램 카운터를 리셋시키는 프로그램 카운트 검출 수단; 및
상기 프로그램 카운터의 카운트 출력신호를 이용하여 상기 프리스케일러의 출력신호에 동기되어 상기 프리스케일러를 제어하는 모드 제어 신호를 출력하는 스왈로 카운트 검출 수단을 포함하여 구성되는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명의 프리스케일러를 포함하는 위상 제어 루프 회로의 상기 프로그램 카운터는 동기 구조를 갖는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명의 프리스케일러를 포함하는 위상 제어 루프 회로의 상기 프로그램 카운터는 비동기 구조를 갖는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 4는 본 발명에 따른 펄스 스왈로 방식의 PLL를 나타낸 블록도이다.
PLL은, 입력 클럭 신호 ECLK의 기준 주파수 fr와 비교 클럭 신호 PCLK의 비교 주파수 fp를 비교하는 위상 비교기(31)와, 저대역 여파기(32)와, 전압제어발진기(33)와, 1/P 및 1/(P+1) 분주비를 갖는 프리스케일러(34)와, 1/N 분주비를 갖는 프로그램 카운터(35)와, 프로그램 카운트 검출부(36)와, 스왈로 카운트 검출부(37)를 포함한다.
먼저, 전압제어발진기(33)에서 출력된 내부 클럭 신호 ICLK의 출력 주파수 fvco를 분주한 프리스케일러(34)의 출력신호 PRE가 프로그램 카운터(35)에 인가되어 카운트 출력 S<0:8>이 출력된다.
여기서, 프로그램 카운터(35)는 동기(synchronous) 구조를 갖는 경우 D 플립플롭들과 반가산기(half adder)들을 사용하여 구성되고, 비동기(asynchronous) 구조를 갖는 경우 직렬 연결된 D 플립플롭만으로 구성된다.
프로그램 카운트 검출부(36)는 프로그램 카운터(35)의 카운트 출력 S<0:8>과 프로그램 카운트 설정 값 N을 비교하여 프로그램 카운터(35)를 리셋 시키고, 스왈로 카운트 검출부(37)는 프로그램 카운터(35)의 카운트 출력 S<0:8>과 스왈로 카운트 설정 값 A을 비교하여 모드 제어 신호 MC를 출력한다.
도 5a는 도 4에 도시된 PLL에서 동기 구조를 갖는 프로그램 카운터의 상세 블록도를 나타낸 도면이다. 여기서는 프로그램 카운터의 출력신호를 프리스케일러의 출력신호에 동기시켜 출력하는 경우를 예를 들어 설명한다.
동기 구조를 갖는 프로그램 카운터(35)는, D 플립플롭들 DFF0-DFF9과, 반가산기들 HADD0-HADD8로 구성된다.
각 D 플립플롭 DFF0-DFF9의 클럭 입력단자에는 프리스케일러(34)의 출력신호 PRE가 입력되고, 프로그램 카운터(36)의 출력신호 R에 의해 리셋된다. 여기서, 마지막 단의 D 플립플롭 DFF9의 데이터 입력단자 D에는 이전 단의 D 플립플롭 DFF8의 반전 출력신호 /Q가 입력되고, 출력신호 Q가 인버터들 INV1, INV2에 의해 버퍼링되어 비교 클럭 신호 PCLK로 출력된다.
반가산기들 HADD1-HADD8의 한 입력단자에는 해당하는 D 플립플롭 DFF1-DFF8의 출력신호 Q가 인가되고, 다른 입력단자에는 이전 반가산기들의 합 S(sum)이 입력된다. 여기서, 처음 단의 반가산기 HADD0의 한 입력단자에는 해당하는 DFF0의 출력신호 Q가 인가되지만, 다른 입력단자는 전원전압 VDD에 연결되어 있다.
또한, 반가산기들 HADD0-HADD8의 캐리 C(carry)는 해당하는 D 플립플롭 DFF0-DFF8의 데이터 입력단자 D에 입력된다. 여기서, 반가산기들 HADD0-HADD8의 캐리 C(carry)가 프로그램 카운터(35)의 카운트 출력 S<0:8>이 된다.
도 5b는 도 4에 도시된 PLL에서 비동기 구조를 갖는 프로그램 카운터의 상세 블록도를 나타낸 도면이다.
비동기 구조를 갖는 프로그램 카운터(35)는 직렬 연결된 D 플립플롭들 DFF10-DFF19로 구성된다
각 D 플립플롭 DFF11-DFF18의 클럭 입력단자에는 이전 단의 D 플립플롭의 반전 출력신호 /Q가 인가되고, 반전 출력신호 /Q는 자신의 데이터 입력단자 D로 피드백 된다. 여기서, 처음 단과 마지막 단의 D 플립플롭 DFF10, DFF19의 클럭 입력단자에는 프리스케일러(34)의 출력신호 PRE가 입력된다.
모든 D 플립플롭 DFF10-DFF19은 프로그램 카운터(36)의 출력신호 R에 의해 리셋된다. 여기서, 마지막 단의 D 플립플롭 DFF19의 데이터 입력단자 D에는 이전 단의 D 플립플롭 DFF18의 반전 출력신호 /Q가 입력되고, 출력신호 Q가 인버터들 INV11, INV12에 의해 버퍼링되어 비교 클럭 신호 PCLK로 출력된다.
각 D 플립플롭 DFF10-DFF18의 반전 출력신호 /Q는 프로그램 카운터(35)의 카운트 출력 S<0:8>이 된다.
도 6은 도 4에 도시된 PLL에서 프로그램 카운트 검출부의 상세 블록도를 나타낸 도면이다.
프로그램 카운트 검출부(36)는 프로그램 카운터(35)의 설정 값 N과 프로그램 카운터(35)의 카운트 출력 S<0:8>을 비교하는 비교기(38)와, 비교기(38)의 출력신호 COM가 데이터 입력단자 D에 인가되고, 프리스케일러(34)의 출력신호 PRE가 클럭 입력단자에 인가되는 D 플립플롭 DFF20과, D 플립플롭 DFF20의 출력신호 Q를 버퍼링하여 프로그램 카운터(35)를 리셋하는 리셋신호 R를 출력하는 인버터들 INV1, INV2을 포함하여 구성된다. 여기서, D 플립플롭 DFF20은 프로그램 카운터(35)의 설정값 N 및 스왈로 카운터의 설정값 A를 출력하는 직렬 비트 인터페이스(Serial Bit Interface; SBI)에서 출력되는 리셋신호 SBIR에 의해 리셋 된다.
도 7은 도 4에 도시된 PLL에서 스왈로 카운트 검출부의 상세 블록도를 나타낸 도면이다.
스왈로 카운트 검출부(37)는 스왈로 카운터의 설정값 A과 프로그램 카운터(35)의 카운트 출력 S<0:8>을 비교하는 비교기(39)와, 데이터 입력단자가 전원전압 VDD에 연결되고, 클럭 입력단자에 비교 클럭 신호 PCLK가 인가되고, 비교기(39)의 출력신호 COM에 의해 리셋되는 D 플립플롭 DFF21과, D 플립플롭 DFF21의 출력신호 Q와 직렬 비트 인터페이스(SBI)의 리셋 신호 SBIR를 부정 논리 곱하는 낸드게이트 ND1와, 낸드게이트 ND1의 출력신호를 반전시키는 인버터 INV31와, 데이터 입력단자 D에 인버터 INV31의 출력신호가 인가되고, 클럭 입력단자에 프리스케일러(34)의 출력신호 PRE가 인가되는 D 플립플롭 DFF22과, D 플립플롭 DFF22의 출력신호 Q를 버퍼링하여 모드 제어 신호 MC를 출력하는 인버터들 INV32, INV33을 포함하여 구성된다.
도 8은 도 4에 도시된 PLL의 동작 타이밍도를 나타낸 도면이다.
도 8에 도시된 타이밍도를 참조하면, 스왈로 카운트 검출부(37)는 첫 번째 D 플립플롭 DFF21에서 동기 구조를 갖는 프로그램 카운터(35)의 출력신호인 비교 클럭 신호 PCLK에 동기되고, 그 동기된 값은 다음 D 플립플롭 DFF22에서 프리스케일러(34)의 출력신호 PRE에 다시 동기되어 모드 제어신호 MC를 출력한다.
이상에서 살펴본 바와 같이, 본 발명에 따른 프리스케일러를 포함하는 위상 제어 루프 회로는 펄스 스왈로 방식의 PLL에서 프로그램 카운터 및 스왈로 카운터 모두를 사용하지 않고, 프로그램 카운트 검출부 및 스왈로 카운트 검출부를 사용하여 하나의 카운터로 두 개의 카운터 역할을 수행할 수 있기 때문에, 시스템 상의 전력 소모를 줄이고, ASIC 설계 시 레이아웃 면적을 줄일 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 일반적인 프로그램 카운터를 사용하는 위상 제어 루프 회로를 나타낸 블록도.
도 2는 일반적인 프리스케일러를 사용하는 위상 제어 루프 회로를 나타낸 블록도.
도 3은 일반적인 펄스 스왈로 방식을 사용하는 위상 제어 루프 회로를 나타낸 블록도.
도 4는 본 발명에 따른 펄스 스왈로 방식의 위상 제어 루프 회로를 나타낸 블록도.
도 5a는 도 4에 도시된 위상 제어 루프 회로에서 동기 구조를 갖는 프로그램 카운터의 상세 블록도.
도 5b는 도 4에 도시된 위상 제어 루프 회로에서 비동기 구조를 갖는 프로그램 카운터의 상세 블록도.
도 6은 도 4에 도시된 위상 제어 루프 회로에서 프로그램 카운트 검출부의 상세 블록도.
도 7은 도 4에 도시된 위상 제어 루프 회로에서 스왈로 카운트 검출부의 상세 블록도.
도 8은 도 4에 도시된 위상 제어 루프 회로의 동작 타이밍도

Claims (11)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 프리스케일러를 사용하는 펄스 스왈로 방식의 위상 동기 루프 회로에 있어서,
    상기 프리스케일러의 출력을 소정의 분주비로 분주하여 상기 비교 주파수를 출력하는 프로그램 카운터;
    상기 프로그램 카운터의 카운트 출력신호를 이용하여 상기 프로그램 카운터를 리셋시키는 프로그램 카운트 검출 수단; 및
    상기 프로그램 카운터의 카운트 출력신호를 이용하여 상기 프리스케일러의 출력신호에 동기되어 상기 프리스케일러를 제어하는 모드 제어 신호를 출력하는 스왈로 카운트 검출 수단을 포함하는데,
    상기 프로그램 카운터는, 비동기 구조를 갖는 카운터인 것을 특징으로 하는 펄스 스왈로 방식의 위상 제어 루프 회로.
  8. 제 7 항에 있어서,
    상기 프로그램 카운터는, 복수개의 플립플롭의 배열로 구성되는 것을 특징으로 하는 펄스 스왈로 방식의 위상 제어 루프 회로.
  9. 제 7 항에 있어서,
    상기 카운트 출력신호는 상기 각 플립플롭의 반전 출력인 것을 특징으로 하는 펄스 스왈로 방식의 위상 제어 루프 회로.
  10. 제 7 항에 있어서,
    상기 프로그램 카운트 검출 수단은,
    상기 카운트 출력신호와 상기 프로그램 카운터 설정 값을 비교하는 비교수단; 및
    상기 비교수단의 출력신호가 데이터 입력단자에 인가되고, 상기 프리스케일러의 출력신호가 클럭 입력단자에 인가되어 상기 프로그램 카운터를 리셋시키는 리셋신호를 출력하는 플립플롭을 포함하여 구성된 것을 특징으로 하는 펄스 스왈로 방식의 위상 제어 루프 회로.
  11. 제 7 항에 있어서,
    상기 스왈로 카운트 검출 수단은,
    상기 카운트 출력신호와 상기 스왈로 카운터 설정 값을 비교하는 비교수단;
    데이터 입력단자가 전원전압에 연결되고, 상기 프로그램 카운터의 출력신호가 클럭 입력단자에 인가되고, 상기 비교수단의 출력신호에 의해 리셋되는 제1 플립플롭; 및
    상기 제1 플립플롭의 출력신호가 데이터 입력단자에 인가되고, 상기 프리스케일러의 출력신호가 클럭 입력단자에 인가되어 상기 모드 제어신호를 출력하는 제2 플립플롭을 포함하여 구성되는 것을 특징으로 하는 펄스 스왈로 방식의 위상 제어 루프 회로.
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