JPH08130265A

JPH08130265A - 半導体装置及びそれを用いた電子装置

Info

Publication number: JPH08130265A
Application number: JP6266490A
Authority: JP
Inventors: Atsushi Nakamura; 淳中村; Toshio Kanno; 利夫管野; Masayuki Fujimaki; 政之藤巻
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-10-31
Filing date: 1994-10-31
Publication date: 1996-05-21

Abstract

(57)【要約】【目的】配線基板に実装して電子装置を組み立てる場
合に、電気的特性の劣化を防止すると共に、実装すべき
配線基板の配線レイアウトを簡単にする半導体装置を提
供する。【構成】パッケージ２の長辺側の第１の側面３から、
アドレス信号用のリードＡ０〜Ａ９及び電源用のリード
Ｖｓｓ、Ｖｃｃが引き出され、第１の側面３と直交する
第２の側面４から、入出力信号用のリードＩ／Ｏ１〜Ｉ
／Ｏ４及び電源用のリードＶｓｓが引き出され、第２の
側面４と対向する第３の側面５から、制御信号用のリー
ドＲＡＳ、ＣＡＳ、ＯＥ、ＷＥ及び電源用のリードＶｃ
ｃが引き出されている。すなわち、パッケージ２の第
１、第２及び第３の各側面３、４、５からは、機能が同
じリードごとに区別されて引き出されている。従って、
機能の異なるリード同士は同一側面からは引き出されて
いない。なお、電源用のリードＶｓｓ、Ｖｃｃは、第１
の側面３、第２の側面４及び第３の側面５のいずれかか
らも任意に引き出し可能になっている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置及びそれを
用いた電子装置に関し、特に、複数個のメモリ用半導体
装置を配線基板上に実装してメモリモジュールのような
電子装置を組み立てる場合に適用して有効な技術に関す
る。

【０００２】

【従来の技術】ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏ
ｍＡｃｃｅｓｓＭｅｍｏｒｙ）のような高速動作が
要求されるメモリ用ＩＣの半導体チップを封止するパッ
ケージ構造として、ＳＯＰ（ＳｍａｌｌＯｕｔｌｉｎ
ｅＰａｃｋａｇｅ）が知られている。例えば日経マグ
ロウヒル社発行、「日経マイクロデバイス」、１９８８
年５月号、Ｐ３５〜Ｐ５３には、このようなＳＯＰの一
種であるＳＯＪ（ＳｍａｌｌＯｕｔｌｉｎｅＪ−ｌ
ｅａｄｅｄＰａｃｋａｇｅ）を４Ｍ（Ｍｅｇａ）ＤＲ
ＡＭのパッケージとして用いることが記載されている。

【０００３】又、最近になってＳＯＰにおいて、さらに
パッケージの薄型化を図るようにした構造として、ＴＳ
ＯＰ（ＴｈｉｎＳｍａｌｌＯｕｔｌｉｎｅＰａｃ
ｋａｇｅ）が開発されている。このＴＳＯＰを有するメ
モリ用ＩＣは、樹脂等からなる薄い長方形状のパッケー
ジの相対向する長辺側の２つの側面から各々リード群が
引き出されている。

【０００４】これらリード群には、一例として４Ｍのメ
モリ用ＩＣの場合で示すと、アドレス信号用のリード、
入出力信号用のリード、制御信号用のリード、電源用の
リードが含まれている。

【０００５】このようなメモリ用ＩＣは単体で使用され
る他に、複数個を配線基板に実装することによりメモリ
モジュール（電子装置）を組み立てて、このメモリモジ
ュールを単位としてコンピュータのような情報処理装置
に組み込まれることが多い。メモリモジュールを組み立
てる場合は、予め直線状の配線等が形成された多層構造
の配線基板を用いて、この配線基板上に複数個例えば４
個のメモリ用ＩＣを互いに平行になるように配置して、
リード群の各リードを対応する配線のランド部（フット
プリント部）に半田付けすることにより、実装すること
が行われる。このようにして組み立てられたメモリモジ
ュールは、配線基板の端部に設けられた複数の接栓を通
じて、電気的な接続が行われる。

【０００６】

【発明が解決しようとする課題】前記のように従来のメ
モリ用ＩＣは、パッケージの相対向する長辺側の２つの
側面から各々リード群が引き出されており、各側面から
はそれぞれ機能の異なるアドレス信号用のリード、入出
力信号用のリード、制御信号用のリード及び電源用のリ
ードが混在して取り出されている。このため、そのよう
なリード配置に基づいて、配線基板に複数個のメモリ用
ＩＣを実装してメモリモジュールを組み立てる場合に
は、、全ての素子のアドレス信号用のリードが共通に接
続される配線と、制御信号用のリード等の他のリードが
接続される配線等とを平行に形成した配線基板を用いて
いる。

【０００７】ここでアドレス信号用のリードには高い周
波数の信号が流れるため、このアドレス信号用のリード
の配線と制御信号用のリード等の他のリードの配線等と
が平行に配置されることは、クロストーク等の信号間相
互干渉が生じて、電気的特性が劣化するという問題があ
る。

【０００８】又、従来のようなリード配置のメモリ用Ｉ
Ｃでは、これを複数個用いてメモリモジュールを組み立
てる場合に、配線基板上で全ての素子のアドレス信号用
のリードに共通に接続される配線は、アドレス信号用の
リード以外のリードに対するランド部を迂回する必要が
あるので、配線レイアウトが複雑になるという問題があ
る。

【０００９】このため、設計効率が悪くなり、ＣＡＤ設
計、レイアウトチェック等を行う場合、支障が生ずる。

【００１０】本発明の目的は、配線基板に実装して電子
装置を組み立てる場合に、電気的特性の劣化を防止する
と共に、実装すべき配線基板の配線レイアウトを簡単に
する半導体装置を提供することにある。

【００１１】本発明の他の目的は、半導体装置の電気的
特性の劣化を防止すると共に、半導体装置を実装すべき
配線基板の配線レイアウトを簡単にする電子装置を提供
することにある。

【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。

【００１４】（１）本発明の半導体装置は、半導体チッ
プを封止した方形状のパッケージの側面から複数のリー
ドが引き出されている半導体装置において、前記方形状
のパッケージの第１の側面からアドレス信号用のリード
が引き出され、第１の側面と直交する第２の側面から入
出力信号用のリードが引き出され、第２の側面と対向す
る第３の側面から制御信号用のリードが引き出されてい
る。

【００１５】（２）本発明の電子装置は、方形状のパッ
ケージの第１の側面からアドレス信号用のリードが引き
出され、第１の側面と直交する第２の側面から入出力信
号用のリードが引き出され、第２の側面と対向する第３
の側面から制御信号用のリードが引き出されてなる半導
体装置が複数個用いられて、予め前記アドレス信号用の
リードの数に対応した数の配線が互いに平行に形成され
た配線基板上に、前記第１の側面が互いに平行になるよ
うに配置され、前記複数個の半導体装置のアドレス信号
用のリードは対応する配線に接続されている。

【００１６】

【作用】上述した（１）の手段によれば、本発明の半導
体装置は、半導体チップを封止した方形状のパッケージ
の側面から複数のリードが引き出されている半導体装置
において、前記方形状のパッケージの第１の側面からア
ドレス信号用のリードが引き出され、第１の側面と直交
する第２の側面から入出力信号用のリードが引き出さ
れ、第２の側面と対向する第３の側面から制御信号用の
リードが引き出されているので、配線基板に実装して電
子装置を組み立てる場合に、電気的特性の劣化を防止す
ると共に、実装すべき配線基板の配線レイアウトを簡単
にすることができる。

【００１７】上述した（２）の手段によれば、本発明の
電子装置は、方形状のパッケージの第１の側面からアド
レス信号用のリードが引き出され、第１の側面と直交す
る第２の側面から入出力信号用のリードが引き出され、
第２の側面と対向する第３の側面から制御信号用のリー
ドが引き出されてなる半導体装置が複数個用いられて、
予め前記アドレス信号用のリードの数に対応した数の配
線が互いに平行に形成された配線基板上に、前記第１の
側面が互いに平行になるように配置されて、前記複数個
の半導体装置のアドレス信号用のリードは対応する配線
に接続されているので、半導体装置の電気的特性の劣化
を防止すると共に、半導体装置を実装すべき配線基板の
配線レイアウトを簡単にすることができる

【００１８】

【実施例】以下図面を参照して本発明の実施例を説明す
る。

【００１９】（実施例１）図１は本発明の実施例１によ
る半導体装置を示す上面図で、メモリ用ＩＣに適用した
例を示している。本実施例のメモリ用ＩＣ１は、ＴＳＯ
Ｐを構成し半導体チップを封止している長方形状のパッ
ケージ２の長辺側の第１の側面３からは、アドレス信号
用のリードＡ０〜Ａ９及び電源用のリードＶｓｓ、Ｖｃ
ｃの１２本が引き出されている。又、第１の側面３と直
交する第２の側面４からは、入出力信号用のリードＩ／
Ｏ１〜Ｉ／Ｏ４及び電源用のリードＶｓｓの５本が引き
出されている。さらに、第２の側面４と対向する第３の
側面５からは、制御信号用のリードＲＡＳ、ＣＡＳ、Ｏ
Ｅ、ＷＥ及び電源用のリードＶｃｃの５本が引き出され
ている。

【００２０】すなわち、パッケージ２の第１の側面３か
らはアドレス信号用のリードＡ０〜Ａ９が引き出され、
第２の側面４からは入出力信号用のリードＩ／Ｏ１〜Ｉ
／Ｏ４が引き出され、第３の側面５からは制御信号用の
リードＲＡＳ、ＣＡＳ、ＯＥ、ＷＥが引き出されてい
て、各側面３、４、５からは、機能が同じリードごとに
区別されて引き出されている。従って、機能の異なるリ
ード同士は同一側面からは引き出されていない。なお、
電源用のリードＶｓｓ、Ｖｃｃは、第１の側面３、第２
の側面４及び第３の側面５のいずれかからも任意に引き
出し可能になっており、必ずしも図１で示された側面か
ら引き出す必要はない。各リードピッチは一例として
１．２７ｍｍに設定され、パッケージ２の幅寸法は７．
６２ｍｍ（３００ｍｉｌ）に設定されている。

【００２１】ここで、本実施例のメモリ用ＩＣ１は、パ
ッケージ２によって封止される半導体チップは従来のも
のと同じ設計仕様になっているものを用いることがで
き、リード配置が図１のようになるリードフレームを用
いることにより、半導体チップの電極パッドとワイヤボ
ンディングされるリード側の位置を変更するだけで製造
することができる。次に、本実施例のメモリ用ＩＣ１を
用いてメモリモジュールを組み立てる方法を説明する。

【００２２】まず、図２に示すように、多層構造の配線
基板６を用意する。この配線基板６には、予め、メモリ
用ＩＣ１の第１の側面３に設けられている１０本のアド
レス信号用のリードＡ０〜Ａ９に対応して、１０本の直
線状の配線７Ａ〜７Ｊが長さ方向に沿って互いに平行に
形成されており、各配線７Ａ〜７Ｊの途中位置には、１
０本のアドレス信号用のリードＡ０〜Ａ９を各々半田付
けするためのランド部７ａ〜７ｊが形成されている。
又、電源用のリードＶｓｓ、Ｖｃｃを半田付けするため
のランド８ａ、８ｂが形成されており、各ランド部８
ａ、８ｂはスルーホール配線８Ａ、８Ｂに接続されてい
る。

【００２３】配線基板６の他の位置には、メモリ用ＩＣ
１の第２の側面４に設けられている５本の入出力信号用
のリードＩ／Ｏ１〜Ｉ／Ｏ４及び電源用のリードＶｓｓ
に対応して、５個のランド部９ａ〜９ｅが形成されてお
り、この内ランド部９ｅはスルーホール配線９Ｅに接続
されている。又、他のランド部９ａ〜９ｄは各々配線１
０ａ〜１０ｄを通じて、配線基板６の下端部に形成され
ている複数の接栓１２に接続されている。

【００２４】配線基板６のその他の位置には、メモリ用
ＩＣ１の第３の側面５に設けられている５本の制御信号
用のリードＲＡＳ、ＣＡＳ、ＯＥ、ＷＥ及び電源用のリ
ードＶｃｃに対応して、５個のランド部１１ａ〜１１ｅ
が形成されており、各々スルーホール配線１１Ａ〜１１
Ｅに接続されている。なお、図２では、１個のメモリ用
ＩＣ１に対応した配線、ランド部、スルーホール配線の
みについて説明しているが、他のメモリ用ＩＣ１に対応
する配線、ランド部、スルーホール配線についても同様
なパターンに形成されている。

【００２５】まず、図１のメモリ用ＩＣ１を複数個例え
ば４個用いて、図３に示すように、配線基板６上に各々
の第１の側面３が平行となるように配置して、アドレス
信号用のリードＡ０〜Ａ９及び電源用のリードＶｓｓ、
Ｖｃｃ、入出力信号用のリードＩ／Ｏ１〜Ｉ／Ｏ４及び
電源用のリードＶｓｓ、制御信号用のリードＲＡＳ、Ｃ
ＡＳ、ＯＥ、ＷＥ及び電源用のリードＶｃｃと、対応し
た各ランド部との位置合わせを行う。各リード及び各ラ
ンド部の少なくとも一方には、予め半田が付着されてい
るものとする。

【００２６】次に、配線基板６をリフロー処理等を行っ
て、加熱処理することにより、位置合わせされた各リー
ドと各ランド部同士を半田付けする。これによって、図
３に示すように、４個のメモリ用ＩＣ１が配線基板６上
に表面実装されて組み立てられた電子装置としてのメモ
リモジュール１３が得られる。このようにして得られた
メモリモジュール１３は、接栓１２を通じてコンピュー
タのような情報処理装置に組み込まれる。

【００２７】このような本実施例のメモリ用ＩＣ１によ
れば、次のような効果が得られる。

【００２８】半導体チップを封止している長方形状のパ
ッケージ２の長辺側の第１の側面３からアドレス信号用
のリードＡ０〜Ａ９が引き出され、第１の側面３と直交
する第２の側面４から入出力信号用のリードＩ／Ｏ１〜
Ｉ／Ｏ４が引き出だされ、第２の側面４と対向する第３
の側面５から制御信号用のリードＲＡＳ、ＣＡＳ、Ｏ
Ｅ、ＷＥが引き出されているので、各リードは機能が同
じもの同士ごとに区別されてパッケージ２の異なる側面
から引き出されている。これにより、特に他のリードに
対して影響を及ぼし易いアドレス信号用のリードＡ０〜
Ａ９を１つの側面からまとめて引き出すことができるの
で、配線基板６に実装する場合に、これらのリードが接
続される配線７Ａ〜７Ｊを互いに平行に配置することが
できるようになる。従って、配線基板６に実装してメモ
リモジュール１３を組み立てる場合、アドレス信号用の
リードＡ０〜Ａ９の配線７Ａ〜７Ｊと、制御信号用のリ
ードＲＡＳ、ＣＡＳ、ＯＥ、ＷＥ等の他のリードの配線
とが平行に配置されることはなくなり、両者は直交する
ように配置されるので、クロストーク等の信号間相互干
渉が生じないため、電気的特性の劣化を防止することが
できる。

【００２９】又、本実施例のメモリ用ＩＣ１によれば、
メモリモジュール１３を組み立てる場合に、配線基板６
上で全ての素子のアドレス信号用のリードＡ０〜Ａ９に
接続される配線７Ａ〜７Ｊは、図２から明らかなよう
に、アドレス信号用のリードＡ０〜Ａ９以外のリードに
対するランド部９ａ〜９ｅ、１１ａ〜１１ｅ等を迂回す
る必要がないので、配線レイアウトを簡単にすることが
できる。例えば、配線ピッチを従来の２倍にすることが
できる。これにより、より微細な配線パターンに適用可
能となり、又、同一配線幅の場合は、配線基板の面積を
縮小することができる。従って、設計効率が良くなり、
ＣＡＤ設計、レイアウトチェック等を行う場合、支障が
生じなくなる。

【００３０】さらに、本実施例のメモリ用ＩＣ１によっ
て組み立てられたメモリモジュール１３によれば、同様
に、メモリ用ＩＣ１の電気的特性の劣化を防止すること
ができると共に、配線基板６の配線レイアウトを簡単に
できる。

【００３１】（実施例２）図４は本発明の実施例２によ
るメモリ用ＩＣ１４によって組み立てられたメモリモジ
ュール１５を示す側面図である。本実施例のメモリ用Ｉ
Ｃ１４は、パッケージ２の第１の側面３から引き出され
ている少なくともアドレス信号用のリードＡ０〜Ａ９の
１０本を、パッケージ２の上方に引き出した構造になっ
ており、このメモリ用ＩＣ１４を４個用いて、前記各リ
ードを共通のフレキシブル配線基板１６に接続するよう
にしたものである。

【００３２】このような実施例２によるメモリ用ＩＣ１
４及びこれらメモリ用ＩＣ１４によって組み立てられた
メモリモジュール１５によっても、構造が異なるだけ
で、実施例１と同様な効果を得ることができる。

【００３３】（実施例３）図５は本発明の実施例３によ
るメモリ用ＩＣ１７によって組み立てられたメモリモジ
ュール１８を示す側面図である。本実施例のメモリ用Ｉ
Ｃ１７は、パッケージ２の第１の側面３から引き出され
ている少なくともアドレス信号用のリードＡ０〜Ａ９の
１０本によって、複数のメモリ用ＩＣ１７の各パッケー
ジ２を一体に結合するようにしたもので、これらメモリ
用ＩＣ１７を４個用いて、各々を配線基板６に実装する
ようにしたものである。このようなメモリ用ＩＣ１７
は、パッケージ２をトランスファモールドによって形成
した後、アドレス信号用のリードＡ０〜Ａ９のみを分離
せずにそのまま残しておくことにより製造することがで
きる。

【００３４】このような実施例３によるメモリ用ＩＣ１
７及びこれらメモリ用ＩＣ１７によって組み立てられた
メモリモジュール１８によっても、構造が異なるだけ
で、実施例１と同様な効果を得ることができる。

【００３５】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。

【００３６】例えば、前記実施例でアドレス信号用のリ
ードは１０本を引き出した例で説明したが、このアドレ
ス信号用のリードの数は、メモリ用ＩＣの目的、用途あ
るいは容量等に応じて適宜変更可能である。

【００３７】又、パッケージ２の第１乃至第３の側面の
いずれかからも電源用のリードを引き出した例で説明し
たが、電源用のリードに関しては任意の側面から引き出
すことができる。

【００３８】さらに、入出力信号用のリードを引き出す
側面と、制御信号用のリードを引き出す側面とは入れ替
えるようにしても良い。さらに又、メモリモジュールを
組み立てるメモリ用ＩＣの数は任意に選択できる。

【００３９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるメモリ
用半導体装置の技術に適用した場合について説明した
が、それに限定されるものではない。本発明は、少なく
ともパッケージの側面から機能の異なる複数のリードが
引き出されている条件のものには適用できる。

【００４０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。

【００４１】配線基板に実装して電子装置を組み立てる
場合に、電気的特性の劣化を防止すると共に、実装すべ
き配線基板の配線レイアウトを簡単にすることができ
る。

【００４２】半導体装置の電気的特性の劣化を防止する
と共に、半導体装置を実装すべき配線基板の配線レイア
ウトを簡単にすることができる。

【図面の簡単な説明】

【図１】本発明の実施例１による半導体装置を示す上面
図である。

【図２】本発明の実施例１による半導体装置を用いてメ
モリモジュールを組み立てる場合に用いられる配線基板
を示す上面図である。

【図３】本発明の実施例１による半導体装置を用いて組
み立てられたメモリジュールを示す上面図である。

【図４】本発明の実施例２による半導体装置を用いて組
み立てられたメモリモジュールを示す側面図である。

【図５】本発明の実施例３による半導体装置を用いて組
み立てられたメモリモジュールを示す側面図である。

【符号の説明】

１，１４，１７…メモリ用ＩＣ、２…パッケージ、３…
パッケージの第１の側面、４…パッケージの第２の側
面、５…パッケージの第３の側面、６…配線基板、７Ａ
〜７Ｊ，１０ａ〜１０ｄ…配線、７ａ〜７ｊ，８ａ，８
ｂ，０ａ〜９ｅ，１１ａ〜１１ｅ…配線のランド部、８
Ａ，８Ｂ，９Ｅ，１１Ａ〜１１Ｅ…スルーホール配線、
１２…接栓、１３，１５，１８…メモリモジュール、１
６…フレキシブル配線基板、Ａ０〜Ａ９…アドレス信号
用のリード、Ｉ／Ｏ１〜Ｉ／Ｏ４…出力信号用のリー
ド、ＲＡＳ，ＣＡＳ，ＯＥ，ＷＥ…制御信号用のリー
ド。

Claims

【特許請求の範囲】

【請求項１】半導体チップを封止した方形状のパッケ
ージの側面から複数のリードが引き出されている半導体
装置において、前記方形状のパッケージの第１の側面か
らアドレス信号用のリードを引き出し、第１の側面と直
交する第２の側面から入出力信号用のリードを引き出
し、第２の側面と対向する第３の側面から制御信号用の
リードを引き出してなることを特徴とする半導体装置。
【請求項２】前記パッケージの第１の側面乃至第３の
側面の任意の側面から電源用のリードを引き出してなる
ことを特徴とする請求項１記載の半導体装置。
【請求項３】前記方形状のパッケージは長方形状から
なり、この長方形状のパッケージの長辺側を第１の側面
とすることを特徴とする請求項１又は請求項２記載の半
導体装置。
【請求項４】方形状のパッケージの第１の側面からア
ドレス信号用のリードを引き出し、第１の側面と直交す
る第２の側面から入出力信号用のリードを引き出し、第
２の側面と対向する第３の側面から制御信号用のリード
を引き出してなる半導体装置を複数個用いて、予め前記
アドレス信号用のリードの数に対応した数の配線が互い
に平行に形成された配線基板上に、前記第１の側面が互
いに平行になるように配置し、前記複数個の半導体装置
のアドレス信号用のリードを対応する配線に接続してな
ることを特徴とする電子装置。
【請求項５】前記複数個の半導体装置のアドレス信号
用のリードの各々は、対応する配線に予め形成されてい
るランド部に接続されてなることを特徴とする請求項４
記載の電子装置。