JPH0813011B2 - アダプテイブトランスバ−サル等化器 - Google Patents
アダプテイブトランスバ−サル等化器Info
- Publication number
- JPH0813011B2 JPH0813011B2 JP61234701A JP23470186A JPH0813011B2 JP H0813011 B2 JPH0813011 B2 JP H0813011B2 JP 61234701 A JP61234701 A JP 61234701A JP 23470186 A JP23470186 A JP 23470186A JP H0813011 B2 JPH0813011 B2 JP H0813011B2
- Authority
- JP
- Japan
- Prior art keywords
- control
- coefficient
- control element
- delay
- equalizer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
- H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
- H04L25/03057—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a recursive structure
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L2025/0335—Arrangements for removing intersymbol interference characterised by the type of transmission
- H04L2025/03375—Passband transmission
- H04L2025/0342—QAM
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L2025/03433—Arrangements for removing intersymbol interference characterised by equaliser structure
- H04L2025/03439—Fixed structures
- H04L2025/03445—Time domain
- H04L2025/03471—Tapped delay lines
- H04L2025/03484—Tapped delay lines time-recursive
- H04L2025/0349—Tapped delay lines time-recursive as a feedback filter
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L2025/03433—Arrangements for removing intersymbol interference characterised by equaliser structure
- H04L2025/03439—Fixed structures
- H04L2025/03445—Time domain
- H04L2025/03471—Tapped delay lines
- H04L2025/03515—Tapped delay lines irregularly spaced
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L2025/03592—Adaptation methods
- H04L2025/03598—Algorithms
- H04L2025/03611—Iterative algorithms
- H04L2025/03617—Time recursive algorithms
- H04L2025/03624—Zero-forcing
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Dc Digital Transmission (AREA)
- Optical Communication System (AREA)
- Catalysts (AREA)
- Power Steering Mechanism (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は夫々遅延時間Ｔを有する縦続接続された複数
の遅延素子を有し前記遅延時間Ｔは２つの順次連続する
送信された信号ないし符号の相互間隔に相応し、さらに
加算器の入力側と接続された複数の制御素子を有し、該
制御素子の制御操作量は判定手段の出力信号から導出さ
れる係数を表すものであり、 前記判定手段によってはゼロフォーシングアルゴリズ
ムにより調整設定される当該制御素子の正及び負の係数
が生成されるように構成され、前記のゼロフォーシング
アルゴリズムによってアダプティブトランスバーサルフ
ィルタ型式が規定されるものであり、 前記のゼロフォーシングアルゴリズムにより特定され
る型式のアダプティブトランスバーサルフィルタでは前
記の負の制御係数を有する制御素子と前記の正の制御係
数を有する制御素子との間のセンタ位置にて制御機能を
もたない制御係数１を有する制御素子が設けられてお
り、前記の制御係数１を有する制御素子を中心にして
（該制御係数１の制御素子に対して相対的位置関係で）
進み側か遅れ側かに応じて定まる正か負の係数を有する
制御素子が配置されている、アダプティブトランスバー
サル等化器に関する。そのような等化器は例えば***特
許出願公告公報第2133037号から公知である。
の遅延素子を有し前記遅延時間Ｔは２つの順次連続する
送信された信号ないし符号の相互間隔に相応し、さらに
加算器の入力側と接続された複数の制御素子を有し、該
制御素子の制御操作量は判定手段の出力信号から導出さ
れる係数を表すものであり、 前記判定手段によってはゼロフォーシングアルゴリズ
ムにより調整設定される当該制御素子の正及び負の係数
が生成されるように構成され、前記のゼロフォーシング
アルゴリズムによってアダプティブトランスバーサルフ
ィルタ型式が規定されるものであり、 前記のゼロフォーシングアルゴリズムにより特定され
る型式のアダプティブトランスバーサルフィルタでは前
記の負の制御係数を有する制御素子と前記の正の制御係
数を有する制御素子との間のセンタ位置にて制御機能を
もたない制御係数１を有する制御素子が設けられてお
り、前記の制御係数１を有する制御素子を中心にして
（該制御係数１の制御素子に対して相対的位置関係で）
進み側か遅れ側かに応じて定まる正か負の係数を有する
制御素子が配置されている、アダプティブトランスバー
サル等化器に関する。そのような等化器は例えば***特
許出願公告公報第2133037号から公知である。
多段の直交振幅変調（例えば16QAM、64QAM……）の行
われる高いデータレート（140Mbit/s）のデジタル指向
性システムの場合アダプティブ等化器が、時間領域に
て、多経路（マルチパス）伝播により惹起される直線的
ひずみに対する有効な手段として用いられる。このため
に設けられた直線的トランスバーサル等化器は良好なア
クイジション特性及び良好な収束性を有するが、これら
の利点とひき替えに不可避な欠点、すなわち直線等化に
よるノイズ増大、等化器特性（区間）延長の際のパフォ
ーマンス（性能）改善の悪さを考慮しなければならな
い。所謂デシジョンフィードバックイコライザ（判定−
帰還等化器）は少なくともわずかな数の係数のもとで最
小位相ひずみの場合既に著しい等化性能を有するが、そ
の欠点は巡回システムに内在するエラー伝播及び比較的
劣悪なアクイジション特性に存する。
われる高いデータレート（140Mbit/s）のデジタル指向
性システムの場合アダプティブ等化器が、時間領域に
て、多経路（マルチパス）伝播により惹起される直線的
ひずみに対する有効な手段として用いられる。このため
に設けられた直線的トランスバーサル等化器は良好なア
クイジション特性及び良好な収束性を有するが、これら
の利点とひき替えに不可避な欠点、すなわち直線等化に
よるノイズ増大、等化器特性（区間）延長の際のパフォ
ーマンス（性能）改善の悪さを考慮しなければならな
い。所謂デシジョンフィードバックイコライザ（判定−
帰還等化器）は少なくともわずかな数の係数のもとで最
小位相ひずみの場合既に著しい等化性能を有するが、そ
の欠点は巡回システムに内在するエラー伝播及び比較的
劣悪なアクイジション特性に存する。
発明の目的 本発明の目的、課題とするところは殊にデジタル指向
性無線システムに適する簡単な構成のアダプティブトラ
ンスバーサル等化器を提供することにある。
性無線システムに適する簡単な構成のアダプティブトラ
ンスバーサル等化器を提供することにある。
発明の構成 上記課題の解決のため本発明によれば夫々遅延時間Ｔ
を有する縦続接続された複数の遅延素子を有し前記遅延
時間Ｔは２つの順次連続する送信された信号ないし符号
の相互間隔に相応し、さらに加算器の入力側と接続され
た複数の制御素子を有し、該制御素子の制御操作量は判
定手段の出力信号から導出される係数を表すものであ
り、 前記判定手段によってはゼロフォーシングアルゴリズ
ムにより調整設定される当該制御素子の正及び負の係数
が生成されるように構成され、前記のゼロフォーシング
アルゴリズムによってアダプティブトランスバーサルフ
ィルタ型式が規定されるものであり、 前記のゼロフォーシングアルゴリズムにより特定され
る型式のアダプティブトランスバーサルフィルタでは前
記の負の制御係数を有する制御素子と前記の正の制御係
数を有する制御素子との間のセンタ位置にて制御機能を
もたない制御係数１を有する制御係数が設けられてお
り、前記の制御係数１を有する制御素子を中心にして
（該制御係数１の制御素子に対して相対的位置関係で）
進み側か遅れ側かに応じて定まる正か負の係数を有する
制御素子が配置されているのである。
を有する縦続接続された複数の遅延素子を有し前記遅延
時間Ｔは２つの順次連続する送信された信号ないし符号
の相互間隔に相応し、さらに加算器の入力側と接続され
た複数の制御素子を有し、該制御素子の制御操作量は判
定手段の出力信号から導出される係数を表すものであ
り、 前記判定手段によってはゼロフォーシングアルゴリズ
ムにより調整設定される当該制御素子の正及び負の係数
が生成されるように構成され、前記のゼロフォーシング
アルゴリズムによってアダプティブトランスバーサルフ
ィルタ型式が規定されるものであり、 前記のゼロフォーシングアルゴリズムにより特定され
る型式のアダプティブトランスバーサルフィルタでは前
記の負の制御係数を有する制御素子と前記の正の制御係
数を有する制御素子との間のセンタ位置にて制御機能を
もたない制御係数１を有する制御係数が設けられてお
り、前記の制御係数１を有する制御素子を中心にして
（該制御係数１の制御素子に対して相対的位置関係で）
進み側か遅れ側かに応じて定まる正か負の係数を有する
制御素子が配置されているのである。
実施例 次に図示の実施例を用いて本発明を詳細に説明する。
等化過程を第1a図〜第1d図のダイヤグラムを用いて説
明する。その場合、２経路伝播の際及びゼロフオーシン
グ法（ZF）アルゴリズムを用いて直線的トランスバーサ
ル（フイルタ）等化器使用の際のQAMシステムのベース
バンドパルス応答を考慮する。
明する。その場合、２経路伝播の際及びゼロフオーシン
グ法（ZF）アルゴリズムを用いて直線的トランスバーサ
ル（フイルタ）等化器使用の際のQAMシステムのベース
バンドパルス応答を考慮する。
第1a図はρ＝0.5,35Mbaud（ボー）の変調レートを有
するナイキストシステムのパルス応答の強いエコー（6.
3nsだけ遅延されている）の経過を示す。このパルスは
先ずゼロフオーシング−アルゴリズムの実施される５つ
の（複素の）係数を有する直線的トランスバーサル等化
器において等化される。第1b図には等化されたパルスＡ
が示されており、この図中では等化器のアクセス領域に
おける所期の規定−変位置が示されている。重要なこと
は残留符号間干渉ISI（Inter Symbol Interference）
が、実質的にクロツク時点にて（最小位相状態のチヤネ
ルの場合にはアクセス領域の後また、非最小位相状態の
チヤネルの場合は当該アクセス領域の前で）集中して現
われることである。このことは第1b図に示してあり、こ
こでは残留ISIは主に時間軸上で＋３のところで生じ
る。等化器（特性区間）延長の際上記残留ISIはクロツ
クパターンにてシフトされ、大したことのない小さな大
きさになる。本発明により実質的に１つのクロツク時点
にて集中された残留ISIが判定（状態により）制御され
る巡回（回帰）路によつて除去され、もつて等化性能が
著しく高められる。このために５つの係数を有する直線
的トランスバーサルフイルタに、１つの判定−帰還結合
される係数が付加される。時間軸上での位置＋３におけ
る補正パルスＢは残留ISIをほぼ完全に除去する（第1c
図、第1d図参照）。
するナイキストシステムのパルス応答の強いエコー（6.
3nsだけ遅延されている）の経過を示す。このパルスは
先ずゼロフオーシング−アルゴリズムの実施される５つ
の（複素の）係数を有する直線的トランスバーサル等化
器において等化される。第1b図には等化されたパルスＡ
が示されており、この図中では等化器のアクセス領域に
おける所期の規定−変位置が示されている。重要なこと
は残留符号間干渉ISI（Inter Symbol Interference）
が、実質的にクロツク時点にて（最小位相状態のチヤネ
ルの場合にはアクセス領域の後また、非最小位相状態の
チヤネルの場合は当該アクセス領域の前で）集中して現
われることである。このことは第1b図に示してあり、こ
こでは残留ISIは主に時間軸上で＋３のところで生じ
る。等化器（特性区間）延長の際上記残留ISIはクロツ
クパターンにてシフトされ、大したことのない小さな大
きさになる。本発明により実質的に１つのクロツク時点
にて集中された残留ISIが判定（状態により）制御され
る巡回（回帰）路によつて除去され、もつて等化性能が
著しく高められる。このために５つの係数を有する直線
的トランスバーサルフイルタに、１つの判定−帰還結合
される係数が付加される。時間軸上での位置＋３におけ
る補正パルスＢは残留ISIをほぼ完全に除去する（第1c
図、第1d図参照）。
第２図は４段階ベースバント信号用の実の１チヤネル
直線アダプテイブトランスバーサル等化器（直列入力／
並列出力（シリアル−イン／パラレル−アウト）の回路
図であり、上記等化器はゼロフオーシング−アルゴリズ
ムにより適応化される。
直線アダプテイブトランスバーサル等化器（直列入力／
並列出力（シリアル−イン／パラレル−アウト）の回路
図であり、上記等化器はゼロフオーシング−アルゴリズ
ムにより適応化される。
所謂ゼロフオーシング−アルゴリズムによる相関装置
を有する等化器は指向性無線チヤネルの高いデータレー
トと特別な属性に基づき、すなわち、比較的短い遅延差
の強いエコーにより、デジタル指向性無線システムには
特に好適である。第２図のアダプテイブトランスバーサ
ルフイルタは夫々遅延時間Ｔを有する縦続接続された遅
延素子１〜５（当該遅延時間Ｔは２つの順次連続する送
信された信号ないし符号の間隔に相応する）と、調整素
子とから成る。上記調整素子は遅延素子の入、出力側に
接続されており且加算器13の入出力側と接続されてい
る。正の係数C1,C2,C3を有する調整素子は９〜11で示さ
れ、負の係数C-3,C-2,C-1を有するものは６〜８で示さ
れている。係数C0を有する調整素子12は加算器13の出力
路中に挿入接続されており、出力側が、判定器として働
くA/D変換器14に接続されている。A/D変換器14はデジタ
ル情報及びエラービツトに対する３つの出力側a,b,cを
有する。A/D変換器14のそれらの出力側の信号から調整
素子６〜12に対する調整量（係数）が導出される。この
ため出力側ｃは３つの遅延素子15を介して７つのエクス
クルーシブ オア（exclusive or）ゲート16−22の各一
方の入力側と接続されており、上記のゲートの他方の入
力側は夫々A/D変換器14の出力側ａと接続されている。
その際exclusive−orゲート16−22間に夫々１つの遅延
素子23−28が挿入接続されている。exclusive−orゲー
ト16〜22及び積分器29−35によりエラーと極性ビツトと
の相関が求められる。exclusive−orゲートの出力側は
積分器の入力側と接続されており、これらの積分器から
は係数C0,C1,C2,C3,C-1,C-2,C-3すなわち調整素子６〜1
2の乗算係数が送出される。A/D変換器14の両出力側a,b
から、係数C3を有する調整素子11まで帰還結合路が設け
られており、上記帰還結合路はD/A変換器35と、ローパ
スフイルタ37と、遅延時間3Tの遅延素子38とを有する。
判定制御される巡回路を介して補正パルスが形成され、
この補正パルスによって、残留ISIが十分除去される
（これについてはパルスダイヤフラムを用いて先に述べ
てある）。
を有する等化器は指向性無線チヤネルの高いデータレー
トと特別な属性に基づき、すなわち、比較的短い遅延差
の強いエコーにより、デジタル指向性無線システムには
特に好適である。第２図のアダプテイブトランスバーサ
ルフイルタは夫々遅延時間Ｔを有する縦続接続された遅
延素子１〜５（当該遅延時間Ｔは２つの順次連続する送
信された信号ないし符号の間隔に相応する）と、調整素
子とから成る。上記調整素子は遅延素子の入、出力側に
接続されており且加算器13の入出力側と接続されてい
る。正の係数C1,C2,C3を有する調整素子は９〜11で示さ
れ、負の係数C-3,C-2,C-1を有するものは６〜８で示さ
れている。係数C0を有する調整素子12は加算器13の出力
路中に挿入接続されており、出力側が、判定器として働
くA/D変換器14に接続されている。A/D変換器14はデジタ
ル情報及びエラービツトに対する３つの出力側a,b,cを
有する。A/D変換器14のそれらの出力側の信号から調整
素子６〜12に対する調整量（係数）が導出される。この
ため出力側ｃは３つの遅延素子15を介して７つのエクス
クルーシブ オア（exclusive or）ゲート16−22の各一
方の入力側と接続されており、上記のゲートの他方の入
力側は夫々A/D変換器14の出力側ａと接続されている。
その際exclusive−orゲート16−22間に夫々１つの遅延
素子23−28が挿入接続されている。exclusive−orゲー
ト16〜22及び積分器29−35によりエラーと極性ビツトと
の相関が求められる。exclusive−orゲートの出力側は
積分器の入力側と接続されており、これらの積分器から
は係数C0,C1,C2,C3,C-1,C-2,C-3すなわち調整素子６〜1
2の乗算係数が送出される。A/D変換器14の両出力側a,b
から、係数C3を有する調整素子11まで帰還結合路が設け
られており、上記帰還結合路はD/A変換器35と、ローパ
スフイルタ37と、遅延時間3Tの遅延素子38とを有する。
判定制御される巡回路を介して補正パルスが形成され、
この補正パルスによって、残留ISIが十分除去される
（これについてはパルスダイヤフラムを用いて先に述べ
てある）。
本発明の回路は直線的トランスバーサル（フィルタ）
等化器の諸利点を生かすものであり、これら利点とは技
術設計思想（コンセプト）の領域にも装置手法実現の領
域にも存するものであって良好なアクイジション特性及
び良好なコンバーゼンス（収斂、収束）特性、並びに簡
単な実現法に存する。
等化器の諸利点を生かすものであり、これら利点とは技
術設計思想（コンセプト）の領域にも装置手法実現の領
域にも存するものであって良好なアクイジション特性及
び良好なコンバーゼンス（収斂、収束）特性、並びに簡
単な実現法に存する。
QAMシステムの復調器では搬送波再生が必要でありこ
の搬送波再生装置は等化器性能を十分生かし得るには当
該等化器の後方に有利に配置される。直線的ひずみ（多
経路（マルチパス）伝播）の場合にも搬送波再生位相制
御ループの位相固定が、非固定状態の搬送波制御ループ
の際にも収束し得る等化器によつて促進される（補強さ
れる）。
の搬送波再生装置は等化器性能を十分生かし得るには当
該等化器の後方に有利に配置される。直線的ひずみ（多
経路（マルチパス）伝播）の場合にも搬送波再生位相制
御ループの位相固定が、非固定状態の搬送波制御ループ
の際にも収束し得る等化器によつて促進される（補強さ
れる）。
この場合トランスバーサルフイルタは搬送波ループの
位相固定後はじめて有利な収束特性を有する純然たる判
定（デシジヨン）−帰還（フイードバツク）−等化器よ
り秀れている。よつて、本発明によれば直線的トランス
バーサルフイルタ部分により生じしめられる等化作用に
より、搬送波制御ループをして、比較的強い多経路ひず
みの場合にも位相固定させ得る。直線的トランスバーサ
ルフイルタのアクセス領域外１シンボル期間分のところ
にある残留ISIの主成分が、（搬送波制御ループの位相
固定後）判定−帰還される補正パルスによつて取除かれ
る。このことは最小位相ひずみの場合にのみ可能であ
る。
位相固定後はじめて有利な収束特性を有する純然たる判
定（デシジヨン）−帰還（フイードバツク）−等化器よ
り秀れている。よつて、本発明によれば直線的トランス
バーサルフイルタ部分により生じしめられる等化作用に
より、搬送波制御ループをして、比較的強い多経路ひず
みの場合にも位相固定させ得る。直線的トランスバーサ
ルフイルタのアクセス領域外１シンボル期間分のところ
にある残留ISIの主成分が、（搬送波制御ループの位相
固定後）判定−帰還される補正パルスによつて取除かれ
る。このことは最小位相ひずみの場合にのみ可能であ
る。
実現領域における本発明の回路の利点とするところは
判定−帰還結合路の遅延が、１シンボル期間より大であ
り、もつて、遅延による問題が回避されることである。
判定−帰還結合路の遅延が、１シンボル期間より大であ
り、もつて、遅延による問題が回避されることである。
第３図は６つの係数と、残留−ISIの低減のための１
つの判定−帰還結合係数（これはパラレル−イン／シリ
アル−アウト（並列−入力／直列−出力）によつて実現
されている）とを有するアダプテイブ（適応形）複素ト
ランスバーサル等化器を示す。Ｉ及びＱチヤネルを有す
る、QAMシステム用に設けられた複素（複合）装置構成
は両チヤネルにて同じように構成された等化器を有す
る。この場合一方のチヤネルから他方のチヤネルへのク
ロストークの補償が行なわれるべきであるから、各チヤ
ネル中に同じデータ（次数）の夫々２つの係数素子が設
けられておりこれらの係数素子は相互に接続されてい
る。わかり易くするため、調整素子に対する調整量（係
数）の発生生成に係る回路部分は省かれている、それと
いうのはその回路部分は第２図における相応の回路部分
に相応するからである。図中右の矢印で示されているの
はどの係数が調整素子に供給されるかだけである。チヤ
ネルＩ及びＱの帰還路は夫々、固有のチヤネルの等化器
にて係数C3を有する調整素子に接続されており、同時に
クロマトークの補償のため他方のチヤネルの等化器にお
ける同じ次数の第２調整素子に接続されている。異なる
係数を明示するため、帰還結合路の接続されている係数
（素子）C3は例えば他のすべての係数に対して付加的イ
ンデツクス（サフイツクス）が付されている。上記の記
号の後にＩ−チヤネル中で、上方調整素子39の係数はC
3IIで表わされ、下方調整素子40ではC3QIで表わされて
おり、一方、Ｑ−チヤネル中では上方調整素子42の係数
はC3IQで表わされ、下方調整素子43の係数はC3QQで表わ
されている。
つの判定−帰還結合係数（これはパラレル−イン／シリ
アル−アウト（並列−入力／直列−出力）によつて実現
されている）とを有するアダプテイブ（適応形）複素ト
ランスバーサル等化器を示す。Ｉ及びＱチヤネルを有す
る、QAMシステム用に設けられた複素（複合）装置構成
は両チヤネルにて同じように構成された等化器を有す
る。この場合一方のチヤネルから他方のチヤネルへのク
ロストークの補償が行なわれるべきであるから、各チヤ
ネル中に同じデータ（次数）の夫々２つの係数素子が設
けられておりこれらの係数素子は相互に接続されてい
る。わかり易くするため、調整素子に対する調整量（係
数）の発生生成に係る回路部分は省かれている、それと
いうのはその回路部分は第２図における相応の回路部分
に相応するからである。図中右の矢印で示されているの
はどの係数が調整素子に供給されるかだけである。チヤ
ネルＩ及びＱの帰還路は夫々、固有のチヤネルの等化器
にて係数C3を有する調整素子に接続されており、同時に
クロマトークの補償のため他方のチヤネルの等化器にお
ける同じ次数の第２調整素子に接続されている。異なる
係数を明示するため、帰還結合路の接続されている係数
（素子）C3は例えば他のすべての係数に対して付加的イ
ンデツクス（サフイツクス）が付されている。上記の記
号の後にＩ−チヤネル中で、上方調整素子39の係数はC
3IIで表わされ、下方調整素子40ではC3QIで表わされて
おり、一方、Ｑ−チヤネル中では上方調整素子42の係数
はC3IQで表わされ、下方調整素子43の係数はC3QQで表わ
されている。
Ｉ及びＱチヤネルにおける等化器は同じらうに構成さ
れていて、その結果１つの等化器の構成について説明す
れば足りる。而して、Ｉチヤネル中では調整素子はそれ
のそれぞれ所属の加算素子が入力側にて相互に並列に配
置されている。これに対してそれの出力側は遅延−加算
素子45〜54の直列接続体に接続される。係数C3を有する
両調整素子39,40に所属する加算素子41は係数C3を有す
る調整素子42,43用の加算素子44と同じように、上記直
列接続体のそのつど最後の加算素子54に接続されてお
り、上記加算素子54には係数C0に対する調整素子55が後
置接続されている。この調整素子55はアンプ56を介して
A/D変換器57と接続されており、この変換器57の出力側
からは帰還結合路がループ遅延3Tを以て、D/A変換器58
と、ローパスフイルタ60を介してＩチヤネルの係数C3II
を有する調整素子39と、Ｑチヤネルの係数C3Iを有する
調整素子42と接続されている。
れていて、その結果１つの等化器の構成について説明す
れば足りる。而して、Ｉチヤネル中では調整素子はそれ
のそれぞれ所属の加算素子が入力側にて相互に並列に配
置されている。これに対してそれの出力側は遅延−加算
素子45〜54の直列接続体に接続される。係数C3を有する
両調整素子39,40に所属する加算素子41は係数C3を有す
る調整素子42,43用の加算素子44と同じように、上記直
列接続体のそのつど最後の加算素子54に接続されてお
り、上記加算素子54には係数C0に対する調整素子55が後
置接続されている。この調整素子55はアンプ56を介して
A/D変換器57と接続されており、この変換器57の出力側
からは帰還結合路がループ遅延3Tを以て、D/A変換器58
と、ローパスフイルタ60を介してＩチヤネルの係数C3II
を有する調整素子39と、Ｑチヤネルの係数C3Iを有する
調整素子42と接続されている。
本発明の装置構成により、大して回路技術上のコスト
をかけずに等化器能率の著しい向上が得られる。
をかけずに等化器能率の著しい向上が得られる。
発明の効果 本発明によれば従来の直線等化技術による性能改善の
悪さ等の欠点を克服し、殊にデジタル指向性無線システ
ムに適する簡単な構成なアダプテイブトランスバーサル
フイルタを実現できるという効果が奏される。
悪さ等の欠点を克服し、殊にデジタル指向性無線システ
ムに適する簡単な構成なアダプテイブトランスバーサル
フイルタを実現できるという効果が奏される。
第1a図〜第1d図は等化過程の説明用ダイヤグラムを表わ
す図、第２図は直列入力側と並列入力側とを有するアダ
プテイブトランスバーサル等化器の実施例の構成図、第
３図は並列入力側と直列出力側とを有するアダプテイブ
複素形トランスバーサル等化器の実施例の構成図であ
る。 １〜5:遅延素子、６〜12:調整素子、
す図、第２図は直列入力側と並列入力側とを有するアダ
プテイブトランスバーサル等化器の実施例の構成図、第
３図は並列入力側と直列出力側とを有するアダプテイブ
複素形トランスバーサル等化器の実施例の構成図であ
る。 １〜5:遅延素子、６〜12:調整素子、
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭54−54559（ＪＰ，Ａ) 特開 昭56−78243（ＪＰ，Ａ) 特開 昭57−57023（ＪＰ，Ａ)
Claims (1)
- 【請求項１】夫々遅延時間Ｔを有する縦続接続された複
数の遅延素子を有し前記遅延時間Ｔは２つの順次連続す
る送信された信号ないし符号の相互間隔に相応し、さら
に加算器の入力側と接続された複数の制御素子を有し、
該制御素子の制御操作量は判定手段の出力信号から導出
される係数を表すものであり、 前記判定手段によってはゼロフォーシングアルゴリズム
により調整設定される当該制御素子の正及び負の係数が
生成されるように構成され、前記のゼロフォーシングア
ルゴリズムによってアダプティブトランスバーサルフィ
ルタ型式が規定されるものであり、 前記のゼロフォーシングアルゴリズムにより特定される
型式のアダプティブトランスバーサルフィルタでは前記
の負の制御係数を有する制御素子と前記の正の制御係数
を有する制御素子との間のセンタ位置にて制御機能をも
たない制御係数１を有する制御素子が設けられており、
前記の制御係数１を有する制御素子を中心にして（該制
御係数１の制御素子に対して相対的位置関係で）進み側
か遅れ側かに応じて定まる正か負の係数を有する制御素
子が配置されている、アダプティブトランスバーサル等
化器において、 判定制御される巡回回路を形成する直線的トランスバー
サルフィルタ手段を有し該直線的トランスバーサルフィ
ルタ手段は該フィルタ手段のアクセス領域につづいたと
ころに補正パルスのため少なくとも１つの付加的な正の
判定帰還結合係数を生成するものであり、 前記直線的トランスバーサルフィルタ手段の巡回遅延を
成すループ（リカーシブ）遅延（3T）が、シンボル期間
のｎ倍ないし（ｎ＋ｉ）（例えばｎ＝2,i＝1,よってｎ
＋ｉ＝３（Ｔ））倍に相応し、但し、ｍはｍ０の整
数、ｉはｉ１の整数、ｎはｎ２の整数であり、当該
トランスバーサルフィルタはＩチャネル及びＱチャネル
中に同じように構成された等化器部を有する複数トラン
スバーサルフィルタとして構成されており、各チャネル
の判定手段出力側から固有のチャネル及び他方のチャネ
ルの当該の調整素子まで巡回遅延付きの帰還結合路が設
けれており、該巡回遅延付きの帰還結合路はローパスフ
ィルタに接続されたＡ−Ｄ変換器を有し前記ローパスフ
ィルタは遅延素子（3T）に接続されるように構成されて
いることを特徴とするアダプティブトランスバーサル等
化器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3535390 | 1985-10-03 | ||
| DE3535390.2 | 1985-10-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6286926A JPS6286926A (ja) | 1987-04-21 |
| JPH0813011B2 true JPH0813011B2 (ja) | 1996-02-07 |
Family
ID=6282713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61234701A Expired - Lifetime JPH0813011B2 (ja) | 1985-10-03 | 1986-10-03 | アダプテイブトランスバ−サル等化器 |
Country Status (13)
| Country | Link |
|---|---|
| US (1) | US4745623A (ja) |
| EP (1) | EP0218181B1 (ja) |
| JP (1) | JPH0813011B2 (ja) |
| AR (1) | AR241298A1 (ja) |
| AT (1) | ATE60857T1 (ja) |
| AU (1) | AU587501B2 (ja) |
| BR (1) | BR8604776A (ja) |
| DE (1) | DE3677447D1 (ja) |
| ES (1) | ES2019862B3 (ja) |
| GR (1) | GR3001438T3 (ja) |
| MX (1) | MX161447A (ja) |
| NO (1) | NO173969C (ja) |
| YU (1) | YU46740B (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1188626B (it) * | 1986-03-25 | 1988-01-20 | Gte Telecom Spa | Metodo e dispositivo di equalizzazione adattiva cieca |
| YU47270B (sh) * | 1986-10-31 | 1995-01-31 | Siemens Aktiengesellschaft Berlin I Minhen | Adaptivni korektor frekvencijskog domena za digitalne radio relejne sisteme |
| US5042026A (en) * | 1987-03-03 | 1991-08-20 | Nec Corporation | Circuit for cancelling whole or part of a waveform using nonrecursive and recursive filters |
| JPH02292918A (ja) * | 1989-05-08 | 1990-12-04 | Hitachi Ltd | ４相変調信号の受信装置 |
| SE469251B (sv) * | 1991-10-16 | 1993-06-07 | Ericsson Telefon Ab L M | Beslutsaaterkopplad olinjaer utjaemnare |
| JP2934353B2 (ja) * | 1992-06-24 | 1999-08-16 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| FI98578C (fi) * | 1995-04-24 | 1997-07-10 | Nokia Technology Gmbh | Menetelmä ja piirijärjestely tiedonsiirtosignaalin viivästyneiden komponenttien kompensoimiseksi |
| DE19526257B4 (de) * | 1995-07-19 | 2005-01-05 | Marconi Communications Gmbh | Adaptiver Kanalentzerrer |
| GB2305828B (en) * | 1995-09-29 | 2000-06-14 | Sony Corp | Automatic equalizer and digital signal reproducing apparatus carrying the same |
| DE502007002632D1 (de) * | 2006-07-14 | 2010-03-04 | Nokia Siemens Networks Gmbh | Empfängerstruktur und verfahren zur demodulation eines quadraturmodulierten signals |
| US8995520B2 (en) * | 2011-02-14 | 2015-03-31 | Fujitsu Limited | Analog continuous-time phase equalizer for data transmission |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5454559A (en) * | 1977-10-11 | 1979-04-28 | Fujitsu Ltd | Automatic equalizer |
| JPS54109720A (en) * | 1978-02-16 | 1979-08-28 | Toshiba Corp | Ghost signal erasing device |
| AU532416B2 (en) * | 1979-09-19 | 1983-09-29 | Plessey Overseas Ltd. | Transversal equalisers |
| JPS5678243A (en) * | 1979-11-30 | 1981-06-27 | Fujitsu Ltd | Data mode converging method |
| JPS5757023A (en) * | 1980-09-24 | 1982-04-06 | Toshiba Corp | Transversal equalizer |
| JPS5827475A (ja) * | 1981-08-11 | 1983-02-18 | Hitachi Ltd | ゴ−スト除去装置 |
| US4524424A (en) * | 1982-02-18 | 1985-06-18 | Rockwell International Corporation | Adaptive spectrum shaping filter |
| NL8202438A (nl) * | 1982-06-16 | 1984-01-16 | Philips Nv | Eindinrichting voor een duplex transmissiestelsel. |
| US4468786A (en) * | 1982-09-21 | 1984-08-28 | Harris Corporation | Nonlinear equalizer for correcting intersymbol interference in a digital data transmission system |
| JPS59211313A (ja) * | 1983-05-17 | 1984-11-30 | Toshiba Corp | 自動等化器 |
| US4550415A (en) * | 1983-11-16 | 1985-10-29 | At&T Bell Laboratories | Fractionally spaced equalization using nyquist-rate coefficient updating |
-
1986
- 1986-08-07 AR AR86304839A patent/AR241298A1/es active
- 1986-09-10 YU YU157986A patent/YU46740B/sh unknown
- 1986-09-22 NO NO863760A patent/NO173969C/no unknown
- 1986-09-25 US US06/911,675 patent/US4745623A/en not_active Expired - Lifetime
- 1986-09-30 MX MX3891A patent/MX161447A/es unknown
- 1986-10-01 ES ES86113479T patent/ES2019862B3/es not_active Expired - Lifetime
- 1986-10-01 AT AT86113479T patent/ATE60857T1/de not_active IP Right Cessation
- 1986-10-01 EP EP86113479A patent/EP0218181B1/de not_active Expired - Lifetime
- 1986-10-01 DE DE8686113479T patent/DE3677447D1/de not_active Expired - Lifetime
- 1986-10-02 AU AU63442/86A patent/AU587501B2/en not_active Ceased
- 1986-10-02 BR BR8604776A patent/BR8604776A/pt not_active IP Right Cessation
- 1986-10-03 JP JP61234701A patent/JPH0813011B2/ja not_active Expired - Lifetime
-
1991
- 1991-02-07 GR GR90400383T patent/GR3001438T3/el unknown
Also Published As
| Publication number | Publication date |
|---|---|
| DE3677447D1 (de) | 1991-03-14 |
| NO173969C (no) | 1994-02-23 |
| EP0218181B1 (de) | 1991-02-06 |
| ATE60857T1 (de) | 1991-02-15 |
| NO863760D0 (no) | 1986-09-22 |
| JPS6286926A (ja) | 1987-04-21 |
| US4745623A (en) | 1988-05-17 |
| YU157986A (en) | 1988-12-31 |
| BR8604776A (pt) | 1987-06-30 |
| MX161447A (es) | 1990-09-27 |
| AU6344286A (en) | 1987-04-09 |
| ES2019862B3 (es) | 1991-07-16 |
| GR3001438T3 (en) | 1992-09-25 |
| NO863760L (no) | 1987-04-06 |
| YU46740B (sh) | 1994-04-05 |
| NO173969B (no) | 1993-11-15 |
| AR241298A1 (es) | 1992-04-30 |
| AU587501B2 (en) | 1989-08-17 |
| EP0218181A1 (de) | 1987-04-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4053837A (en) | Quadriphase shift keyed adaptive equalizer | |
| US7616686B2 (en) | Method and apparatus for generating one or more clock signals for a decision-feedback equalizer using DFE detected data | |
| US5471504A (en) | Bilinear decision feedback equalizer | |
| US7016406B1 (en) | Adaptation structure and methods for analog continuous time equalizers | |
| US7324589B2 (en) | Method and system for providing error compensation to a signal using feedback control | |
| US7830956B2 (en) | Method and system for processing a sampled signal | |
| AU615864B2 (en) | Demodulator with composite transversal equalizer and eye detection clock synchronizer | |
| JPH0813011B2 (ja) | アダプテイブトランスバ−サル等化器 | |
| Tellado-Mourelo et al. | Adaptive DFE for GMSK in indoor radio channels | |
| JPH0131810B2 (ja) | ||
| EP0939525A1 (en) | Sequence estimation for CPM signals | |
| JP2828292B2 (ja) | 差分コヒーレント復調装置のための自己適応等化器回路 | |
| JPH01157112A (ja) | 自動等化方式 | |
| JPH04271508A (ja) | 自動等化器 | |
| US6175591B1 (en) | Radio receiving apparatus | |
| US7289555B2 (en) | Method and system for signal processing using vector output from scalar data | |
| JP4389934B2 (ja) | クロック再生回路 | |
| CA1297170C (en) | Arrangement for equalizing and demodulating binary continuous-phase angle-modulated data signals with a modulation index 0.5. | |
| US7340016B2 (en) | Equalizers for multi-branch receiver | |
| Clark et al. | Pseudobinary and pseudoquaternary detection processes for linearly distorted multilevel QAM signals | |
| JP2611557B2 (ja) | 判定帰還形自動等化器 | |
| CA2013451C (en) | Adjacent channel interference canceller with means for minimizing intersymbol interference | |
| CA1278347C (en) | Correlation detecting circuit operable in a low frequency | |
| Clark et al. | Detection processes for a 9600 bit/s modem | |
| Higashi et al. | Dual‐mode equalization for digital mobile radio |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |