JP2005529537A - 改善された雑音特性を有するデルタ‐シグマ変調器 - Google Patents

Abstract

デルタ‐シグマ変調器において使用される積分器段は、演算増幅器（３１２）、演算増幅器（３１２）の出力部と加算ノードとを演算増幅器の入力側で結合する積分コンデンサ（Ｃ_Ｉ）、および帰還経路を含む。この帰還経路は、共通のプレートノードにおいて電気的に共通して結合された第一プレートを有する第一コンデンサ（＋Ｃ_ＲＥＦ）および第二コンデンサ（−Ｃ_ＲＥＦ）と、標本化位相中に選択された基準電圧をコンデンサの第二プレート上に標本化するためのスイッチング回路（３１０ａ〜３１０ｄ）とを含む。積分器段はスイッチ（３０５ａ、３０５ｂ）をさらに含んで積分位相中に共通のプレートノードおよび加算ノードを選択的に結合する。

Description

本発明は一般にスイッチトキャパシタ技術に関し、より詳細には雑音特性を改良したデルタ‐シグマ変調器に関する。

（関連技術の説明）
デルタ‐シグマ変調器はディジタル‐アナログ変換器（ＤＡＣ）およびアナログ‐ディジタル変換器（ＡＤＣ）において特に有用である。オーバーサンプリングにより、デルタ‐シグマ変調器の量子化雑音電力はオーバーサンプリング周波数帯域にわたって広がるが、この周波数帯域は通常、入力信号帯域幅よりもずっと広い。さらにデルタ‐シグマ変調器は、入力信号に対してはローパスフィルタとして、雑音に対してはハイパスフィルタとして作用することによりノイズシェーピングを行う。つまりほとんどの量子化雑音電力がこれにより信号帯域外にシフトする。

代表的なデルタ‐シグマ変調器は、負帰還で入力信号を加算する加算器、線形フィルタ、量子化器、および量子化器の出力と加算器の反転入力とを結合するディジタル‐アナログ変換器を備えたフィードバックループを含む。一次変調器では線形フィルタが単一の積分器段を有するが、より高次の変調器にあるフィルタは対応する数の積分器段のカスケードを有する。量子化器は１ビット型量子化器であってもよく、マルチビット型量子化器であってもよい。高次の変調器は低次の変調器以上に量子化雑音の伝搬特性を向上させたが、高次になるほど安定性がより重大な設計要素になる。

スイッチトキャパシタフィルタ／積分器は、デルタ‐シグマ変調器における積分器段など多数の用途に有用である。一般に、基本差動型スイッチトキャパシタ積分器は、標本化（荷電）位相中に入力信号を標本化コンデンサ上に標本化する。この位相中、基準標本化コンデンサ上に基準電圧を標本化することもできる。続くダンプ位相中、標本化コンデンサの電荷は、演算増幅器の加算ノード側で増幅器のフィードバックループにある積分器コンデンサへ転送される。演算増幅器は積分器の出力を促進する。

雑音特性はデルタ‐シグマ変調器の開発において設計上重大な制約となる。雑音は寄生容量やタイミングのずれを含む数多くの異なる要因に起因することがある。したがって雑音の低いデルタ‐シグマ変調器が要求される用途では、雑音を低減する改良技術が必要となる。

（発明の概要）
本発明原理による回路および方法は、例えばディジタル‐アナログ変換器やアナログ‐ディジタル変換器で使用されるデルタ‐シグマ変調器の性能を向上するのに特に有用である。標本化位相中に対応するコンデンサ。具体的な一実施形態によれば、デルタ‐シグマ変調器で使用される積分器段が開示され、この積分器段は、演算増幅器、演算増幅器の出力部と加算ノードとを演算増幅器の入力側で結合する積分コンデンサ、および帰還経路を含む。この帰還経路は、共通のプレートノードにおいて電気的に共通して結合された第一プレートを有する第一および第二コンデンサと、標本化位相中、選択された基準電圧をコンデンサの第二プレート上に標本化するためのスイッチング回路とを含む。積分器段は、積分位相中に共通のプレートノードおよび加算ノードを選択的に結合するためのスイッチをさらに含む。

本発明概念の適用によって得られる多くの利点のうちでも、変調器の積分器段における雑音特性および設計上の制約の軽減が向上されている。標本化中に基準パス帰還スイッチを加算ノードから絶縁することにより、これらのスイッチの寄生容量が引き起こす非線形性を回避することができる。さらに、デルタ‐シグマループ内で信号エネルギーを相殺し、それによりループ内雑音を少量の量子化雑音にまで低減するための技術が開示される。

（好ましい実施態様の詳細な説明）
本発明の原理およびそれらの利点は、図面の図１〜図４に描かれた実施態様を参照することにより最も良く理解される。それらの図面において同じ番号は同じ部分を指している。

図１は、本発明の原理を実施するのに好ましいシングルチップの音声アナログ‐ディジタル（Ａ／Ｄ）１００のハイレベル機能ブロック線図である。Ａ／Ｄ変換器１００は、デルタ‐シグマ・データ変換器を採用した実行可能な多数の応用例のうちの一つにすぎない。他の例としてはディジタル‐アナログ変換器（ＤＡＣ）およびコーデックが含まれる。

Ａ／Ｄ変換器１００は、左右のアナログ差動入力ＡＩＮＬ＋／−およびＡＩＮＲ＋／−でそれぞれ受信される左右のチャネルのアナログ音声データを変換するための二つの変換パスを含む。これらのアナログ入力はそれぞれ入力利得段１０１ａ、１０１ｂを通ってデルタ‐シグマ・アナログ‐ディジタル変換器（ＡＤＣ）２００ａ、２００ｂへと通過するが、この変換器を図２と併せて詳述する。デルタ‐シグマＡＤＣ２００ａ、２００ｂのディジタル出力は、標本化周波数を低減するデシメーションフィルタ１０７を通り、さらにローパスフィルタ１０８を通過する。デルタ‐シグマＡＤＣ２００ａ、２００ｂは、アナログ信号をオーバーサンプリング周波数で標本化し、ディジタルデータをシングルビット・マルチビットのいずれかで量子化に依存する型式においてオーバーサンプリング周波数で出力する。この結果得られる量子化雑音がシェーピングされて、これが通常音声帯域を越える周波数へシフトされる。

その結果、左右のチャネルのディジタル音声データがシリアル出力インタフェース１０９の単一のシリアルポートＳＤＯＵＴを通って出力されるが、このことはディジタル・インタフェース・フォーマット（ＤＩＦ）に従い、シリアルクロックＳＣＬＫおよび左右クロックＬＲＣＬＫにタイミングされている。ＳＣＬＫクロックおよびＬＲＣＬＫクロックは、受信されるマスタークロックＭＣＬＫに応答して、関連するデータと共に外部で生成して変換器１００へ入力することができるが、チップ上で生成することもできる。

図２は、入力加算器２０１および５つの積分器段２０２ａ〜２０２ｅを有する代表的な５次デルタ‐シグマ変調器２００である。デルタ‐シグマ変調器２００は、各積分器段の出力が利得段（増幅器）２０３ａ〜２０３ｅを通って出力加算器２０４へと通過する加重フィードフォーワード設計である。増幅器２０３ａ〜２０３ｅにより、積分器段の出力を加算器２０４の入力側で加重することができる。加算器２０４からの出力は、マルチビット・ディジタル出力信号を生成するマルチビット型量子化器２０５により量子化される。さらに、量子化器２０５からの出力がダイナミック・エレメント・マッチング（ＤＥＭ）回路２０６およびマルチビット型ディジタル‐アナログ変換器（ＤＡＣ）２０７を通って加算器２０１の反転入力へ帰還される。（議論のために５次フィードフォワード設計を選択した。実際に実施するにあたっては、変調器の次元も構造も変化することになる。デルタ‐シグマ変調器の位相についての一般的な議論は、例えばＮｏｒｓｗｏｒｔｈｙ等の「Ｄｅｌｔａ−Ｓｉｇｍａ Ｄａｔａ Ｃｏｎｖｅｒｔｅｒｓ， Ｔｈｅｏｒｙ， Ｄｅｓｉｇｎ ａｎｄ Ｓｉｍｕｌａｔｉｏｎ， ＩＥＥＥ Ｐｒｅｓｓ， １９９６などの文献に記載されている）。

図２は付加的なフィードフォワード・パスも示しており、変調器入力２１０と加算器２０４との間に増幅器２０８を含んでいる。増幅器段２０８の利得は
利得＝（１／量子化器の利得）＊（１／マルチビットＤＡＣの利得）
であるのが好ましい。この付加的フィードフォワード・パスの目的は、デルタ‐シグマループからの入力信号エネルギーを可能な限り多く相殺することである。この結果、変調器内のほとんどの雑音が量子化雑音となる。そして変調器２００内の部分回路の設計の制約を軽減することができる。例えば、第一積分器段２０２ａは通常、変調器全体の雑音特性の主な要因であるが、このフィードフォワード技術によって第一積分器段の出力側の信号エネルギーが減少することになり、したがってこの段のオペアンプのＤＣ利得のようなパラメータも低減することができる。装置の電力消費量もダイサイズも低減することができる。

図３Ａは、デルタ‐シグマ変調器２００の第一積分器段２０２ａ、加算器２０４、およびＤＡＣ２０７に対応する積分スイッチトキャパシタ加算器−ＤＡＣ−積分器回路３００の電気回路図である。一般に歪みの性能を設定するにあたってはデルタ‐シグマ変調器の第一積分器段の設計が一番重要であり、したがって以下の議論の焦点となるものである。しかし以下で議論する概念は、様々な遅延型および非遅延型スイッチトキャパシタ積分器を含む多くのスイッチトキャパシタの応用例において有用である。

スイッチトキャパシタ積分器３００は、一般に重なりをもたない２つの位相φ_１およびφ_２で作動する。位相φ_１およびφ_２のタイミングを図４に示す。遅延型位相φ_１ｄおよびφ_２ｄは位相φ_１およびφ_２の遅延型変形である。さらに議論するように、好適な実施態様において各遅延型位相は粗い（Ｒ）部分位相および細かい（Ｆ）部分位相（部分位相φ_１ｄＲ、φ_１ｄＦ、φ_２ｄＲ、φ_２ｄＦ）からなる。また、図示する実施態様では、入力信号Ｖ_ＩＮおよび／または基準信号Ｖ_ＲＥＦを標本化するのにダブルサンプリング技術を活用する。ダブルサンプリングするために、φ_１標本化中は各標本化コンデンサの入力プレートが所定の極性でＶ_ＩＮあるいはＶ_ＲＥＦのいずれかと結合されている。φ_２の積分中は各標本化コンデンサ入力プレート側の対応する電圧が極性を反転することによって、その入力プレートの電荷が反対側のプレートにかけられる。

一般的な場合、位相φ_１中にスイッチ３０４ａ、３０４ｂは閉である。遅延型位相φ_１ｄ中にスイッチ３０１ａ〜３０１ｄおよび３０４ａ、３０４ｂは閉となり、差動入力電圧Ｖ_ＩＮが入力標本化コンデンサ（Ｃ_ＩＮ）３０３ａ、３０３ｂ上に標本化される。スイッチ３０２ａ〜３０２ｄおよび３０５ａ、３０５ｂは位相φ_１中には開となる。

基準電圧も位相φ_１中にＤＡＣ２０７により標本化されて加算ノードＡおよびＢへ送り出される。ＤＥＭ回路２０６からのディジタル・ビット（Ｄ）およびその相補（／Ｄ）に応答して作動するｎビット型ＤＡＣの２つのデータパスを、参照のため図３Ｂにさらに詳しく示す。

位相φ_１中、一般に差動基準信号Ｖ_ＲＥＦは、スイッチ３０７ａ〜３０７ｄおよび３０４ａ、３０４ｂ（図３Ａ）により各パスの基準標本化コンデンサ（Ｃ_ＲＥＦ）の３０６ａ、３０６ｂ上に標本化される。位相φ_１中スイッチ３０９ａ〜３０９ｄ（図３Ａ）は開である。各パスのスイッチ３１０ａ〜３１０ｄは、相補ビットＤｘおよび／Ｄｘの制御下において基準標本化コンデンサＣ_ＲＥＦの入力プレート３０６ａ、３０６ｂを共通のプレート（電荷共有）ノードＡおよびＢと結合あるいは交差結合させる（ここで、ｘは対応するビット／量子化器・ＤＥＭ回路からの基準標本化パス０〜ｎの指数）。換言すれば、所定の基準標本化パスのスイッチ３１０ａ〜３１０ｄの構成は、コンデンサの入力プレート３０６ａ、３０６ｂ側の電圧の極性を定める。

位相φ_２中、標本化スイッチは、スイッチ３０２ａ〜３０２ｄが閉になりスイッチ３０１ａ〜３０１ｄおよび３０４ａ〜３０４ｄが入力信号パス用に開になることによってそれらの構成を反転させる。基準パスについてはスイッチ３０７ａ〜３０７ｄが開となりスイッチ３０９ａ〜３０９ｄが閉となる。コンデンサＣ_ＩＮおよびＣ_ＲＥＦの入力プレートの電荷が出力（トップ）プレート、および共通のプレート（電荷共有）ノードＡおよびＢへかけられる。遅延型位相φ_２ｄ中、スイッチ３０５ａ、３０５ｂは閉となって、基準標本化コンデンサＣ_ＩＮおよびＣ_ＲＥＦのトッププレートからの共通ノードＡおよびＢ側の電荷を、オペアンプ３１２（加算ノード）の反転入力（−）と非反転入力（＋）、および積分器コンデンサ（Ｃ_Ｉ）３１３ａ、３１３ｂの加算ノードへと転送する。

既に記載したように、好適な積分器３００は粗い部分位相および細かい部分位相で動作する。粗い遅延型部分位相φ_１ｄＲ中には、標本化コンデンサＣ_ＩＮおよびＣ_ＲＥＦの入力プレートは、電流の電荷を大きくする粗いバッファ３１４ａ〜３１４ｄおよび３１５ａ〜３１５ｄにより励振される。したがって、細かい遅延型部分位相φ_１ｄＦ中に、対応する入力電圧または基準電圧と直接結合することにより、入力プレートＰは完全な標本化電圧となる。より重要なのは、粗いバッファ３１４および３１５があることにより、コンデンサ入力プレートＰの電圧を反対側の電圧の方へ迅速に転回して標本化された電荷をトッププレートＰ’および積分コンデンサＣ_Ｉへ転送するような粗い遅延型部分位相φ_２ｄＲ中の励振が増大するということである。細かい遅延型部分位相φ_２ｄＦ中に入力コンデンサ（Ｃ_ＩＮ）および基準コンデンサ（Ｃ_ＲＥＦ）の入力プレートＰを適切な入力部へ直接結合すると、電荷の転送が完了する。

本発明概念によれば、各基準パスの基準コンデンサ３０６の前側にＤＡＣスイッチ３１０が配置される。換言すれば、スイッチ３１０はコンデンサＣ_ＲＥＦの入力プレートＰ側で電荷を切り換える。このことは従来の設計で電荷が出力側あるいはトッププレートＰ’側で加算されるのと対照的である。

基準コンデンサＣ_ＲＥＦの前側にスイッチ３１０を配置して、対応する基準コンデンサ３０６ａおよび３０６ｂのトッププレートを共通にして製作するか、あるいは共に束ねるのが好ましい。この特徴を線３１１ａ、３１１ｂにより全体として図３Ｂに示す。これらの線は、基準コンデンサ３０６ａの全トッププレートＰ’の共通性（線３１１ａ）、および基準コンデンサ３０６ｂの全トッププレートＰ’の共通性（線３１１ｂ）を表す。

図３Ｃは、ゲート‐ソース寄生容量をもつ回路要素ＣＧＳおよびゲート‐ドレイン寄生容量をもつ回路要素ＣＧＤを示す１つのスイッチ３１０の概念図である。量子化器２０５・ＤＥＭ２０６の回路から着信する制御信号Ｄｘおよび／Ｄｘは変調器入力信号に依存しない。したがってスイッチ３１０が切り替わる時、寄生容量をもつ回路要素ＣＧＳおよびＣＧＤは入力信号に依存せずに充電・放電する。この充電が積分コンデンサＣ_Ｉへ結合されることになっていたならば、オペアンプ３１２の出力に、したがってシステム全体に概して非線形性が現れるであろう。しかしスイッチ３１０が図３Ｂのように構成されて加算ノードＡおよびＢから絶縁されているので、スイッチ３１０の寄生容量による非線形性は導かれない。

制御信号Ｄｘおよび／Ｄｘのためのスイッチ３１０の構成は、現行のφ_１が開始する前に設定される。この「決定」を時間的余裕を持って行うために、制御信号Ｄｘおよび／Ｄｘが先行サイクルであるφ_２中に生成されるのが好ましい。このタイミングにより、現行サイクルの位相φ_１が立ち上がらないうちに、Ｄｘおよび／Ｄｘは出力を量子化器２０６からＤＥＭ回路２０７を通りスイッチ３１０へと伝搬することができる。

図３Ｂの構成の１つの利点は、共通のプレート（電荷共有）ノードＡおよびＢで電荷を相殺するこの構成の能力である。理想的なデルタ‐シグマ変調器において、ノードＡおよびＢ側の入力信号の電荷と帰還信号の電荷は、小さい量子化雑音の電荷のみが積分コンデンサＣ_Ｉ上に転送されるように相殺し合う。しかし現実実務では、これら２つの電荷が加算ノードに同時に、あるいはほぼ同時に到達しない場合、入力信号あるいは帰還信号の電荷が大きいとこれが積分コンデンサ上に転送される。これが起きるとオペアンプ出力側で大きな信号の揺れが現れる。

従来の変調器の位相とは対照的に、変調器２００では入力信号および帰還信号の電荷は、加算スイッチ３０５の前に配置される共通ノードＡおよびＢで加算される。その結果、入力コンデンサＣ_ＩＮおよび基準コンデンサＣ_ＲＥＦからの電荷がφ_１中にノードＡおよびＢ側で共有されてから加算スイッチ３０５が閉となり、電荷が演算増幅器入力側の加算ノードに転送される。前述の通り位相φ_２中では全パスからの電荷が切り換えられて共有ノードＡおよびＢを充電する。このタイミングにより、スイッチ３０５が閉じている遅延型位相２（φ_２ｄ）中に小さい量子化雑音の電荷のみがオペアンプ入力へ転送されるように、コンデンサＣ_ＩＮ・Ｃ_ＲＥＦからの入力信号および帰還信号の電荷をノードＡおよびＢで相殺させることができる。

第一積分器段のノードＡおよびＢが信号入力Ｖ_ＩＮ＋およびＶＩＮ−から切断された後に信号フィードフォワード・パスが切断されるのが好ましい。さらに、入力信号フィードフォワード・パスは、量子化器の比較演算の直後に変調器入力から切断されるのが好ましい。これらのステップをとる利点は、フィードフォワード・パスの記述によって引き起こされる信号の不必要な標本化を最小限にできることである。さらにフィードフォワード・パスは入力信号と内部量子化雑音との間をリンクさせることがある。したがって、フィードフォワード・パスの設計には入力信号が弱まる可能性を回避するよう注意しなければならない。

本発明とその利点を詳述したが、添付のクレームによって定義する本発明の精神および範囲から逸脱することなく、本明細書における様々な変更、代用、および修正が可能であることが理解されるべきである。

本発明とその利点をより完全に理解するために、以下の説明を添付の図面と併せて次に参照する。
図１は、本発明原理の応用例を示すのに好ましいアナログ‐ディジタル変換器のハイレベル機能ブロック線図である。 図２は、例えば図１に示すアナログ‐ディジタル変換器の回路およびシステムで使用するのに好適な例示的５次デルタ‐シグマ変調器の機能ブロック線図である。 図３Ａは、図２に示す第一積分器段および積分マルチビットＤＡＣのより詳細な機能ブロック線図である。 図３Ｂは、図３Ａに示す積分マルチビットＤＡＣのより詳細な機能ブロック線図である。 図３Ｃは、代表的な寄生容量をもつ回路要素を示す図３Ｂのスイッチのうちの一つの概念線図である。 図４は、図２のデルタ‐シグマ変調器の動作を示すタイミング線図である。

Claims (27)

1. デルタ‐シグマ変調器で使用するための積分器段であって、この積分器段が、
   演算増幅器と、
   演算増幅器の出力部と加算ノードとを演算増幅器の入力側で結合する積分コンデンサと、
   第一および第二帰還経路であって、そのそれぞれが標本化位相中に基準電圧を対応するコンデンサの第一プレート上に選択的に標本化するためのスイッチング回路を含み、帰還経路のコンデンサの第二プレートが共通のプレートノードにおいて共通に結合されている第一および第二帰還経路と、
   積分位相中に共通のプレートノードおよび加算ノードを選択的に結合するためのスイッチと
   を有する積分器段。
2. 演算増幅器の第二出力を第二加算ノードと演算増幅器の第二入力側で結合する第二積分コンデンサと、
   第三および第四帰還経路であって、そのそれぞれが標本化位相中に基準電圧を対応するコンデンサの第一プレート上に選択的に標本化するためのスイッチング回路を含み、第三および第四帰還経路のコンデンサの第二プレートが共通の第二プレートノードで共通に結合されており、第三および第四帰還経路が第一および第二帰還経路に対して差動的に基準電圧を標本化する第三および第四帰還経路と、
   積分位相中に共通の第二プレートノードおよび第二加算ノードを選択的に結合するための第二スイッチと
   をさらに有する、請求項１記載の積分器段。
3. スイッチング回路が、制御信号に応答して対応する帰還経路の第一および第二基準電圧入力を選択的に結合および交差結合するためのスイッチを有する、請求項１記載の積分器段。
4. ループフィルタを有するデルタ‐シグマ変調器であって、このループフィルタが積分器段を有し、この積分器段が、
   演算増幅器と、
   演算増幅器の出力部および加算ノードを演算増幅器の入力側で結合する積分コンデンサと、
   マルチビット型ディジタル‐アナログ変換器と
   を有し、このマルチビット型ディジタル‐アナログ変換器が、
   共通ノードで共通に結合された第一プレートを有する第一および第二コンデンサと、
   標本化位相中、選択された基準電圧を対応するコンデンサの１つの第二プレート上に選択的に標本化するためのスイッチング回路と、
   積分位相中、共通ノードを加算ノードと選択的に結合するためのスイッチング回路と
   を有する、デルタ‐シグマ変調器。
5. フィードフォワード構成においてループフィルタの出力部に結合された出力加算器と、
   ループフィルタ入力部および出力加算器を結合してループフィルタ入力への入力信号エネルギーを相殺するための選択された利得のフィードフォワード・パスと
   をさらに有する、請求項４記載のデルタ‐シグマ変調器。
6. ディジタル‐アナログ変換器のスイッチング回路へ制御信号を帰還するための量子化器をさらに有し、フィードフォワード・パスの利得が量子化器およびディジタル‐アナログ変換器の利得に反比例である、請求項５記載のデルタ‐シグマ変調器。
7. 出力加算器の入力部に結合された出力部を有する複数のフィルタ段と、
   出力加算器の出力部に結合されて、少なくとも１つのフィルタ段へ制御信号を帰還するための利得を有するフィードバックループと、
   変調器の入力部および出力加算器の入力部を結合し、フィードバックループの利得にほぼ反比例する利得を有するフィードフォワード・パスと、
   を有するデルタ‐シグマ変調器。
8. フィードバックループが量子化器とＤＡＣとを有し、フィードフォワード・パスの利得がおよそ
   １／量子化器の利得＊１／ＤＡＣの利得
   である、請求項７記載のデルタ‐シグマ変調器。
9. 演算増幅器および関連の積分コンデンサと、
   標本化位相中に入力信号の電荷を入力標本化コンデンサ上に標本化し、積分位相の第一周期中に入力信号の電荷を共通ノードへ転送するための入力信号スイッチング回路と、
   標本化位相中に基準電荷を複数の基準標本化コンデンサ上に標本化し、積分位相の第一周期中に共通ノードへ基準電荷を転送するために、フィードバックループが生成する複数の制御信号により制御されるスイッチを含む基準電圧スイッチング回路と、
   積分位相の第二周期中に共通ノードから積分コンデンサへ電荷を転送するための加算スイッチと
   を備えた積分器段をフィルタ段の選択された１つが有する、請求項７記載のデルタ‐シグマ変調器。
10. 複数の基準標本化コンデンサの選択された１つ１つの選択されたプレートが電気的に共通に結合されている、請求項９記載のデルタ‐シグマ変調器。
11. さらに、フィードバックループが量子化器とＤＡＣとを結合するダイナミック・エレメント・マッチング・ロジックをさらに含む、請求項８記載のデルタ‐シグマ変調器。
12. 基準電圧スイッチング回路のスイッチが、第一および第二基準電圧レールの選択された１つに基準標本化コンデンサを選択的に結合する、請求項９記載のデルタ‐シグマ変調器。
13. 入力信号スイッチング回路が、標本化位相のうちの粗い部分位相、および細かい部分位相において入力信号電荷を標本化する、請求項９記載のデルタ‐シグマ変調器。
14. 基準電圧スイッチング回路が、標本化位相のうちの粗い部分位相、および細かい部分位相において基準電圧を標本化する、請求項９記載のデルタ‐シグマ変調器。
15. 続く第二差動サイクルの標本化位相の前に基準スイッチング回路のスイッチを構成するために、第一差動サイクルの積分位相中に制御信号が生成される、請求項９記載のデルタ‐シグマ変調器。
16. スイッチトキャパシタ積分器を差動するための方法であって、このスイッチトキャパシタ積分器が、
    標本化位相中に、制御信号に応答して選択された極性の基準電圧を基準コンデンサの入力プレート上に選択的に標本化するステップと、
    標本化位相中に、入力信号電圧を入力標本化コンデンサ上に選択的に標本化するステップと、
    積分位相の第一周期中に、標本化された電圧を基準標本化コンデンサおよび入力標本化コンデンサから共通ノードへ転送するステップと、
    積分位相の第二周期中に、標本化された電圧を共通ノードから積分コンデンサへ伝達するステップと
    を含む方法。
17. 基準電圧を標本化する前記ステップに先行して、積分位相中に制御信号を生成するステップをさらに含む、請求項１６記載の方法。
18. フィルタの出力信号を出力加算器へフィードフォワードする複数の出力部を有するループフィルタと、加算器の出力部からの帰還信号をループフィルタの入力部へ結合するためのフィードバックループとを含むデルタ‐シグマ変調器を作動するための方法であって、この方法が、
    変調器への入力信号エネルギーを相殺するために、変調器入力部から出力加算器へとフィードフォワード・パスを通る入力信号を選択された利得でフィードフォワードするステップを含む方法。
19. フィードフォワードする前記ステップが、
    ループフィルタ入力部の入力段を変調器入力部から切断するサブステップと、
    続いてフィードフォワード・パスを変調器入力部から切断するサブステップと
    を含む、請求項１８記載の方法。
20. 帰還経路が帰還信号を生成した後にフィードフォワード・パスが切断される、請求項１９記載の方法。
21. 選択された極性にある第一および第二基準パスの第一および第二基準コンデンサのトッププレートを共通ノードで共に結合するステップと、
    共通ノードを積分コンデンサに選択的に結合するために、共通ノードと積分コンデンサとの間でスイッチを結合するステップと
    を含む、スイッチトキャパシタ積分器でパスと積分コンデンサとを相互接続する方法。
22. 基準コンデンサの入力プレートを選択された極性の基準電圧へ選択的に結合するためのスイッチを提供するステップをさらに含む、請求項２１記載の相互接続方法。
23. 入力信号標本化コンデンサのトッププレートを加算ノードに結合するステップをさらに含む、請求項２１記載の相互接続方法。
24. ループフィルタを備えたデルタ‐シグマ変調器を差動する方法であって、このループフィルタが積分器段と、量子化器と、第一および第二コンデンサとを含み、この第一および第二コンデンサが、共通の第一プレートと、量子化器が生成する制御信号に応答して選択された基準電圧をコンデンサのそれぞれの第二プレートに選択的に標本化するための第一スイッチング回路と、コンデンサの共通の第一プレートから積分器段の入力部へ電荷を転送するための第二スイッチング回路とを有する方法であって、この方法が、
    第一標本化位相中に、先行の積分位相中に量子化器が生成する第一制御信号に応答して選択された基準電圧を第一スイッチング回路でコンデンサの第二プレートに標本化するステップと、
    以下のサブステップ、
    第二スイッチング回路で第一および第二コンデンサの共通の第一プレートから積分器段の入力部へ電荷を選択的に転送するサブステップと、
    量子化器で第二制御信号を生成するサブステップと
    を第一積分位相中に実行するステップと、
    第二標本化位相中に、量子化器が生成する第二制御信号に応答して選択された基準電圧を第一スイッチング回路でコンデンサの第二プレートに標本化するステップと
    を含む方法。
25. コンデンサの共通の第一プレートから積分器段の入力部へ電荷を転送する前記ステップが、積分器段への第一および第二差動入力部のうちの選択された１つへ電荷を転送するステップを含む、請求項２４記載の方法。
26. 量子化器が生成する第一および第二制御信号を、第一スイッチング回路へ送り出す前にダイナミック・エレメント・マッチング・ロジックを通過させるステップをさらに含む、請求項２５記載の方法。
27. 前記積分位相が、共通の第一プレートから積分器の入力部へ電荷を選択的に転送する前記ステップの前に、コンデンサの第二プレート側で電圧を反転することによりコンデンサの第二プレートからコンデンサの共通の第一プレートへ荷電するステップをさらに含む、請求項２５記載の方法。

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