JPH08122748A

JPH08122748A - 液晶表示装置およびその駆動方法

Info

Publication number: JPH08122748A
Application number: JP26375494A
Authority: JP
Inventors: Hideki Asada; 秀樹浅田; Kazunori Ozawa; 一徳小澤; Hiroyuki Fukumori; 裕之福森
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1994-10-27
Filing date: 1994-10-27
Publication date: 1996-05-17
Anticipated expiration: 2012-07-02
Also published as: JP2625390B2

Abstract

(57)【要約】【目的】走査方式、画素数の異なるさまざまなパーソ
ナルコンピュータ、ワークステーション、テレビジョン
等に対応した液晶表示装置の小型化，低コスト化を目的
としている。【構成】本発明の液晶表示装置は、ハーフビット構成
の走査回路１０４と、その出力信号と制御信号で制御さ
れる第１のＮＡＮＤゲート回路１０５と、その第１のＮ
ＡＮＤゲート回路の出力信号とイネーブル信号で制御さ
れる第２のＮＡＮＤゲート回路１０７と、その第２のＮ
ＡＮＤゲート回路の出力信号によって制御されるサンプ
ルホールドスイッチ１０８とで構成される水平直駆動回
路１０３を備える。走査回路の出力は、２個のＮＡＮＤ
ゲート回路に接続され、かつ隣接する４個のＮＡＮＤゲ
ート回路の制御信号すべて異なっている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディスプレイ，プロジ
ェクタ，テレビジョン等に用いられる、アクティブマト
リクス型液晶表示装置およびその駆動方法に関するもの
である。

【０００２】

【従来の技術】マルチメディア時代に向けて、映像周波
数，画素数，走査方式の異なる、さまざまなパーソナル
コンピュータ（以下、ＰＣと記す）、ワークステーショ
ン（以下、ＷＳと記す）、テレビジョン等に対応可能な
液晶表示装置が要求されるようになってきている。

【０００３】ＰＣ，ＷＳ，テレビジョン等のさまざまな
ソースに対応するためには、順次走査方式，インタレー
ス駆動，２ライン同時駆動等の各種走査方式を１台の液
晶表示装置で行う必要がある。また、液晶表示装置が持
つ画素数よりも小さい画素数の映像を自由に拡大表示で
きる液晶表示装置が望まれている。これらは、主に、液
晶表示装置の垂直駆動回路の構成，駆動方法を工夫する
ことによって実現されている。

【０００４】さらに、液晶表示装置が持つ画素数よりも
小さい画素数の映像を表示する場合には、液晶表示領域
外の余った上下，あるいは左右の画素を黒表示にしてお
くため、ブランキング期間中にその画素の黒表示書き込
みを行う必要がある。

【０００５】近年、大画面ディスプレイ，プレゼンテー
ション用ディスプレイとして普及が進んでいる液晶プロ
ジェクタでは、液晶表示装置を通過した光の反射・折り
曲げ回数の違いから、赤・緑・青に対応した３枚の液晶
表示装置のうち１枚のパネルについて、画像をミラー反
転させる必要がある。さらに、１台の液晶プロジェクタ
装置で、フロント投射，リア投射，床置き，天吊りに対
応できる柔軟な液晶表示装置が求められている。このた
め、垂直駆動回路，水平駆動回路を構成する走査回路
は、共に双方向に走査できることが要求される。

【０００６】以上説明したような、走査方式，拡大表
示，移動，黒表示書き込み，双方向走査をすべて包括で
きる液晶表示装置が、来るマルチメディア時代の液晶表
示装置として強く望まれている。以下、このような液晶
表示装置をマルチシンク液晶表示装置と記す。

【０００７】一方、液晶表示装置の小型化，低コスト化
を狙って、液晶表示装置と同じ基板上に周辺駆動回路を
集積化する技術の開発が進んでいる。周辺駆動回路は、
アクティブマトリクスアレイを形成する薄膜トランジス
タのゲートを走査する垂直駆動回路と、画像信号を画素
に供給する水平駆動回路に分けられる。

【０００８】特定の走査方式で、特定の画素数の映像を
表示する場合には、水平駆動回路に用いられる走査回路
としてシフトレジスタ回路が使われている。しかしなが
ら、シフトレジスタ回路を用いた場合、回路スピードの
限界、データ信号の書き込み周波数の限界から、垂直，
水平ブランキング期間中に、それぞれ、上下，左右の黒
表示書き込みを行うことができず、先に述べたマルチシ
ンク液晶表示装置を実現することは困難である。

【０００９】現在、マルチシンク液晶表示装置の水平駆
動回路用走査回路には、アドレスデコーダが用いられて
いる。図１２は、水平駆動回路１０３の水平走査回路１
０４にアドレスデコーダを用いた、従来の液晶表示装置
の構成を示す図である。図に示す様に、液晶表示装置
は、映像を表示するアクティブマトリクスアレイ１０１
と、垂直駆動回路１０２と、水平駆動回路１０３とで構
成されている。アドレスデコーダ１０５には、サンプル
ホールドスイッチ１０８を選択するための制御信号が複
数本入力されている。選択された、サンプルホールドス
イッチは、多相展開されたデータ信号を、データバスラ
インにブロック毎に書き込む。ここでは、１６相展開さ
れた映像信号Ｓ１〜Ｓ１６を供給する場合について示さ
れている。サンプルホールドスイッチ１０８の出力側に
は、通常、書き込まれたデータを保持し、その保持され
たデータを画素電極に書き込むためのサンプルホールド
容量１０９が設置されている。

【００１０】図１３は、水平駆動回路用走査回路にアド
レスデコーダを用いた液晶表示装置の従来の駆動方法の
一例を示す図である。ここでは、垂直駆動回路は、マル
チシンク液晶表示装置に対応した回路であるものとす
る。また、信号線の数を１２８０本としており、その場
合、制御信号の数は、Ａ０，／Ａ０（／は論理レベルへ
の反転を表す），Ａ１，／Ａ１，・・・，Ａ６，／Ａ６
の１４個となる。図に示すように、映像書き込み期間に
おいて、制御信号Ａ０，／Ａ０，Ａ１，／Ａ１，・・
・，Ａ６，／Ａ６には、クロック信号が入力されてお
り、Ａ（ｉ＋１）の（ｉは１から５までの整数）クロッ
ク周期は、Ａｉのクロック周期の２倍となっている。こ
のような制御信号を入力することにより、サンプルホー
ルドスイッチの制御線を順次走査するサンプリングパル
ス信号ＳＰ１，ＳＰ２，・・・，ＳＰ８０を得ることが
できる。その結果、時刻ｔ１，ｔ２，ｔ３，・・・，ｔ
８０のタイミングで映像信号を順番にサンプリングし
て、データバスラインに書き込むことができる。

【００１１】アドレスデコーダを用いれば、制御信号の
論理レベルの組み合わせにより、任意のサンプルホール
ドスイッチの制御線を１本、あるいは複数本同時に選択
することができる。従って、垂直ブランキング期間中の
上下黒書き込み期間において、サンプルホールドスイッ
チのすべての制御線を選択することができ、上下の黒表
示書き込みの時間を十分長くとれる。また、水平ブラン
キング期間中において、左右の黒表示領域に対応するサ
ンプルホールドスイッチを同時に選択することもでき、
左右の黒書き込みの時間も十分長くとれる。これらの理
由により、マルチシンク液晶表示装置の水平駆動回路用
走査回路にはアドレスデコーダが用いられている。

【００１２】

【発明が解決しようとする課題】図１２に示したよう
に、従来のマルチシンク液晶表示装置には、その水平駆
動回路用走査回路にアドレスデコーダが用いられてい
る。しかしながら、アドレスデコーダの場合、信号線の
数の増大、映像信号展開数の減少とともに、制御線の数
が増大するため、液晶ディスプレイモジュールが大きく
なる、コスト高となる等の問題が生じる。例えば、信号
線の数が１２８０本で、１６相展開した映像信号が入力
される場合には、１４個の制御端子が必要となる。さら
に信号線の数が同じ１２８０本でも、８相展開された映
像信号が入力される場合には、１６個の制御端子が必要
となってくる。

【００１３】また、アドレスデコーダは、このように制
御信号の数が多く、制御信号の論理レベルの組み合わせ
によりアドレスを選択するため、制御信号間のノイズや
タイミングのずれによって、出力信号にノイズが発生し
易いという問題もある。

【００１４】一方、水平駆動回路用走査回路にシフトレ
ジスタを用いた液晶表示装置では、シフトレジスタを駆
動するために必要なクロック信号端子，入力信号端子の
数は、走査線の数に関係なく、合わせて３本程度で済む
が、先に述べたように、シフトレジスタでは、回路スピ
ードの限界、データ信号書き込み周波数の限界から、マ
ルチシンク液晶表示装置に対応することはできない。

【００１５】本発明の目的は、上記問題点を解決するた
めに、水平駆動回路用走査回路を駆動するための制御信
号端子の数を、アドレスデコーダに比べて大幅に削減で
き、出力信号にノイズが発生しない、小型，低コストの
マルチシンク液晶表示装置とその駆動方法を提供するこ
とにある。

【００１６】

【課題を解決するための手段】第１の発明は、複数の走
査線と複数の信号線との交点にスイッチング素子が配置
されたアクティブマトリクスアレイと、前記走査線を駆
動する垂直駆動回路と、前記信号線を駆動する水平駆動
回路とからなる液晶表示装置において、前記水平駆動回
路が、パルス信号をクロック信号の半周期分ずつ順次シ
フトして出力するＮ段（Ｎは正の整数）走査回路と、Ｍ
個（Ｍは２以上の整数）毎にそれぞれの第１の制御端子
が共通接続され、その共通接続された制御端子が前記走
査回路のＮ個の出力端子にそれぞれ接続され、（２×Ｍ
−１）個おきにそれぞれの第２の制御端子が共通接続さ
れた（Ｎ×Ｍ）個の第１の論理ゲート回路と、第１の制
御端子が前記第１の論理ゲート回路の出力端子に接続さ
れ、第２の制御端子が共通接続された（Ｎ×Ｍ）個の第
２の論理ゲート回路と、制御端子がＪ個（Ｊは正の整
数）毎に共通接続され、その制御端子が前記第２の論理
ゲート回路の出力端子に接続され、入力端子が（Ｊ−
１）個おきに共通接続された（Ｎ×Ｍ）個のサンプルホ
−ルドスイッチとで構成されていることを特徴としてい
る。

【００１７】第２の発明の液晶表示装置は、第１の発明
において、前記第１および第２の論理ゲート回路が２入
力ＮＡＮＤ回路であることを特徴としている。

【００１８】第３の発明の液晶表示装置は、第１の発明
において、前記走査回路が、双方向にパルス信号をシフ
トする手段を備えていることを特徴としている。

【００１９】第４の発明は、第１，第２または第３の液
晶表示装置の駆動方法において、液晶表示装置に入力す
る映像信号のサンプリング周期をＴとした場合、周期が
（２×Ｍ×Ｔ）であるクロック信号を前記走査回路に入
力し、パルス幅が０より大きく（（Ｍ＋１）×Ｔ）以
下、パルス周期が（２×Ｍ×Ｔ）、位相がＴずつ順次シ
フトした、異なる（２×Ｍ）個のパルス信号Ａ１，Ａ
２，・・・，Ａ（２×Ｍ）を、前記（Ｎ×Ｍ）個の第１
の論理ゲート回路の第２の制御端子Ｄ１，Ｄ２，Ｄ３，
・・・，Ｄ（２×Ｍ）に、それぞれ順番に入力し、前記
第１の論理ゲート回路の出力が、前記第２の論理ゲート
回路の出力に反映される信号を、前記第２の論理ゲート
回路の第２の制御端子に入力して駆動することを特徴と
している。

【００２０】第５の発明は、第３の発明の液晶表示装置
の駆動方法において、液晶表示装置に入力する映像信号
のサンプリング周期をＴとした場合、周期が（２×Ｍ×
Ｔ）であるクロック信号を前記走査回路に入力し、パル
ス幅が０より大きく（（Ｍ＋１）×Ｔ）以下、パルス周
期が（２×Ｍ×Ｔ）、位相がＴずつ順次シフトした、異
なる（２×Ｍ）個のパルス信号Ａ１，Ａ２，・・・，Ａ
（２×Ｍ）を、前記（Ｎ×Ｍ）個の第１の論理ゲート回
路の第２の制御端子Ｄ１，Ｄ２，Ｄ３，・・・，Ｄ（２
×Ｍ）に、それぞれ逆の順番に入力し、前記第１の論理
ゲート回路の出力が、前記第２の論理ゲート回路の出力
に反映される信号を、前記第２の論理ゲート回路の第２
の制御端子に入力して駆動することを特徴としている。

【００２１】第６の発明は、第１，第２または第３の発
明の液晶表示装置の駆動方法において、垂直ブランキン
グ期間において、前記第２の論理ゲート回路の出力が、
前記第１の論理ゲート回路の出力に反映されない信号
を、前記第２の論理ゲート回路の第２の制御端子に入力
し、黒表示に相当する信号レベルを、前記サンプルホー
ルドスイッチのＪ個の入力端子に入力することを特徴と
している。

【００２２】第７の発明は、第１，第２または第３の発
明の液晶表示装置の駆動方法において、水平ブランキン
グ期間において、前記走査回路に入力するクロック信号
の周波数を、映像書き込み期間中よりも高い周波数に変
調して、パルス信号を転送し、その転送期間中、前記走
査回路の出力が、前記第１の論理ゲート回路の出力に反
映される信号を、前記第１の論理ゲート回路の第２の制
御端子に入力し、前記第１の論理ゲート回路の出力が、
前記第２の論理ゲート回路の出力に反映される信号を、
前記第２の論理ゲート回路の第２の制御端子に入力し、
黒表示に相当する信号レベルを、前記サンプルホールド
スイッチのＪ個の入力端子に入力して駆動することを特
徴としている。

【００２３】第８の発明は、複数の走査線と複数の信号
線との交点にスイッチング素子が配置されたアクティブ
マトリクスアレイと、前記走査線を駆動する垂直駆動回
路と、前記信号線を駆動する水平駆動回路とからなる液
晶表示装置において、前記水平駆動回路が、パルス信号
をクロック信号の半周期分ずつ順次シフトして出力する
Ｎ段（Ｎは正の整数）走査回路と、Ｍ個（Ｍは２以上の
整数）毎にそれぞれの第１の制御端子が共通接続され、
その共通接続された制御端子が前記走査回路のＮ個の出
力端子にそれぞれ接続され、（２×Ｍ−１）個おきにそ
れぞれの第２の制御端子が共通接続された（Ｎ×Ｍ）個
の第２の論理ゲート回路と、前記論理ゲート回路の出力
信号を入力信号とする出力バッファ回路と、制御端子が
Ｊ個（Ｊは正の整数）毎に共通接続され、その制御端子
が前記出力バッファ回路の出力端子に接続され、入力端
子が（Ｊ−１）個おきに共通接続された（Ｎ×Ｍ）個の
サンプルホールドスイッチとで構成されていることを特
徴としている。

【００２４】第９の発明は、第８の液晶表示装置の駆動
方法において、垂直ブランキング期間において、所定の
周期のクロック信号を、前記走査回路に入力し、前記走
査回路の出力が、前記論理ゲート回路の出力に反映され
る信号を、前記論理ゲート回路の第２の制御端子に入力
し、黒表示に相当する信号レベルを、前記サンプルホー
ルドスイッチのＪ個の入力端子に入力して駆動すること
を特徴としている。

【００２５】

【実施例】以下に、本発明の液晶表示装置およびその駆
動方法の実施例を詳細に説明する。

【００２６】図１は本発明の液晶表示装置の第１の実施
例を示す図である。液晶表示装置は、走査線と信号線の
交点に薄膜トランジスタを配置して構成されたアクティ
ブマトリクスアレイ１０１と、走査線を駆動する垂直駆
動回路１０２と、信号線を駆動する水平駆動回路１０３
とで構成されている。水平駆動回路１０３は、図に示す
ように、水平走査回路１０４と、その水平走査回路１０
４の出力信号を制御信号とするサンプルホールドスイッ
チ１０８とで構成されている。この際、サンプルホール
ドスイッチ１０８の制御端子は１６個ずつ共通接続さ
れ、一方、その入力端子は１５個おきに共通接続されて
いる。１６相展開された映像信号Ｓ１からＳ１６を、そ
れぞれの入力端子に入力することにより、順次選択され
た１６個のサンプルホールドスイッチを通して、映像信
号が１６個ずつ順番に書き込まれる。サンプルホールド
容量１０９は、データバスラインに書き込まれた映像信
号を保持し、その保持された電圧を画素に書き込むため
の保持容量である。

【００２７】本実施例では、信号線の数を１２８０本と
し、１６相展開した映像信号を入力する場合について示
されている。この場合、図に示すように、８０ビットの
水平走査回路１０４が必要となる。

【００２８】本実施例の液晶表示装置の水平走査回路１
０４は、図に示すように、入力端子ａ１１０または入力
端子ｂ１１１から入力されたパルス信号をクロック信号
に同期して順次シフトするハーフビット構成の４０段走
査回路１０５−１〜１０５−４１と、そのハーフビット
構成走査回路１０５−１〜１０５−４１の各出力信号Ｐ
１，Ｐ２，・・・，Ｐ４０と、制御信号Ｄ１，Ｄ２，Ｄ
３，Ｄ４とを入力信号とする第１のＮＡＮＤゲート回路
１０６−１〜１０６−８０と、その第１のＮＡＮＤゲー
ト回路の各出力信号と、入力端子１１２からの共通のイ
ネーブル信号ＥＮとを入力信号とする第２のＮＡＮＤゲ
ート１０７−１〜１０７−８０とで構成されている。ハ
ーフビット構成走査回路１０５−１〜１０５−４１の各
出力に対し、２個の第１のＮＡＮＤゲート回路が接続さ
れており、隣接する４個のＮＡＮＤゲート回路の制御信
号はすべて異なっていることが特徴となっている。

【００２９】また、ハーフビット構成の走査回路１０５
−１〜１０５−４１は、双方向走査が可能な構成となっ
ている。一方向に走査する時には入力端子ａ１１０か
ら、逆方向に走査する時には入力端子ｂ１１１からパル
ス信号が入力される。

【００３０】ハーフビット構成走査回路１０５−１〜１
０５−４１は、２相のクロック信号で駆動される回路を
用いている。従って、ハーフビット構成走査回路１０５
−１〜１０５−４１を駆動するのに必要な駆動信号の数
は、逆方向に走査する時に入力端子１１１入力するパル
ス信号も含めて、クロック信号２個、入力信号２個の合
計４個となる。さらに、第１のＮＡＮＤゲート回路１０
６−１〜１０６−８０の制御信号Ｄ１〜Ｄ４と、第２の
ＮＡＮＤゲート回路のイネーブル信号ＥＮを加えて、水
平走査回路１０４に入力する駆動信号の数は、合計９個
となっている。この駆動信号の数は、信号線の数が１２
８０本を越える場合や、映像信号の相展開数が小さくな
った場合でも変わらない。

【００３１】一方、従来用いられてきたアドレスデコー
ダを水平走査回路に適用した場合には、先に述べたよう
に、制御信号の数は１４個となる。すなわち、本実施例
の液晶表示装置では、水平走査回路の駆動信号端子の数
が、従来の９／１４となっている。また、映像信号の相
展開数を８とした場合には、アドレスデコーダの制御信
号の数は、先に述べたように１６個となり、本実施例の
水平走査回路の駆動信号端子の数は、従来の９／１６と
なる。

【００３２】本実施例では、ハーフビット構成走査回路
の段数を４０段とし、その各出力を２個の第１のＮＡＮ
Ｄゲート回路に入力する構成になっているが、ハーフビ
ット構成走査回路の段数を２０段として、その各出力を
４個の第１のＮＡＮＤゲート回路に入力する構成にして
も良い。

【００３３】また、本実施例では、第１，第２の論理ゲ
ート回路として、ＮＡＮＤゲート回路を用いているが、
ともにＮＯＲゲート回路に置き換えても良い。その場
合、本実施例における、ハーフビット構成走査回路１０
５−１〜１０５−４１の出力信号Ｐ１〜Ｐ４０とは論理
レベルが反対の信号を、第１のＮＯＲゲート回路に入力
し、本実施例における第２のＮＡＮＤゲート回路に入力
するイネーブル信号ＥＮとは論理レベルが反対の信号
を、第２のＮＯＲゲート回路に入力する必要がある。さ
らに、第２のＮＯＲゲート回路の出力を反転する出力バ
ッファ回路を設ける必要がある。

【００３４】図２は、本発明の液晶表示装置の駆動方法
の第１の実施例を示す図である。本実施例は、図１に示
した液晶表示装置を用いて、映像信号をデータバスライ
ンに書き込むための駆動方法の一例を示したものであ
る。以下、図２を用いて、その駆動方法について説明す
る。

【００３５】まず、ハーフビット構成走査回路１０５−
１〜１０５−４１に、クロック周期が（４×Ｔ）（Ｔは
サンプルホールドスイッチのサンプリング周期）のクロ
ック信号ＣＬＫ、および入力端子ａ１１０からのパルス
幅が（４×Ｔ）の入力パルス信号ＶＳＴａを図２に示す
タイミングで入力し、その入力パルス信号をクロック信
号に同期させて順次シフトする。これにより、ハーフビ
ット構成走査回路１０５−１〜１０５−４０の各出力信
号Ｐ１〜Ｐ４０として、図に示すように、パルス幅が
（４×Ｔ）で、位相が（２×Ｔ）ずつ順次シフトしたパ
ルス信号が出力される。走査回路は、通常、２相のクロ
ック信号で駆動されるため、クロック信号として、ＣＬ
Ｋと逆相の関係にあるクロック信号を外部から入力して
も良い。一方、第１のＮＡＮＤゲート回路１０６−１〜
１０６−８０の制御信号Ｄ１〜Ｄ４として、パルス幅が
（３×Ｔ）、パルス周期が（４×Ｔ）、位相がＴずつ順
次シフトしたパルス信号を、図２に示すタイミングで入
力する。また、第２のＮＡＮＤゲート回路１０７−１〜
１０７−８０のイネーブル信号ＥＮとして、論理レベル
がハイレベルの信号を入力する。その結果、第２のＮＡ
ＮＤゲート回路の出力信号ＳＰ１〜ＳＰ８０として、パ
ルス幅が（３×Ｔ）、位相がＴずつ順次シフトしたサン
プリングパルス信号が得られる。そのサンプリングパル
ス信号によって選択されたサンプルホールドスイッチ
は、図に示すように、サンプリングパルスが立ち下がる
タイミングｔ１，ｔ２，ｔ３，・・・，ｔ８０で、１６
相並列データ信号Ｓ１〜Ｓ１６をサンプリングし、映像
信号をデータバスラインに書き込む。

【００３６】以上説明したようにして、映像信号をデー
タバスラインに書き込むことができる。

【００３７】図３は、本発明の液晶表示装置の駆動方法
の第２の実施例を示す図である。本実施例は、図２に示
した第１の実施例と同様に、映像信号をデータバスライ
ンに書き込むための駆動方法の一例を示したものである
が、以下に述べる方法によって、第１の実施例よりもサ
ンプリング精度を向上させることができる。

【００３８】まず、ハーフビット構成走査回路１０５−
１〜１０５−４１に、クロック周期が（４×Ｔ）の（Ｔ
はサンプルホールドのスイッチのサンプリング周期）ク
ロック信号ＣＬＫ、および入力端子ａ１１０からのパル
ス幅が（４×Ｔ）の入力パルス信号ＶＳＴａを図３に示
すタイミングで入力し、その入力パルス信号をクロック
信号に同期させて順次シフタする。これにより、ハーフ
ビット構成走査回路１０５−１〜１０５−４０の各出力
信号Ｐ１〜Ｐ４０として、図に示すように、パルス幅が
（４×Ｔ）で、位相が（２×Ｔ）ずつ順次シフトしたパ
ルス信号が出力される。ここまでの駆動方法は、第１の
実施例と全く同様である。

【００３９】一方、第１のＮＡＮＤゲート回路１０６−
１〜１０６−８０の制御信号Ｄ１〜Ｄ４として、パルス
幅が（（５／２）×Ｔ）、パルス周期が（４×Ｔ）、位
相がＴずつ順次シフトしたパルス信号を、図に示すタイ
ミングで入力する。すなわち、制御パルス信号Ｄ１の立
ち下がり時刻に対し、制御パルス信号Ｄ４の立ち上がり
時刻を、（Ｔ／２）だけ遅らせたタイミングで入力す
る。また、第２のＮＡＮＤゲート回路１０７−１〜１０
７−８０のイネーブル信号ＥＮとして、論理レベルがハ
イレベルの信号を入力する。その結果、第２のＮＡＮＤ
ゲート回路の出力信号ＳＰ１〜ＳＰ８０として、パルス
幅が（（５／２）×Ｔ）、位相がＴずつ順次シフトした
サンプリングパルス信号が得られる。そのサンプリング
パルス信号によって選択されたサンプルホールドスイッ
チは、図に示すように、サンプリングパルスが立ち下が
るタイミングｔ１，ｔ２，ｔ３，・・・，ｔ８０で、１
６相並列データ信号Ｓ１〜Ｓ１６をサンプリングし、映
像信号をデータバスラインに書き込む。

【００４０】第１の実施例との違いは、第１の実施例に
おいては、図２に示すように、映像信号がサンプリング
されるタイミングと他のサンプリングパルス信号が立ち
上がるタイミングが一致しているのに対し、本実施例に
おいては、図３に示すように、映像信号がサンプリング
されるタイミングにおいて、他のサンプリングパルス信
号は一定となっている点である。一般に、サンプリング
パルス信号の立ち上がり時刻、立ち下がり時刻において
は、入力される映像信号にノイズが発生しやすい。従っ
て、第１の実施例のように、サンプリング時刻と、他の
サンプリングパルス信号の立ち上がり時刻が一致してい
る場合には、ノイズを含んだ映像信号をサンプリングす
ることになるため、サンプリング精度が悪くなる。これ
に対し、第２の実施例のように、サンプリング時刻と、
他のサンプリングパルス信号の立ち上がり時刻をずらし
た場合には、他のサンプリングパルス信号からのノイズ
混入は無くなるため、第１の実施例よりもサンプリング
精度を向上させることができる。

【００４１】以上説明したようにして、図２に示した第
１の実施例よりも高い精度で、映像信号をデータバスラ
インに書き込むことができる。

【００４２】図４は、本発明の液晶表示装置の駆動方法
の第３の実施例を示す図である。本実施例は、図２，図
３に示した第１，第２の実施例と同様に、映像信号をデ
ータバスラインに書き込むための駆動方法の一例を示し
たものであるが、以下に述べる方法によって、第１，第
２の実施例よりもサンプリング精度を向上させることが
できる。

【００４３】まず、ハーフビット構成走査回路１０５−
１〜１０５−４１に、クロック周期が（４×Ｔ）の（Ｔ
はサンプリングホールドスイッチのサンプル周期）クロ
ック信号ＣＬＫ、および入力端子ａ１１０からのパルス
幅が（４×Ｔ）の入力パルス信号ＶＳＴａを図４に示す
タイミングで入力し、その入力パルス信号をクロック信
号に同期させて順次シフトする。これにより、ハーフビ
ット構成走査回路１０５−１〜１０５−４０の各出力信
号Ｐ１〜Ｐ４０として、図に示すように、パルス幅が
（４×Ｔ）で、位相が（２×Ｔ）ずつ順次シフトしたパ
ルス信号が出力される。ここまでの駆動方法は、第１お
よび第２の実施例と全く同様である。

【００４４】一方、第１のＮＡＮＤゲート回路１０６−
１〜１０６−８０の制御信号Ｄ１〜Ｄ４として、パルス
幅が（Ｔ／２）、パルス周期が（４×Ｔ）、位相がＴず
つ順次シフトしたパルス信号を、図に示すタイミングで
入力する。すなわち、ハーフビット構成走査回路の出力
パルス信号Ｐ１の立ち上がり時刻に対し、制御パルス信
号Ｄ１の立ち上がり時刻を、（（３×Ｔ）／２）だけ遅
らせたタイミングで入力する。また、第２のＮＡＮＤゲ
ート回路１０７−１〜１０７−８０のイネーブル信号Ｅ
Ｎとして、論理レベルがハイレベルの信号を入力する。
その結果、第２のＮＡＮＤゲート回路の出力信号ＳＰ１
〜ＳＰ８０として、パルス幅が（Ｔ／２）、位相がＴず
つ順次シフトしたサンプリングパルス信号が得られる。
そのサンプリングパルス信号によって選択されたサンプ
ルホールドスイッチは、図に示すように、サンプリング
パルスが立ち下がるタイミングｔ１，ｔ２，ｔ３，・・
・，ｔ８０で、１６相並列データ信号Ｓ１〜Ｓ１６を順
次サンプリングし、映像信号をデータバスラインに書き
込む。

【００４５】第１の実施例との違いは、第１の実施例に
おいては、図２に示すように、映像信号がサンプリング
されるタイミングと他のサンプリングパルス信号が立ち
上がるタイミングが一致しているのに対し、本実施例に
おいては、図４に示すように、映像信号がサンプリング
されているタイミングにおいて、他のサンプリングパル
ス信号は一定となっている点である。従って、第２の実
施例の説明のところで述べた理由と同様な理由により、
第１の実施例よりもサンプリング精度を向上させること
ができる。

【００４６】第２の実施例との違いは、第２の実施例に
おいては、隣接する３個のサンプリングパルス信号をオ
ーバーラップさせながらシフトさせているのに対し、本
実施例においては、サンプリングパルス信号のオーバー
ラップを完全に無くしている点である。このように駆動
することにより、サンプルホールドスイッチがオン状態
になっている間、他のサンプリングパルス信号からのノ
イズを完全に除去することができ、第２の実施例よりも
高い精度でサンプリングを行うことができる。

【００４７】以上説明したようにして、第１，第２の実
施例よりも高い精度で、映像信号をデータバスラインに
書き込むことができる。ただし、第３の実施例の駆動方
法では、サンプリングパルスの幅を、サンプリング周期
Ｔよりも短くしているために、サンプルホールドスイッ
チのサンプリング周波数に余裕がある場合に対して有効
な駆動方法である。

【００４８】また、第３の実施例においては、第１のＮ
ＡＮＤゲート回路に入力される、ハーフビット構成走査
回路の出力パルス信号と、制御パルス信号Ｄ１〜Ｄ４の
立ち上がり，立ち下がりのタイミングをずらしているの
で、クロストーク，ハザードによって生じるノイズを完
全に消すことができる。

【００４９】図５は、本発明の液晶表示装置の駆動方法
の第４の実施例を示す図である。本実施例は、駆動方法
の第１の実施例と同様に、図１に示した液晶表示装置を
用いて、映像信号をデータバスラインに書き込むための
駆動方法の一例を示したものであるが、アクティブマト
リクスアレイを逆方向に走査する点で第１の実施例とは
異なる。以下、図５を用いて、その駆動方法について説
明する。

【００５０】まず、ハーフビット構成走査回路１０５−
１〜１０５−４１に、クロック周期が（４×Ｔ）の（Ｔ
は走査線選択期間）クロック信号ＣＬＫ、および入力端
子ｂ１１１からのパルス幅が（４×Ｔ）の入力パルス信
号ＶＳＴｂを図５に示すタイミングで入力し、その入力
パルス信号をクロック信号に同期させて、第１の実施例
とは逆の順番で、順次シフトする。これにより、ハーフ
ビット構成走査回路１０５−２〜１０５−４１の各出力
信号Ｐ１〜Ｐ４０として、図に示すように、パルス幅が
（４×Ｔ）で、位相が（２×Ｔ）ずつ逆の順番で、順次
シフトしたパルス信号が出力される。走査回路は、通
常、２相のクロック信号で駆動されるため、クロック信
号とし、ＣＬＫと逆相の関係にあるクロック信号を外部
から入力しても良い。一方、第１のＮＡＮＤゲート回路
１０６−１〜１０６−８０の制御信号Ｄ１〜Ｄ４とし
て、パルス幅が（３×Ｔ）、パルス周期が（４×Ｔ）、
位相が逆の順番で、Ｔずつ順次シフトしたパルス信号
を、図に示すタイミングで入力する。また、第２のＮＡ
ＮＤゲート回路１０７−１〜１０７−８０のイネーブル
信号ＥＮとして、論理レベルがハイレベルの信号を入力
する。その結果、第２のＮＡＮＤゲート回路の出力信号
ＳＰ１〜ＳＰ８０として、パルス幅が（３×Ｔ）、位相
がＴずつ逆の順番で、順次シフトしたサンプリングパル
ス信号が得られる。そのサンプリングパルス信号によっ
て選択されたサンプルホールドスイッチは、図に示すよ
うに、サンプリングパルスが立ち下がるタイミングｔ
１，ｔ２，ｔ３，・・・，ｔ８０で、１６相並列データ
信号Ｓ１〜Ｓ１６をサンプリングし、映像信号をデータ
バスラインに書き込む。

【００５１】以上説明したようにして、第１の実施例１
とは左右逆の方向で、映像信号をデータバスラインに書
き込むことができる。すなわち、映像を左右反転して表
示することができる。

【００５２】図６は、本発明の液晶表示装置の駆動方法
の第５の実施例を示す図である。本実施例は、図１に示
した液晶表示装置を用いて、液晶表示装置が持つ画素数
よりも小さい画素数の映像を表示する場合に、垂直ブラ
ンキング期間中において、余った上下の画素領域を黒表
示書き込みする駆動方法の一例を示したものである。こ
こでは、上下それぞれ１２８ラインずつを黒表示書き込
みする場合について示す。以下、図６を用いて、その駆
動方法について説明する。

【００５３】まず、垂直ブランキング期間中において、
ハーフビット構成走査回路１０５−１〜１０５−４１に
入力するクロック信号ＣＬＫ、入力端子ａ１１０からの
入力信号ＶＳＴａをローレベル一定にする。この際、ハ
ーフビット構成走査回路１０５−１〜１０５−４１には
パルス信号のデータは保持されておらず、すべて掃き出
されているものとする。これにより、ハーフビット構成
走査回路１０５−１〜１０５−４０の出力信号Ｐ１〜Ｐ
４０は、図に示すように、ローレベル一定の信号とな
る。一方、第１のＮＡＮＤゲート回路１０６−１〜１０
６−８０の制御信号Ｄ１〜Ｄ４として、論理レベルがロ
ーレベル一定の信号を入力する。また、図に示すよう
に、ｔ１の時刻において、第２のＮＡＮＤゲート回路１
０７−１〜１０７−８０のイネーブル信号ＥＮの論理レ
ベルを、ハイレベルからローレベルに切り換える。その
後、ｔ４の時刻において、そのイネーブル信号ＥＮの論
理レベルを、ローレベルからハイレベルに切り換える。
その結果、第２のＮＡＮＤゲート回路の出力信号ＳＰ１
〜ＳＰ８０として、ｔ１からｔ４の期間、論理レベルが
ハイレベルである信号が出力される。これにより、ｔ１
からｔ４の期間、すべてのサンプルホールドスイッチを
オン状態にすることができる。

【００５４】一方、ｔ２からｔ３の期間において、上下
黒表示書き込みするラインのゲートパルス信号ＧＰ１〜
ＧＰ１２８、ＧＰ８９９〜ＧＰ１０２４の論理レベルを
ハイレベルにする。また、映像信号Ｓ１〜Ｓ１６とし
て、黒表示の一定信号を入力する。

【００５５】このように駆動することにより、ｔ２から
ｔ３の期間において、１２８０個のサンプルホールドス
イッチ、および上下それぞれ１２８ラインに接続された
画素スイッチを、すべてオン状態にすることができ、こ
の時に入力されている黒表示のための映像信号を、２５
６ライン同時に書き込むことができる。この際、上下黒
書き込みを行う、ｔ２からｔ３の時間として、２５６ラ
イン分の画素に黒表示信号を十分書き込めるだけの長い
時間がとられる。

【００５６】以上のようにして、垂直ブランキング期間
中に、上下黒書き込みを行うことができる。

【００５７】図７，図８（図９に、図７と図８の配置を
示す）は、本発明の液晶表示装置の駆動方法の第６の実
施例を示す図である。本実施例は、図１に示した液晶表
示装置を用いて、液晶表示装置が持つ画素数よりも小さ
い画素数の映像を表示する場合に、水平ブランキング期
間において、余った左右の画素領域を黒書き込みする駆
動方法の一例を示したものである。ここでは、左右１２
８列ずつを黒書き込みする場合の駆動方法について示
す。以下、図７，図８を用いて、その駆動方法について
説明する。

【００５８】まず、水平ブランキング期間中において、
ハーフビット構成走査回路１０５−１〜１０５−４１
に、クロック周期が（２×Ｔ）の（Ｔは映像書き込み期
間における、サンプルホールドスイッチのサンプリング
周期）クロック信号ＣＬＫ、および入力端子ａ１１０か
らのパルス幅が（２×Ｔ）の入力パルス信号ＶＳＴａを
図７に示すタイミングで入力し、その入力パルス信号を
クロック信号に同期させて順次シフトする。これによ
り、ハーフビット構成走査回路１０５−１〜１０５−４
の各出力信号Ｐ１〜Ｐ４として、図に示すように、パル
ス幅が（２×Ｔ）で、位相がＴずつ順次シフトしたパル
ス信号が出力される。走査回路は、通常、２相のクロッ
ク信号で駆動されるため、クロック信号として、ＣＬＫ
と逆相の関係にあるクロック信号を外部から入力しても
良い。一方、第１のＮＡＮＤゲート回路１０６−１〜１
０６−８０の制御信号Ｄ１〜Ｄ４として、論理レベルが
ハイレベルの信号を入力しておく。さらに、第２のＮＡ
ＮＤゲート回路１０７−１〜１０７−８０のイネーブル
信号ＥＮとして、論理レベルがハイレベルの信号を入力
しておく。その結果、第２のＮＡＮＤゲート回路の出力
信号ＳＰ１〜ＳＰ８として、パルス幅が（２×Ｔ）で、
１個おきに位相がＴずつ順次シフトしたサンプリングパ
ルス信号が得られる。

【００５９】この水平ブランキング期間において、映像
信号Ｓ１〜Ｓ１６として、黒表示の信号レベルを入力す
ることにより、サンプリングパルス信号ＳＰ１とＳＰ
２，ＳＰ３とＳＰ４，ＳＰ５とＳＰ６，ＳＰ７とＳＰ８
が立ち下がる、それぞれの時刻ｔ１，ｔ２，ｔ３，ｔ４
において、黒表示信号がサンプリングされ、データバス
ラインＤＳ１〜ＤＳ３２，ＤＳ３３〜ＤＳ６４，ＤＳ６
５〜ＤＳ９６，ＤＳ９７〜ＤＳ１２８に順次書き込まれ
る。以上のようにして、この水平ブランキング期間にお
いて、左側１２８列分の黒表示書き込みを行うことがで
きる。

【００６０】この水平ブランキング期間に続く、映像書
き込み期間においては、図２に示した第１の実施例の駆
動方法と同様に駆動する。まず、クロック信号ＣＬＫの
周期を（２×Ｔ）から（４×Ｔ）に変調する。このよう
に変調することにより、ハーフビット構成走査回路１０
５−５〜１０５−３６の出力信号として、パルス幅が
（４×Ｔ）、位相が（２×Ｔ）ずつ順次シフトしたパル
ス信号が得られる。パルス信号Ｐ６については、パルス
幅が（５×Ｔ）となっているが、動作には影響しない。
一方、第１のＮＡＮＤゲート回路１０６−１〜１０６−
８０の制御信号Ｄ１〜Ｄ４として、パルス幅が（３×
Ｔ）、パルス周期が（４×Ｔ）、位相がＴずつ順次シフ
トしたパルス信号を、図に示すタイミングで入力する。
また、第２のＮＡＮＤゲート回路１０７−１〜１０７−
８０のイネーブル信号ＥＮとして、論理レベルがハイレ
ベルの信号を入力する。その結果、第２のＮＡＮＤゲー
ト回路の出力信号ＳＰ９〜ＳＰ７２として、パルス幅が
（３×Ｔ）、位相がＴずつ順次シフトしたサンプリング
パルス信号が得られる。そのサンプリングパルス信号に
よって選択されたサンプルホールドスイッチは、サンプ
リングパルスが立ち下がるタイミングで、１６相並列デ
ータ信号Ｓ１〜Ｓ１６をサンプリングし、映像信号をデ
ータバスラインＤＳ１２９〜ＤＳ１１５２に書き込む。

【００６１】映像書き込み期間に続く、水平ブランキン
グ期間においては、右側１２８列の黒表示書き込みを行
う。まず、ハーフビット構成走査回路１０５−１〜１０
５−４１のクロック信号の周期を（４×Ｔ）から（２×
Ｔ）に変調する。これにより、ハーフビット構成走査回
路１０５−３７〜１０５−４０の各出力信号Ｐ３７〜Ｐ
４０として、図に示すように、パルス幅が（２×Ｔ）
で、位相がＴずつ順次シフトしたパルス信号が出力され
る。パルス信号Ｐ３７，Ｐ３８については、パルス幅が
それぞれ（４×Ｔ），（３×Ｔ）となっているが、動作
には影響しない。一方、第１のＮＡＮＤゲート回路１０
６−１〜１０６−８０の制御信号Ｄ１〜Ｄ４として、論
理レベルがハイレベルの信号を入力する。さらに、第２
のＮＡＮＤゲート回路のイネーブル信号ＥＮとして、論
理レベルがハイレベルの信号を入力しておく。その結
果、第２のＮＡＮＤゲート回路１０７−１〜１０７−８
０の出力信号として、パルス幅が（２×Ｔ）で、１個お
きに位相がＴずつ順次シフトしたサンプリングパルス信
号が得られる。ただし、サンプリングパルス信号ＳＰ７
３とＳＰ７４、およびＳＰ７５とＳＰ７６については、
パルス幅がそれぞれ、（４×Ｔ）および（３×Ｔ）とな
っている。一方、この水平ブランキング期間において、
映像信号Ｓ１〜Ｓ１６として、黒表示の信号レベルを入
力することにより、サンプリングパルス信号ＳＰ７３と
ＳＰ７４，ＳＰ７５とＳＰ７６，ＳＰ７７とＳＰ７８，
ＳＰ７９とＳＰ８０が立ち下がる、それぞれの時刻ｔ
５，ｔ６，ｔ７，ｔ８において、黒表示信号がサンプリ
ングされ、データバスラインＤＳ１１５３〜ＤＳ１１８
４，ＤＳ１１８５〜ＤＳ１２１６，ＤＳ１２１７〜ＤＳ
１２４８，ＤＳ１２４９〜ＤＳ１２８０に順次書き込ま
れる。以上のようにして、この水平ブランキング期間に
おいて、右側１２８列分の黒表示書き込みを行うことが
できる。

【００６２】以上説明したように、図１に示した液晶表
示装置を用いて、左右の黒表示書き込みを行うことがで
きる。

【００６３】図１０は本発明の液晶表示装置の第２の実
施例を示す図である。図１に示した第１の実施例の液晶
表示装置との違いは、図１の第２のＮＡＮＤゲート回路
１０７−１〜１０７−８０を反転出力バッファ回路８０
２−１〜８０２−８０に置き換えた点である。その他の
構成は、第１の実施例と同様である。すなわち、本実施
例の液晶表示装置の水平走査回路１０４は、図に示すよ
うに、入力端子１１０から入力されたパルス信号をクロ
ック信号に同期して順次シフトするハーフビット構成の
４０段走査回路１０５−１〜１０５−４１と、そのハー
フビット構成走査回路１０５−１〜１０５−４１の各出
力信号Ｐ１，Ｐ２，・・・，Ｐ４０と、制御信号Ｄ１，
Ｄ２，Ｄ３，Ｄ４とを入力信号とするＮＡＮＤゲート回
路８０１−１〜８０１−８０と、そのＮＡＮＤゲート回
路の各出力信号を入力信号とする反転出力バッファ回路
８０２−１〜８０２−８０とで構成されている。ハーフ
ビット構成走査回路１０５−１〜１０５−４１の各出力
に対し、２個のＮＡＮＤゲート回路が接続されており、
隣接する４構成のＮＡＮＤゲート回路の制御信号はすべ
て異なっていることが特徴となっている。

【００６４】また、ハーフビット構成の走査回路１０５
−１〜１０５−４１は、双方向走査が可能な構成となっ
ている。逆方向に走査する時には、入力端子ｂ１１１か
らパルス信号が入力される。

【００６５】ハーフビット構成走査回路１０５−１〜１
０５−４１は、２相のクロック信号で駆動される回路を
用いている。従って、ハーフビット構成走査回路１０５
−１〜１０５−４１を駆動するのに必要な駆動信号の数
は、逆方向に走査する時に入力するパルス信号も含め
て、クロック信号２個、入力信号２個の合計４個とな
る。さらに、ＮＡＮＤゲート回路８０１−１〜８０１−
８０の制御信号Ｄ１〜Ｄ４を加えて、水平走査回路１０
４に入力する駆動信号の数は、合計８個となっている。
この駆動信号の数は、信号線の数が１２８０本を越える
場合や、映像信号の相展開数が小さくなった場合でも変
わらない。一方、従来用いられてきたアドレスデコーダ
を水平走査回路に適用した場合には、先に述べた様に、
制御信号の数は１４個となる。すなわち、本実施例の液
晶表示装置では、水平走査回路の駆動信号端子の数が、
従来の４／７となっている。また、映像信号の相展開数
を８とした場合には、アドレスデコーダの制御信号の数
は、先に述べたように１６個となり、本実施例の水平走
査回路の駆動信号端子の数は、従来の半分となる。

【００６６】本実施例では、ハーフビット構成走査回路
の段数を４０段として、その各出力を２個のＮＡＮＤゲ
ート回路に入力する構成になっているが、ハーフビット
構成走査回路の段数を２０段として、その各出力を４個
のＮＡＮＤゲート回路に入力する構成にしても良い。

【００６７】また、本実施例では、論理ゲート回路とし
て、ＮＡＮＤゲート回路を用いているが、ＮＯＲゲート
回路に置き換えても良い。その場合、本実施例におけ
る、ハーフビット構成走査回路１０５−１〜１０５−４
１の出力信号Ｐ１〜Ｐ４０とは、論理レベルが反対の信
号をＮＯＲゲート回路に入力し、反転出力バッファ回路
を正転出力バッファ回路にする必要がある。

【００６８】図１１は、本発明の液晶表示装置の駆動方
法の第７の実施例を示す図である。本実施例は、図１０
に示した液晶表示装置を用いて、液晶表示装置が持つ画
素数よりも小さい画素数の映像を表示する場合に、垂直
ブランキング期間中において、余った上下の画素領域を
黒書き込みする駆動方法の一例を示したものである。こ
こでは、上下それぞれ１２８ラインずつを黒表示書き込
みする場合について示す。以下、図１１を用いて、その
駆動方法について説明する。

【００６９】まず、ハーフビット構成走査回路１０５−
１〜１０５−４１に、所定のクロック周期ＴＢのクロッ
ク信号ＣＬＫ、および入力端子ａ１１０からのパルス幅
がＴＢの入力パルス信号ＶＳＴａを図１１に示すタイミ
ングで入力し、その入力パルス信号をクロック信号に同
期させて順次シフトする。これにより、ハーフビット構
成走査回路１０５−１〜１０５−４１の各出力信号Ｐ１
〜Ｐ４０として、図に示すように、パルス幅がＴＢで、
位相が（ＴＢ／２）ずつ順次シフトしたパルス信号が出
力される。走査回路は、通常、２相のクロック信号で駆
動されるため、クロック信号として、ＣＬＫと逆相の関
係にあるクロック信号を外部から入力しても良い。一
方、ＮＡＮＤゲート回路８０１−１〜８０１−８０の制
御信号Ｄ１〜Ｄ４として、論理レベルがハイレベルの信
号を入力する。その結果、出力バッファ回路８０２−１
〜８０２−８０の出力信号ＳＰ１〜ＳＰ８０として、パ
ルス幅がＴＢ、１個おきに位相が（ＴＢ／２）ずつ順次
シフトしたサンプリングパルス信号が得られる。

【００７０】この垂直ブランキング期間において、映像
信号Ｓ１〜Ｓ１６として、黒表示の信号レベルを入力す
ることにより、サンプリングパルス信号ＳＰ１とＳＰ
２，ＳＰ３とＳＰ４，ＳＰ５とＳＰ６，・・・，ＳＰ７
９とＳＰ８０が立ち下がる、それぞれの時刻ｔ１，ｔ
２，ｔ３，・・・，ｔ４０において、黒表示信号がサン
プリングされ、データバスラインＤＳ１〜ＤＳ３２，Ｄ
Ｓ３３〜ＤＳ６４，ＤＳ６５〜ＤＳ９６，・・・，ＤＳ
１２４９〜ＤＳ１２８０に順次書き込まれる。この時、
上下黒表示書き込みするラインのゲートパルス信号ＧＰ
１〜ＧＰ１２８，ＧＰ８９９〜ＧＰ１０２４の論理レベ
ルをハイレベルにしておく。その結果、データバスライ
ンに書き込んだ黒表示信号を、上下それぞれ１２８ライ
ンの画素に書き込むことができる。

【００７１】以上説明したようにして、図１０に示した
液晶表示装置を用いて、垂直ブランキング期間中に、上
下の黒表示書き込みを行うことができる。

【００７２】本実施例においては、ハーフビット構成走
査回路１０５−１〜１０５−４１に入力するパルス信号
のパルス幅をＴＢとしたが、（Ｌ×ＴＢ）と（Ｌは２以
上の整数）しても良い。その場合、出力バッファ回路か
ら出力されるサンプリングパルス信号のパルス幅は、
（Ｌ×ＴＢ）となり、データバスラインに黒表示信号を
書き込む期間を長くすることが可能となる。

【００７３】また、本実施例の駆動方法は、図１に示し
た液晶表示装置に適用することもできる。その場合に
は、第２のＮＡＮＤゲート回路のイネーブル信号とし
て、論理レベルがハイレベルの信号を入力しておけば良
い。

【００７４】本実施例の液晶表示装置は、多結晶シリコ
ン薄膜トランジスタをガラス基板上に集積して作製した
ものである。垂直駆動回路、および水平駆動回路はＣＭ
ＯＳスタティック回路で構成したが、ＣＭＯＳダイナミ
ック回路で構成することも可能である。また、本実施例
では、多結晶シリコン薄膜トランジスタを用いたが、半
導体層にアモルファスシリコンやカドミウムセレン等を
採用した他の薄膜トランジスタで形成することも可能で
ある。また、単結晶シリコンＭＯＳトランジスタで構成
することも可能である。

【００７５】

【発明の効果】以上説明したように本発明の液晶表示装
置およびその駆動方法を適用すれば、マルチシンク液晶
表示装置の水平駆動回路に入力する制御素子の数を９／
１４から半分程度まで削減することができるので、マル
チシンク液晶表示装置の小型化，低コスト化を図る上で
極めて有効である。この効果は、液晶表示装置の画素数
の増大、入力する映像信号の相展開数の減少とともに顕
著となる。

【００７６】さらに、制御信号のクロストークによるノ
イズが、全く発生しないので、液晶表示装置を安定に動
作させることができる。

【図面の簡単な説明】

【図１】本発明の液晶表示装置の第１の実施例を示す図
である。

【図２】本発明の液晶表示装置の駆動方法の第１の実施
例を示す図である。

【図３】本発明の液晶表示装置の駆動方法の第２の実施
例を示す図である。

【図４】本発明の液晶表示装置の駆動方法の第３の実施
例を示す図である。

【図５】本発明の液晶表示装置の駆動方法の第４の実施
例を示す図である。

【図６】本発明の液晶表示装置の駆動方法の第５の実施
例を示す図である。

【図７】本発明の液晶表示装置の駆動方法の第６の実施
例を示す図である。

【図８】本発明の液晶表示装置の駆動方法の第６の実施
例を示す図である。

【図９】図７と図８の配置を示す図である。

【図１０】本発明の液晶表示装置の第２の実施例を示す
図である。

【図１１】本発明の液晶表示装置の駆動方法の第７の実
施例を示す図である。

【図１２】従来の液晶表示装置を示す図である。

【図１３】従来の液晶表示装置の駆動方法の一例を示す
図である。

【符号の説明】

１０１アクティブマトリクスアレイ１０２垂直駆動回路１０３水平駆動回路１０４水平走査回路１０５−１〜１０５−４１ハーフビット走査回路１０６−１〜１０６−８０第１のＮＡＮＤゲート回路１０７−１〜１０７−８０第２のＮＡＮＤゲート回路１０８サンプルホールドスイッチ１０９サンプルホールド容量１１０入力端子ａ１１１入力端子ｂ１１２イネーブル信号８０１ＮＡＮＤゲート回路８０２出力バッファ回路

Claims

【特許請求の範囲】

【請求項１】複数の走査線と複数の信号線との交点にス
イッチング素子が配置されたアクティブマトリクスアレ
イと、前記走査線を駆動する垂直駆動回路と、前記信号
線を駆動する水平駆動回路とからなる液晶表示装置にお
いて、前記水平駆動回路が、パルス信号をクロック信号の半周期分ずつ順次シフトし
て出力するＮ段（Ｎは正の整数）走査回路と、Ｍ個（Ｍは２以上の整数）毎にそれぞれの第１の制御端
子が共通接続され、その共通接続された制御端子が前記
走査回路のＮ個の出力端子にそれぞれ接続され、（２×
Ｍ−１）個おきにそれぞれの第２の制御端子が共通接続
された（Ｎ×Ｍ）個の第１の論理ゲート回路と、第１の制御端子が前記第１の論理ゲート回路の出力端子
に接続され、第２の制御端子が共通接続された（Ｎ×
Ｍ）個の第２の論理ゲート回路と、制御端子がＪ個（Ｊは正の整数）毎に共通接続され、そ
の制御端子が前記第２の論理ゲート回路の出力端子に接
続され、入力端子が（Ｊ−１）個おきに共通接続された
（Ｎ×Ｍ）個のサンプルホ−ルドスイッチとで構成され
ていることを特徴とする液晶表示装置。
【請求項２】請求項１記載の液晶表示装置を駆動する方
法において、液晶表示装置に入力する映像信号のサンプリング周期を
Ｔとした場合、周期が（２×Ｍ×Ｔ）であるクロック信
号を前記走査回路に入力し、パルス幅が０より大きく
（（Ｍ＋１）×Ｔ）以下、パルス周期が（２×Ｍ×
Ｔ）、位相がＴずつ順次シフトした、異なる（２×Ｍ）
個のパルス信号Ａ１，Ａ２，・・・，Ａ（２×Ｍ）を、
前記（Ｎ×Ｍ）個の第１の論理ゲート回路の第２の制御
端子Ｄ１，Ｄ２，Ｄ３，・・・，Ｄ（２×Ｍ）に、それ
ぞれ順番に入力し、前記第１の論理ゲート回路の出力
が、前記第２の論理ゲート回路の出力に反映される信号
を、前記第２の論理ゲート回路の第２の制御端子に入力
して駆動することを特徴とする液晶表示装置の駆動方
法。
【請求項３】請求項１記載の液晶表示装置を駆動する方
法において、液晶表示装置に入力する映像信号のサンプリング周期を
Ｔとした場合、周期が（２×Ｍ×Ｔ）であるクロック信
号を前記走査回路に入力し、パルス幅が０より大きく
（（Ｍ＋１）×Ｔ）以下、パルス周期が（２×Ｍ×
Ｔ）、位相がＴずつ順次シフトした、異なる（２×Ｍ）
個のパルス信号Ａ１，Ａ２，・・・，Ａ（２×Ｍ）を、
前記（Ｎ×Ｍ）個の第１の論理ゲート回路の第２の制御
端子Ｄ１，Ｄ２，Ｄ３，・・・，Ｄ（２×Ｍ）に、それ
ぞれ逆の順番に入力し、前記第１の論理ゲート回路の出
力が、前記第２の論理ゲート回路の出力に反映される信
号を、前記第２の論理ゲート回路の第２の制御端子に入
力して駆動することを特徴とする液晶表示装置の駆動方
法。
【請求項４】請求項１記載の液晶表示装置を駆動する方
法において、垂直ブランキング期間において、前記第１の論理ゲート
回路の出力が、前記第２の論理ゲート回路の出力に反映
されない信号を、前記第２の論理ゲート回路の第２の制
御端子に入力し、黒表示に相当する信号レベルを、前記
サンプルホールドスイッチのＪ個の入力端子に入力する
ことを特徴とする液晶表示装置の駆動方法。
【請求項５】請求項１記載の液晶表示装置を駆動する方
法において、水平ブランキング期間において、前記走査回路に入力す
るクロック信号の周波数を、映像書き込み期間中よりも
高い周波数に変調して、パルス信号を転送し、その転送
期間中、前記走査回路の出力が、前記第１の論理ゲート
回路の出力に反映される信号を、前記第１の論理ゲート
回路の第２の制御端子に入力し、前記第１の論理ゲート
回路の出力が、前記第２の論理ゲート回路の出力に反映
される信号を、前記第２の論理ゲート回路の第２の制御
端子に入力し、黒表示に相当する信号レベルを、前記サ
ンプルホールドスイッチのＪ個の入力端子に入力して駆
動することを特徴とする液晶表示装置の駆動方法。
【請求項６】複数の走査線と複数の信号線との交点にス
イッチング素子が配置されたアクティブマトリクスアレ
イと、前記走査線を駆動する垂直駆動回路と、前記信号
線を駆動する水平駆動回路とからなる液晶表示装置にお
いて、前記水平駆動回路が、パルス信号をクロック信号の半周期分ずつ順次シフトし
て出力するＮ段（Ｎは正の整数）走査回路と、Ｍ個（Ｍは２以上の整数）毎にそれぞれの第１の制御端
子が共通接続され、その共通接続された制御端子が前記
走査回路のＮ個の出力端子にそれぞれ接続され、（２×
Ｍ−１）個おきにそれぞれの第２の制御端子が共通接続
された（Ｎ×Ｍ）個の論理ゲート回路と、前記論理ゲート回路の出力信号を入力信号とする出力バ
ッファ回路と、制御端子がＪ個（Ｊは正の整数）毎に共通接続され、そ
の制御端子が前記出力バッファ回路の出力端子に接続さ
れ、入力端子が（Ｊ−１）個おきに共通接続された（Ｎ
×Ｍ）個のサンプルホールドスイッチとで構成されてい
ることを特徴とする液晶表示装置。
【請求項７】請求項６記載の液晶表示装置を駆動する方
法において、垂直ブランキング期間において、所定の周期のクロック
信号を、前記走査回路に入力し、前記走査回路の出力
が、前記論理ゲート回路の出力に反映される信号を、前
記論理ゲート回路の第２の制御端子に入力し、黒表示に
相当する信号レベルを、前記サンプルホールドスイッチ
のＪ個の入力端子に入力して駆動することを特徴とする
液晶表示装置の駆動方法。