JPH08107406A - クロック信号切替回路 - Google Patents
クロック信号切替回路Info
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- JPH08107406A JPH08107406A JP24280494A JP24280494A JPH08107406A JP H08107406 A JPH08107406 A JP H08107406A JP 24280494 A JP24280494 A JP 24280494A JP 24280494 A JP24280494 A JP 24280494A JP H08107406 A JPH08107406 A JP H08107406A
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Maintenance And Management Of Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 複数のクロック信号を選択的に切替えて出力
するクロック信号切替回路に関し、クロック信号の切替
時点のハザードの発生を防止する。 【構成】 セレクタ１とセレクタ制御部２とからなり、
クロック信号発生部からのクロック信号ＣＫ１〜ＣＫｎ
をインバータ４−１〜４−ｎを介してクロック端子Ｃ
に、選択信号ＳＬ１〜ＳＬｎをデータ端子Ｄにそれぞれ
加える第１のフリップフロップＦ１１〜Ｆｎ１と、各第
１のフリップフロップＦ１１〜Ｆｎ１の出力信号をデー
タ端子Ｄに、クロック信号ＣＫ１〜ＣＫｎをインバータ
４−１〜４−ｎを介してクロック端子Ｃにそれぞれ加え
る第２のフリップフロップＦ１２〜Ｆｎ２と、第１，第
２のフリップフロップＦ１１〜Ｆｎ１，Ｆ１２〜Ｆｎ２
のＱ端子出力信号をアンド回路３−１〜３−ｎに加え、
その出力信号をセレクタ１に加える選択信号Ｓ１〜Ｓｎ
とする。
するクロック信号切替回路に関し、クロック信号の切替
時点のハザードの発生を防止する。 【構成】 セレクタ１とセレクタ制御部２とからなり、
クロック信号発生部からのクロック信号ＣＫ１〜ＣＫｎ
をインバータ４−１〜４−ｎを介してクロック端子Ｃ
に、選択信号ＳＬ１〜ＳＬｎをデータ端子Ｄにそれぞれ
加える第１のフリップフロップＦ１１〜Ｆｎ１と、各第
１のフリップフロップＦ１１〜Ｆｎ１の出力信号をデー
タ端子Ｄに、クロック信号ＣＫ１〜ＣＫｎをインバータ
４−１〜４−ｎを介してクロック端子Ｃにそれぞれ加え
る第２のフリップフロップＦ１２〜Ｆｎ２と、第１，第
２のフリップフロップＦ１１〜Ｆｎ１，Ｆ１２〜Ｆｎ２
のＱ端子出力信号をアンド回路３−１〜３−ｎに加え、
その出力信号をセレクタ１に加える選択信号Ｓ１〜Ｓｎ
とする。
Description
【０００１】
【産業上の利用分野】本発明は、複数のクロック信号発
生部からのクロック信号を選択して出力するクロック切
替回路に関する。各種の装置の信頼性を向上させる為に
二重化構成が採用されている。又一重化構成或いは二重
化構成に於いて、各部の動作を同期的に行わせる為のク
ロック信号が必要であり、クロック信号断により動作が
停止することになる。そこで、一方のクロック信号が断
となると、他方のクロック信号に切替えて、動作を継続
できるようにした構成が知られている。クロック信号発
生部の保守，点検時にクロック信号を切替える場合もあ
る。このようなクロック信号の切替えを安定に行わせる
ことが要望されている。
生部からのクロック信号を選択して出力するクロック切
替回路に関する。各種の装置の信頼性を向上させる為に
二重化構成が採用されている。又一重化構成或いは二重
化構成に於いて、各部の動作を同期的に行わせる為のク
ロック信号が必要であり、クロック信号断により動作が
停止することになる。そこで、一方のクロック信号が断
となると、他方のクロック信号に切替えて、動作を継続
できるようにした構成が知られている。クロック信号発
生部の保守，点検時にクロック信号を切替える場合もあ
る。このようなクロック信号の切替えを安定に行わせる
ことが要望されている。
【０００２】
【従来の技術】図５は従来例の説明図であり、３１はセ
レクタ、３２−１〜３２−ｎはクロック信号発生部、３
３−１〜３３−ｎはアンド回路、３４はオア回路、ＣＫ
１〜ＣＫｎはクロック信号、ＳＬ１〜ＳＬｎは選択信
号、ＣＬＫは選択出力されたクロック信号である。
レクタ、３２−１〜３２−ｎはクロック信号発生部、３
３−１〜３３−ｎはアンド回路、３４はオア回路、ＣＫ
１〜ＣＫｎはクロック信号、ＳＬ１〜ＳＬｎは選択信
号、ＣＬＫは選択出力されたクロック信号である。
【０００３】複数のクロック信号発生部３２−１〜３２
−ｎからのクロック信号ＣＫ１〜ＣＫｎがセレクタ３１
に加えられ、その中の一つが、図示を省略した選択処理
部等からの選択信号ＳＬ１〜ＳＬｎによって選択され
て、図示を省略した装置にクロック信号ＣＬＫとして供
給され、この装置はデューティ５０％のクロック信号Ｃ
ＬＫに従ってデータ処理を行うものである。又複数のク
ロック信号発生部３２−１〜３２−ｎは、それぞれ独立
的に設けられる場合や、図示を省略した上位装置に於け
るクロック信号の発生源とする場合がある。
−ｎからのクロック信号ＣＫ１〜ＣＫｎがセレクタ３１
に加えられ、その中の一つが、図示を省略した選択処理
部等からの選択信号ＳＬ１〜ＳＬｎによって選択され
て、図示を省略した装置にクロック信号ＣＬＫとして供
給され、この装置はデューティ５０％のクロック信号Ｃ
ＬＫに従ってデータ処理を行うものである。又複数のク
ロック信号発生部３２−１〜３２−ｎは、それぞれ独立
的に設けられる場合や、図示を省略した上位装置に於け
るクロック信号の発生源とする場合がある。
【０００４】選択信号ＳＬ１〜ＳＬｎは、何れか一つが
“１”で、他は“０”となるように制御される。例え
ば、選択信号ＳＬ２が“１”で、他の選択信号が“０”
であると、クロック信号発生部３２−２からのクロック
信号ＣＫ２が、アンド回路３３−２からオア回路３４を
介して選択出力され、図示を省略した装置は、このクロ
ック信号ＣＬＫを基にデータ処理を行うことになる。
“１”で、他は“０”となるように制御される。例え
ば、選択信号ＳＬ２が“１”で、他の選択信号が“０”
であると、クロック信号発生部３２−２からのクロック
信号ＣＫ２が、アンド回路３３−２からオア回路３４を
介して選択出力され、図示を省略した装置は、このクロ
ック信号ＣＬＫを基にデータ処理を行うことになる。
【０００５】
【発明が解決しようとする課題】複数のクロック信号発
生部３２−１〜３２−ｎからのクロック信号ＣＫ１〜Ｃ
Ｋｎは、相互に位相同期化されていない場合が一般的で
あり、例えば、図６のＣＫ１，ＣＫ２に示すように、位
相がずれているクロック信号ＣＫ１，ＣＫ２を、選択信
号ＳＬ１，ＳＬ２によって切替える場合、クロック信号
ＣＫ１がハイレベルの時点で選択信号ＳＬ１が“１”か
ら“０”となり、選択信号ＳＬ２が“０”から“１”と
なった時、セレクタ３１のオア回路３４から出力される
クロック信号ＣＬＫには、ハザードと称されるデューテ
ィ５０％以下のパルス幅の狭いクロックパルスが含まれ
ることになる。
生部３２−１〜３２−ｎからのクロック信号ＣＫ１〜Ｃ
Ｋｎは、相互に位相同期化されていない場合が一般的で
あり、例えば、図６のＣＫ１，ＣＫ２に示すように、位
相がずれているクロック信号ＣＫ１，ＣＫ２を、選択信
号ＳＬ１，ＳＬ２によって切替える場合、クロック信号
ＣＫ１がハイレベルの時点で選択信号ＳＬ１が“１”か
ら“０”となり、選択信号ＳＬ２が“０”から“１”と
なった時、セレクタ３１のオア回路３４から出力される
クロック信号ＣＬＫには、ハザードと称されるデューテ
ィ５０％以下のパルス幅の狭いクロックパルスが含まれ
ることになる。
【０００６】このようなハザードは、クロック信号ＣＫ
１，ＣＫ２が位相同期化されている場合でも、選択信号
ＳＬ１，ＳＬ２が非同期で加えられる場合に発生する可
能性が大きく、又選択信号ＳＬ１，ＳＬ２がクロック信
号ＣＫ１，ＣＫ２に同期して加えられる場合でも、アン
ド回路３３−１〜３３−ｎの動作遅延時間のばらつき等
によってハザードが発生する場合がある。
１，ＣＫ２が位相同期化されている場合でも、選択信号
ＳＬ１，ＳＬ２が非同期で加えられる場合に発生する可
能性が大きく、又選択信号ＳＬ１，ＳＬ２がクロック信
号ＣＫ１，ＣＫ２に同期して加えられる場合でも、アン
ド回路３３−１〜３３−ｎの動作遅延時間のばらつき等
によってハザードが発生する場合がある。
【０００７】このようなクロック信号の切替えによるハ
ザードによって、クロック信号ＣＬＫが加えられる図示
を省略した装置のフリップフロップやラッチ回路の誤動
作を生じさせることになり、最悪の場合は、発振状態を
誘発して正常動作に復帰でないことがある。その為に、
クロック信号ＣＬＫを供給される装置に、ハザードの発
生を許容し、自己復帰機能を設けることも可能である
が、回路設計上の制約が生じると共に、回路規模が大き
くなる問題がある。本発明は、クロック信号切替時に於
けるハザードの発生を簡単な構成によって防止すること
を目的とする。
ザードによって、クロック信号ＣＬＫが加えられる図示
を省略した装置のフリップフロップやラッチ回路の誤動
作を生じさせることになり、最悪の場合は、発振状態を
誘発して正常動作に復帰でないことがある。その為に、
クロック信号ＣＬＫを供給される装置に、ハザードの発
生を許容し、自己復帰機能を設けることも可能である
が、回路設計上の制約が生じると共に、回路規模が大き
くなる問題がある。本発明は、クロック信号切替時に於
けるハザードの発生を簡単な構成によって防止すること
を目的とする。
【０００８】
【課題を解決するための手段】本発明のクロック信号切
替回路は、複数のクロック信号発生部からのクロック信
号ＣＫ１〜ＣＫｎを選択信号によって切替えて出力する
セレクタ１を含むクロック信号切替回路に於いて、クロ
ック信号ＣＫ１〜ＣＫｎの切替時点に於ける選択信号
に、２クロック信号分に相当するヒステリシスを与えて
セレクタ１に加えるセレクタ制御部２を設けたものであ
る。
替回路は、複数のクロック信号発生部からのクロック信
号ＣＫ１〜ＣＫｎを選択信号によって切替えて出力する
セレクタ１を含むクロック信号切替回路に於いて、クロ
ック信号ＣＫ１〜ＣＫｎの切替時点に於ける選択信号
に、２クロック信号分に相当するヒステリシスを与えて
セレクタ１に加えるセレクタ制御部２を設けたものであ
る。
【０００９】又セレクタ制御部２は、クロック信号発生
部からのクロック信号ＣＫ１〜ＣＫｎをクロック端子Ｃ
に、選択信号ＳＬ１〜ＳＬｎをデータ端子Ｄにそれぞれ
加える第１のフリップフロップＦ１１〜Ｆｎ１と、この
第１のフリップフロップＦ１１〜Ｆｎ１の出力信号をデ
ータ端子Ｄに、クロック信号ＣＫ１〜ＣＫｎをクロック
端子Ｃにそれぞれ加える第２のフリップフロップＦ１２
〜Ｆｎ２と、第１及び第２のフリップフロップの出力信
号の論理積出力をセレクタ１に加える選択信号とする構
成を備えることができる。
部からのクロック信号ＣＫ１〜ＣＫｎをクロック端子Ｃ
に、選択信号ＳＬ１〜ＳＬｎをデータ端子Ｄにそれぞれ
加える第１のフリップフロップＦ１１〜Ｆｎ１と、この
第１のフリップフロップＦ１１〜Ｆｎ１の出力信号をデ
ータ端子Ｄに、クロック信号ＣＫ１〜ＣＫｎをクロック
端子Ｃにそれぞれ加える第２のフリップフロップＦ１２
〜Ｆｎ２と、第１及び第２のフリップフロップの出力信
号の論理積出力をセレクタ１に加える選択信号とする構
成を備えることができる。
【００１０】又複数のクロック信号発生部からのクロッ
ク信号ＣＫ１〜ＣＫｎをそれぞれクロック端子に、クロ
ック信号ＣＫ１〜ＣＫｎに比較して低速のタイミング信
号をリセット端子に、ハイレベル信号をデータ端子にそ
れぞれ加える第１のフリップフロップと、この第１のフ
リップフロップの出力信号をデータ端子に、タイミング
信号をクロック端子にそれぞれ加える第２のフリップフ
ロップと、第２のフリップフロップの出力信号がローレ
ベルの時に前記クロック信号発生部からのクロック信号
をそのまま出力し、ハイレベルの時にクロック信号をロ
ーレベルに固定して出力するクロック断時ローレベル固
定回路を、セレクタ制御部２の前段に設けることができ
る。
ク信号ＣＫ１〜ＣＫｎをそれぞれクロック端子に、クロ
ック信号ＣＫ１〜ＣＫｎに比較して低速のタイミング信
号をリセット端子に、ハイレベル信号をデータ端子にそ
れぞれ加える第１のフリップフロップと、この第１のフ
リップフロップの出力信号をデータ端子に、タイミング
信号をクロック端子にそれぞれ加える第２のフリップフ
ロップと、第２のフリップフロップの出力信号がローレ
ベルの時に前記クロック信号発生部からのクロック信号
をそのまま出力し、ハイレベルの時にクロック信号をロ
ーレベルに固定して出力するクロック断時ローレベル固
定回路を、セレクタ制御部２の前段に設けることができ
る。
【００１１】
【作用】選択信号ＳＬ１〜ＳＬｎをセレクタ制御部２を
介してセレクタ１に加える構成とし、セレクタ制御部２
に於いて、クロック信号ＣＫ１〜ＣＫｎの切替時点の選
択信号ＳＬ１〜ＳＬｎを、２クロック信号分に相当する
ヒステリシスを与える。即ち、クロック信号をオフとす
る為の選択信号に対して、オンとする為の選択信号を２
クロック信号分遅延させる状態のヒステリシスを与えて
セレクタ１に加える。従って、セレクタ１からは、或る
クロック信号をオフとした後、他のクロック信号を直ち
にオンとすることなく、２クロック信号分以下の時間を
おいてオンとするものである。
介してセレクタ１に加える構成とし、セレクタ制御部２
に於いて、クロック信号ＣＫ１〜ＣＫｎの切替時点の選
択信号ＳＬ１〜ＳＬｎを、２クロック信号分に相当する
ヒステリシスを与える。即ち、クロック信号をオフとす
る為の選択信号に対して、オンとする為の選択信号を２
クロック信号分遅延させる状態のヒステリシスを与えて
セレクタ１に加える。従って、セレクタ１からは、或る
クロック信号をオフとした後、他のクロック信号を直ち
にオンとすることなく、２クロック信号分以下の時間を
おいてオンとするものである。
【００１２】又セレクタ制御部２を第１，第２のフリッ
プフロップＦ１１〜Ｆｎ１，Ｆ１２〜Ｆｎ２とアンド回
路とにより構成し、クロック信号をオフとする選択信号
は、そのクロック信号の立下りに同期してオフとするよ
うにセレクタ１に加え、又クロック信号をオンとする選
択信号は、その２クロック信号分遅延させてオンとする
ようにセレクタ１に加える。従って、切替えるクロック
信号の位相がずれていても、ハザードが発生することな
く、セレクタ１によりクロック信号を切替えることがで
きる。
プフロップＦ１１〜Ｆｎ１，Ｆ１２〜Ｆｎ２とアンド回
路とにより構成し、クロック信号をオフとする選択信号
は、そのクロック信号の立下りに同期してオフとするよ
うにセレクタ１に加え、又クロック信号をオンとする選
択信号は、その２クロック信号分遅延させてオンとする
ようにセレクタ１に加える。従って、切替えるクロック
信号の位相がずれていても、ハザードが発生することな
く、セレクタ１によりクロック信号を切替えることがで
きる。
【００１３】又第１，第２のフリップフロップＦＡ１〜
ＦＡｎ，ＦＢ１〜ＦＢｎを含むクロック断時ローレベル
固定回路は、第１のフリップフロップＦＡ１〜ＦＡｎに
よりクロック信号ＣＫ１〜ＣＫｎの断を検出し、タイミ
ング信号Ｔによってリセットし、この第１のフリップフ
ロップＦＡ１〜ＦＡｎのリセット出力信号を、タイミン
グ信号Ｔによって第２のフリップフロップＦＢ１〜ＦＢ
ｎにラッチし、クロック信号ＣＫ１〜ＣＫｎがハイレベ
ル固定の断状態の場合でも、クロック信号ＣＫ１〜ＣＫ
ｎをローレベル固定として、セレクタ制御部２を介して
セレクタ１に入力する。又クロック信号ＣＫ１〜ＣＫｎ
が正常ならばそのままセレクタ制御部２を介してセレク
タ１に入力する。
ＦＡｎ，ＦＢ１〜ＦＢｎを含むクロック断時ローレベル
固定回路は、第１のフリップフロップＦＡ１〜ＦＡｎに
よりクロック信号ＣＫ１〜ＣＫｎの断を検出し、タイミ
ング信号Ｔによってリセットし、この第１のフリップフ
ロップＦＡ１〜ＦＡｎのリセット出力信号を、タイミン
グ信号Ｔによって第２のフリップフロップＦＢ１〜ＦＢ
ｎにラッチし、クロック信号ＣＫ１〜ＣＫｎがハイレベ
ル固定の断状態の場合でも、クロック信号ＣＫ１〜ＣＫ
ｎをローレベル固定として、セレクタ制御部２を介して
セレクタ１に入力する。又クロック信号ＣＫ１〜ＣＫｎ
が正常ならばそのままセレクタ制御部２を介してセレク
タ１に入力する。
【００１４】
【実施例】図１は本発明の一実施例の説明図であり、１
はセレクタ、２はセレクタ制御部、３−１〜３−ｎはア
ンド回路、４−１〜４−ｎはインバータ、５−１〜５−
ｎはアンド回路、６はオア回路、ＣＫ１〜ＣＫｎはクロ
ック信号、ＳＬ１〜ＳＬｎは選択信号、Ｆ１１〜Ｆｎ１
は第１のフリップフロップ、Ｆ１２〜Ｆｎ２は第２のフ
リップフロップ、ＣＬＫはクロック信号、Ｓ１〜Ｓｎは
セレクタ１に加えられる選択信号である。
はセレクタ、２はセレクタ制御部、３−１〜３−ｎはア
ンド回路、４−１〜４−ｎはインバータ、５−１〜５−
ｎはアンド回路、６はオア回路、ＣＫ１〜ＣＫｎはクロ
ック信号、ＳＬ１〜ＳＬｎは選択信号、Ｆ１１〜Ｆｎ１
は第１のフリップフロップ、Ｆ１２〜Ｆｎ２は第２のフ
リップフロップ、ＣＬＫはクロック信号、Ｓ１〜Ｓｎは
セレクタ１に加えられる選択信号である。
【００１５】図示を省略した複数のクロック信号発生部
からのクロック信号ＣＫ１〜ＣＫｎは、セレクタ１のア
ンド回路５−１〜５−ｎに加えられると共に、インバー
タ４−１〜４−ｎを介してフリップフロップＦ１１〜Ｆ
ｎ１，Ｆ１２〜Ｆｎ２のクロック端子Ｃに加えられる。
又選択信号ＳＬ１〜ＳＬｎは、第１のフリップフロップ
Ｆ１１〜Ｆｎ１のデータ端子Ｄに加えられる。
からのクロック信号ＣＫ１〜ＣＫｎは、セレクタ１のア
ンド回路５−１〜５−ｎに加えられると共に、インバー
タ４−１〜４−ｎを介してフリップフロップＦ１１〜Ｆ
ｎ１，Ｆ１２〜Ｆｎ２のクロック端子Ｃに加えられる。
又選択信号ＳＬ１〜ＳＬｎは、第１のフリップフロップ
Ｆ１１〜Ｆｎ１のデータ端子Ｄに加えられる。
【００１６】又第１のフリップフロップＦ１１〜Ｆｎ１
のＱ端子の出力信号は第２のフリップフロップＦ１２〜
Ｆｎ２のデータ端子Ｄに加えられると共に、アンド回路
３−１〜３−ｎに第２のフリップフロップＦ１２〜Ｆｎ
２のＱ端子の出力信号と共に加えられ、アンド回路３−
１〜３−ｎの出力信号Ｓ１〜Ｓｎがセレクタ１のアンド
回路５−１〜５−ｎに選択信号として加えられる。又セ
レクタ１は、従来例と同様に、アンド回路５−１〜５−
ｎとオア回路６とによって構成されている。
のＱ端子の出力信号は第２のフリップフロップＦ１２〜
Ｆｎ２のデータ端子Ｄに加えられると共に、アンド回路
３−１〜３−ｎに第２のフリップフロップＦ１２〜Ｆｎ
２のＱ端子の出力信号と共に加えられ、アンド回路３−
１〜３−ｎの出力信号Ｓ１〜Ｓｎがセレクタ１のアンド
回路５−１〜５−ｎに選択信号として加えられる。又セ
レクタ１は、従来例と同様に、アンド回路５−１〜５−
ｎとオア回路６とによって構成されている。
【００１７】従って、選択信号ＳＬ１〜ＳＬｎが“０”
となると、対応するクロック信号ＣＫ１〜ＣＫｎによっ
て第１のフリップフロップＦ１１〜Ｆｎ１がリセットさ
れるから、セレクタ１に加えられる選択信号Ｓ１〜Ｓｎ
は“０”となる。又選択信号ＳＬ１〜ＳＬｎが“１”と
なると、対応するクロック信号ＣＫ１〜ＣＫｎによって
第１のフリップフロップＦ１１〜Ｆｎ１がセットされ、
次のクロック信号ＣＫ１〜ＣＫｎによって第２のフリッ
プフロップＦ１２〜Ｆｎ２がセットされ、その時点でセ
レクタ１に加えられる選択信号Ｓ１〜Ｓｎが“１”とな
る。
となると、対応するクロック信号ＣＫ１〜ＣＫｎによっ
て第１のフリップフロップＦ１１〜Ｆｎ１がリセットさ
れるから、セレクタ１に加えられる選択信号Ｓ１〜Ｓｎ
は“０”となる。又選択信号ＳＬ１〜ＳＬｎが“１”と
なると、対応するクロック信号ＣＫ１〜ＣＫｎによって
第１のフリップフロップＦ１１〜Ｆｎ１がセットされ、
次のクロック信号ＣＫ１〜ＣＫｎによって第２のフリッ
プフロップＦ１２〜Ｆｎ２がセットされ、その時点でセ
レクタ１に加えられる選択信号Ｓ１〜Ｓｎが“１”とな
る。
【００１８】即ち、クロック信号をオフとする選択信号
は、そのクロック信号に同期した選択信号としてセレク
タ１に加えられ、又クロック信号をオンとする選択信号
は、そのクロック信号に同期し、２クロック信号分遅延
した選択信号としてセレクタ１に加えられる。この場
合、オフとするクロック信号とオンとするクロック信号
との位相が大きくずれていても、オンとするクロック信
号の２クロック信号分の遅延によって、セレクタ１に
は、ヒステリシスを与えた選択信号が入力され、クロッ
ク信号の切替時のハザードの発生を防止することができ
る。又クロック信号の切替時に、２クロック信号分以上
の休止期間を挿入することも考えられるが、後段の回路
装置に対しては、クロック信号の休止期間が短い程良い
ことになり、前述のように、２クロック信号以下の休止
期間とし、且つハザードの発生を防止することにより、
後段の回路装置に対して安定にクロック信号を切替えて
供給することができる。
は、そのクロック信号に同期した選択信号としてセレク
タ１に加えられ、又クロック信号をオンとする選択信号
は、そのクロック信号に同期し、２クロック信号分遅延
した選択信号としてセレクタ１に加えられる。この場
合、オフとするクロック信号とオンとするクロック信号
との位相が大きくずれていても、オンとするクロック信
号の２クロック信号分の遅延によって、セレクタ１に
は、ヒステリシスを与えた選択信号が入力され、クロッ
ク信号の切替時のハザードの発生を防止することができ
る。又クロック信号の切替時に、２クロック信号分以上
の休止期間を挿入することも考えられるが、後段の回路
装置に対しては、クロック信号の休止期間が短い程良い
ことになり、前述のように、２クロック信号以下の休止
期間とし、且つハザードの発生を防止することにより、
後段の回路装置に対して安定にクロック信号を切替えて
供給することができる。
【００１９】図２は本発明の一実施例の動作説明図であ
り、クロック信号ＣＫ１，ＣＫ２の切替えについて示
し、図１と同一符号は同一の信号の一例を示す。クロッ
ク信号ＣＫ１，ＣＫ２と非同期の選択信号ＳＬ１が
“１”から“０”となり、同時に選択信号ＳＬ２が
“０”から“１”となって、クロック信号ＣＫ１からク
ロック信号ＣＫ２に切替える場合、クロック信号ＣＫ１
の立下り（インバータ４−１により反転されたクロック
信号の立上り）のタイミングで第１のフリップフロップ
Ｆ１１のＱ端子の出力信号は“０”となる。従って、ア
ンド回路３−１からセレクタ１のアンド回路５−１に加
えられる選択信号Ｓ１は“０”となる。それによって、
クロック信号ＣＫ１はオフとなる。
り、クロック信号ＣＫ１，ＣＫ２の切替えについて示
し、図１と同一符号は同一の信号の一例を示す。クロッ
ク信号ＣＫ１，ＣＫ２と非同期の選択信号ＳＬ１が
“１”から“０”となり、同時に選択信号ＳＬ２が
“０”から“１”となって、クロック信号ＣＫ１からク
ロック信号ＣＫ２に切替える場合、クロック信号ＣＫ１
の立下り（インバータ４−１により反転されたクロック
信号の立上り）のタイミングで第１のフリップフロップ
Ｆ１１のＱ端子の出力信号は“０”となる。従って、ア
ンド回路３−１からセレクタ１のアンド回路５−１に加
えられる選択信号Ｓ１は“０”となる。それによって、
クロック信号ＣＫ１はオフとなる。
【００２０】又クロック信号ＣＫ２の立下り（インバー
タ４−２により反転されたクロック信号の立上り）のタ
イミングで第１のフリップフロップＦ２１のＱ端子の出
力信号は“１”となり、この“１”の出力信号が第２の
フリップフロップＦ２２のデータ端子Ｄに加えられるか
ら、次のクロック信号ＣＫ２の立下り（インバータ４−
２により反転されたクロック信号の立上り）のタイミン
グで第２のフリップフロップＦ２２のＱ端子の出力信号
は“１”となる。従って、アンド回路３−２からセレク
タ１のアンド回路５−２に加えられる選択信号Ｓ２は
“１”となる。それによって、クロック信号ＣＫ２はオ
ンとなる。
タ４−２により反転されたクロック信号の立上り）のタ
イミングで第１のフリップフロップＦ２１のＱ端子の出
力信号は“１”となり、この“１”の出力信号が第２の
フリップフロップＦ２２のデータ端子Ｄに加えられるか
ら、次のクロック信号ＣＫ２の立下り（インバータ４−
２により反転されたクロック信号の立上り）のタイミン
グで第２のフリップフロップＦ２２のＱ端子の出力信号
は“１”となる。従って、アンド回路３−２からセレク
タ１のアンド回路５−２に加えられる選択信号Ｓ２は
“１”となる。それによって、クロック信号ＣＫ２はオ
ンとなる。
【００２１】即ち、選択信号ＳＬ１，ＳＬ２に対して、
セレクタ制御部２は、クロック信号をオフとする選択信
号ＳＬ１に対してはクロック信号ＣＫ１に同期した選択
信号Ｓ１としてセレクタ１に加え、クロック信号をオン
とする選択信号ＳＬ２に対してクロック信号ＣＫ２に同
期し且つ２クロック信号分に相当するヒステリシスを与
えた選択信号Ｓ２としてセレクタ１に加えるものであ
る。それによって、クロック信号ＣＫ１，ＣＫ２の位相
が３６０°近くずれている場合でも、クロック信号ＣＫ
１，ＣＫ２の切替えによるハザードの発生を確実に防止
できる。又他のクロック信号ＣＫ３〜ＣＫｎの切替えに
ついても前述と同様な動作によって、ハザードの発生を
防止することができる。
セレクタ制御部２は、クロック信号をオフとする選択信
号ＳＬ１に対してはクロック信号ＣＫ１に同期した選択
信号Ｓ１としてセレクタ１に加え、クロック信号をオン
とする選択信号ＳＬ２に対してクロック信号ＣＫ２に同
期し且つ２クロック信号分に相当するヒステリシスを与
えた選択信号Ｓ２としてセレクタ１に加えるものであ
る。それによって、クロック信号ＣＫ１，ＣＫ２の位相
が３６０°近くずれている場合でも、クロック信号ＣＫ
１，ＣＫ２の切替えによるハザードの発生を確実に防止
できる。又他のクロック信号ＣＫ３〜ＣＫｎの切替えに
ついても前述と同様な動作によって、ハザードの発生を
防止することができる。
【００２２】図３は本発明の他の実施例の説明図であ
り、１，２は前述のセレクタ及びセレクタ制御部であ
る。又１１−１〜１１−ｎはインヒビット回路、１２−
１〜１２−ｎはバッファ、１３−１〜１３−ｎはインバ
ータ、ＦＡ１〜ＦＡｎは第１のフリップフロップ、ＦＢ
１〜ＦＢｎは第２のフリップフロップ、Ｔはタイミング
信号、ＣＫ１〜ＣＫｎは図示を省略したクロック信号発
生部からのクロック信号、ＳＬ１〜ＳＬｎは選択信号、
ＣＬＫはセレクタ１からのクロック信号である。
り、１，２は前述のセレクタ及びセレクタ制御部であ
る。又１１−１〜１１−ｎはインヒビット回路、１２−
１〜１２−ｎはバッファ、１３−１〜１３−ｎはインバ
ータ、ＦＡ１〜ＦＡｎは第１のフリップフロップ、ＦＢ
１〜ＦＢｎは第２のフリップフロップ、Ｔはタイミング
信号、ＣＫ１〜ＣＫｎは図示を省略したクロック信号発
生部からのクロック信号、ＳＬ１〜ＳＬｎは選択信号、
ＣＬＫはセレクタ１からのクロック信号である。
【００２３】クロック信号発生部の障害によってクロッ
ク信号が断となる場合は、通常はローレベル（“０”）
連続の状態となるものであるが、クロック信号発生部の
出力側の素子の障害によっては、ハイレベル（“１”）
固定となる場合がある。このように、クロック信号ＣＫ
１〜ＣＫｎがハイレベル固定で断状態となると、セレク
タ制御部２の第１，第２のフリップフロップＦ１１〜Ｆ
ｎ１，Ｆ１２〜Ｆｎ２は、選択信号ＳＬ１〜ＳＬｎの
“１”，“０”に拘らず前の状態を維持することにな
る。従って、クロック信号ＣＬＫとして選択出力中のク
ロック信号がハイレベル固定で断状態となると、セレク
タ１からのハイレベル固定のクロック信号ＣＬＫが出力
されることになる。クロック断時ローレベル固定回路
は、このような問題を解決する為のもので、クロック信
号がハイレベル固定の断状態を検出した時に、ローレベ
ル固定とするものである。
ク信号が断となる場合は、通常はローレベル（“０”）
連続の状態となるものであるが、クロック信号発生部の
出力側の素子の障害によっては、ハイレベル（“１”）
固定となる場合がある。このように、クロック信号ＣＫ
１〜ＣＫｎがハイレベル固定で断状態となると、セレク
タ制御部２の第１，第２のフリップフロップＦ１１〜Ｆ
ｎ１，Ｆ１２〜Ｆｎ２は、選択信号ＳＬ１〜ＳＬｎの
“１”，“０”に拘らず前の状態を維持することにな
る。従って、クロック信号ＣＬＫとして選択出力中のク
ロック信号がハイレベル固定で断状態となると、セレク
タ１からのハイレベル固定のクロック信号ＣＬＫが出力
されることになる。クロック断時ローレベル固定回路
は、このような問題を解決する為のもので、クロック信
号がハイレベル固定の断状態を検出した時に、ローレベ
ル固定とするものである。
【００２４】クロック信号ＣＫ１〜ＣＫｎは、インヒビ
ット回路１１−１〜１１−ｎからセレクタ制御部２を介
してセレクタ１に加えられる。又タイミング信号Ｔはバ
ッファ１２−１〜１２−ｎを介して第１のフリップフロ
ップＦＡ１〜ＦＡｎのリセット端子Ｒに加えられ、イン
バータ１３−１〜１３−ｎを介して第２のフリップフロ
ップＦＢ１〜ＦＢｎのクロック端子Ｃに加えられる。こ
のタイミング信号Ｔは、クロック信号ＣＫ１〜ＣＫｎに
比較して低速度のものである。又第１のフリップフロッ
プＦＡ１〜ＦＡｎのデータ端子ＤにハイレベルＨ
（“１”）が加えられ、クロック端子Ｃにクロック信号
ＣＫ１〜ＣＫｎが加えられる。
ット回路１１−１〜１１−ｎからセレクタ制御部２を介
してセレクタ１に加えられる。又タイミング信号Ｔはバ
ッファ１２−１〜１２−ｎを介して第１のフリップフロ
ップＦＡ１〜ＦＡｎのリセット端子Ｒに加えられ、イン
バータ１３−１〜１３−ｎを介して第２のフリップフロ
ップＦＢ１〜ＦＢｎのクロック端子Ｃに加えられる。こ
のタイミング信号Ｔは、クロック信号ＣＫ１〜ＣＫｎに
比較して低速度のものである。又第１のフリップフロッ
プＦＡ１〜ＦＡｎのデータ端子ＤにハイレベルＨ
（“１”）が加えられ、クロック端子Ｃにクロック信号
ＣＫ１〜ＣＫｎが加えられる。
【００２５】第１のフリップフロップＦＡ１〜ＦＡｎの
＊Ｑ端子（リセット出力端子）出力信号が第２のフリッ
プフロップＦＢ１〜ＦＢｎのデータ端子Ｄに加えられ、
この＊Ｑ端子出力信号が“１”の時に、インバータ１３
−１〜１３−ｎを介したタイミング信号ＴによってＱ端
子（セット出力端子）出力信号が“１”となり、インヒ
ビット回路１１−１〜１１−ｎへの禁止入力となり、ク
ロック信号ＣＫ１〜ＣＫｎをローレベル（“０”）固定
として出力する。即ち、クロック信号ＣＫ１〜ＣＫｎが
ハイレベル固定の断状態の時に、ローレベル固定として
出力することができる。
＊Ｑ端子（リセット出力端子）出力信号が第２のフリッ
プフロップＦＢ１〜ＦＢｎのデータ端子Ｄに加えられ、
この＊Ｑ端子出力信号が“１”の時に、インバータ１３
−１〜１３−ｎを介したタイミング信号ＴによってＱ端
子（セット出力端子）出力信号が“１”となり、インヒ
ビット回路１１−１〜１１−ｎへの禁止入力となり、ク
ロック信号ＣＫ１〜ＣＫｎをローレベル（“０”）固定
として出力する。即ち、クロック信号ＣＫ１〜ＣＫｎが
ハイレベル固定の断状態の時に、ローレベル固定として
出力することができる。
【００２６】又クロック信号ＣＫ１〜ＣＫｎが正常であ
ると、第１のフリップフロップＦＡ１〜ＦＡｎはタイミ
ング信号Ｔによってリセットされるが、次のクロック信
号ＣＫ１〜ＣＫｎによってセットされ、第２のフリップ
フロップＦＢ１〜ＦＢｎはリセット状態を継続し、その
Ｑ端子出力信号は“０”となる。従って、インヒビット
回路１１−１〜１１−ｎを介してクロック信号ＣＫ１〜
ＣＫｎがそのまま出力される。インヒビット回路１１−
１〜１１−ｎの出力のクロック信号は、セレクタ制御部
２を介してセレクタ１に加えられる。
ると、第１のフリップフロップＦＡ１〜ＦＡｎはタイミ
ング信号Ｔによってリセットされるが、次のクロック信
号ＣＫ１〜ＣＫｎによってセットされ、第２のフリップ
フロップＦＢ１〜ＦＢｎはリセット状態を継続し、その
Ｑ端子出力信号は“０”となる。従って、インヒビット
回路１１−１〜１１−ｎを介してクロック信号ＣＫ１〜
ＣＫｎがそのまま出力される。インヒビット回路１１−
１〜１１−ｎの出力のクロック信号は、セレクタ制御部
２を介してセレクタ１に加えられる。
【００２７】図４は本発明の他の実施例の動作説明図で
あり、図３に於けるクロック信号ＣＫ１，ＣＫ２につい
て、クロック信号ＣＫ２がハイレベル固定の断状態とな
った場合を示す。タイミング信号Ｔは、クロック信号Ｃ
Ｋ１，ＣＫ２に比較して低速度のものであり、クロック
信号ＣＫ１，ＣＫ２の周期の数１０倍乃至数千倍の周期
とすることができる。即ち、クロック信号ＣＫ１，ＣＫ
２の断検出に要する時間を基にタイミング信号Ｔの周期
を設定することができる。
あり、図３に於けるクロック信号ＣＫ１，ＣＫ２につい
て、クロック信号ＣＫ２がハイレベル固定の断状態とな
った場合を示す。タイミング信号Ｔは、クロック信号Ｃ
Ｋ１，ＣＫ２に比較して低速度のものであり、クロック
信号ＣＫ１，ＣＫ２の周期の数１０倍乃至数千倍の周期
とすることができる。即ち、クロック信号ＣＫ１，ＣＫ
２の断検出に要する時間を基にタイミング信号Ｔの周期
を設定することができる。
【００２８】正常なクロック信号ＣＫ１の場合、第１の
フリップフロップＦＡ１はタイミング信号Ｔによってリ
セットされるが、次のクロック信号ＣＫ１によってセッ
トされ、＊Ｑ端子出力信号は“０”となる。そして、イ
ンバータ１３−１を介した次のタイミング信号Ｔがクロ
ック端子Ｃに加えられる第２のフリップフロップＦＢ１
のＱ端子出力信号は“０”となり、この状態が継続され
る。従って、インヒビット回路１１−１の出力信号ｂ
は、図４のｂに示すように、クロック信号ＣＫ１がその
まま出力されることになり、このクロック信号ＣＫ１が
セレクタ制御部２を介してセレクタ１に加えられる。
フリップフロップＦＡ１はタイミング信号Ｔによってリ
セットされるが、次のクロック信号ＣＫ１によってセッ
トされ、＊Ｑ端子出力信号は“０”となる。そして、イ
ンバータ１３−１を介した次のタイミング信号Ｔがクロ
ック端子Ｃに加えられる第２のフリップフロップＦＢ１
のＱ端子出力信号は“０”となり、この状態が継続され
る。従って、インヒビット回路１１−１の出力信号ｂ
は、図４のｂに示すように、クロック信号ＣＫ１がその
まま出力されることになり、このクロック信号ＣＫ１が
セレクタ制御部２を介してセレクタ１に加えられる。
【００２９】又クロック信号ＣＫ２が正常な場合は、前
述のクロック信号ＣＫ１と同様に、インヒビット回路１
１−２からそのまま出力され、セレクタ制御部２を介し
てセレクタ１に加えられるが、例えば、ハイレベル
（“１”）固定の断状態となった場合、第１のフリップ
フロップＦＡ２がタイミング信号Ｔによってリセットさ
れた後、そのクロック端子Ｃにはクロック信号ＣＫ１が
加えられないことになり、＊Ｑ端子出力信号は“１”を
継続することになる。
述のクロック信号ＣＫ１と同様に、インヒビット回路１
１−２からそのまま出力され、セレクタ制御部２を介し
てセレクタ１に加えられるが、例えば、ハイレベル
（“１”）固定の断状態となった場合、第１のフリップ
フロップＦＡ２がタイミング信号Ｔによってリセットさ
れた後、そのクロック端子Ｃにはクロック信号ＣＫ１が
加えられないことになり、＊Ｑ端子出力信号は“１”を
継続することになる。
【００３０】従って、次のタイミング信号Ｔがインバー
タ１３−２を介して第２のフリップフロップＦＢ２のク
ロック端子Ｃに加えられると、第２のフリップフロップ
ＦＢ２のＱ端子出力信号ａは、図４のａに示すように
“１”となる。それによって、インヒビット回路１１−
２の出力信号ｃは、図４のｃに示すように、正常なクロ
ック信号ＣＫ２を示す状態から、ハイレベル固定の断状
態となり、次にローレベル固定となる。即ち、ハイレベ
ル固定の断状態となっても、タイミング信号Ｔの１周期
後にはローレベル固定の信号として出力される。それに
よって、セレクタ制御部２からセレクタ１に加える選択
信号Ｓ２を“０”として、ハイレベル固定のクロック信
号が連続して出力されることを阻止できる。
タ１３−２を介して第２のフリップフロップＦＢ２のク
ロック端子Ｃに加えられると、第２のフリップフロップ
ＦＢ２のＱ端子出力信号ａは、図４のａに示すように
“１”となる。それによって、インヒビット回路１１−
２の出力信号ｃは、図４のｃに示すように、正常なクロ
ック信号ＣＫ２を示す状態から、ハイレベル固定の断状
態となり、次にローレベル固定となる。即ち、ハイレベ
ル固定の断状態となっても、タイミング信号Ｔの１周期
後にはローレベル固定の信号として出力される。それに
よって、セレクタ制御部２からセレクタ１に加える選択
信号Ｓ２を“０”として、ハイレベル固定のクロック信
号が連続して出力されることを阻止できる。
【００３１】本発明は、前述の実施例にのみ限定される
ものではなく、種々付加変更することができるものであ
り、例えば、アンド回路やオア回路は、論理レベルに対
応して他のゲート回路構成とすることも可能である。又
必要に応じて、クロック信号のレベル補正回路等を付加
することも可能である。
ものではなく、種々付加変更することができるものであ
り、例えば、アンド回路やオア回路は、論理レベルに対
応して他のゲート回路構成とすることも可能である。又
必要に応じて、クロック信号のレベル補正回路等を付加
することも可能である。
【００３２】
【発明の効果】以上説明したように、本発明のクロック
信号切替回路は、クロック信号ＣＫ１〜ＣＫｎを選択信
号ＳＬ１〜ＳＬｎによって切替えて出力するセレクタ１
と、クロック信号の切替時点に於ける選択信号に、２ク
ロック信号分に相当するヒステリシスを与えるセレクタ
制御部２とを備えたものであり、クロック信号ＣＫ１〜
ＣＫｎに非同期で選択信号ＳＬ１〜ＳＬｎが加えられて
も、クロック信号をオフする為の選択信号に対してオン
する為の選択信号を２クロック信号分遅延させた状態の
選択信号としてセレクタ１に加えることにより、セレク
タ１から切替出力されるクロック信号ＣＬＫにハザード
が含まれないようにできる利点がある。
信号切替回路は、クロック信号ＣＫ１〜ＣＫｎを選択信
号ＳＬ１〜ＳＬｎによって切替えて出力するセレクタ１
と、クロック信号の切替時点に於ける選択信号に、２ク
ロック信号分に相当するヒステリシスを与えるセレクタ
制御部２とを備えたものであり、クロック信号ＣＫ１〜
ＣＫｎに非同期で選択信号ＳＬ１〜ＳＬｎが加えられて
も、クロック信号をオフする為の選択信号に対してオン
する為の選択信号を２クロック信号分遅延させた状態の
選択信号としてセレクタ１に加えることにより、セレク
タ１から切替出力されるクロック信号ＣＬＫにハザード
が含まれないようにできる利点がある。
【００３３】又第１，第２のフリップフロップＦ１１〜
Ｆｎ１，Ｆ１２〜Ｆｎ２によりセレクタ制御部２を構成
したことにより、クロック信号をオフとする選択信号を
そのクロック信号に同期して直ちにオフとするようにセ
レクタ１に加え、又クロック信号をオンとする選択信号
をそのクロック信号に同期し且つ２クロック信号分遅延
させてセレクタ１に加えるから、セレクタ１によるクロ
ック信号の切替時点のハザードの発生を簡単な構成によ
り確実に防止できる利点がある。
Ｆｎ１，Ｆ１２〜Ｆｎ２によりセレクタ制御部２を構成
したことにより、クロック信号をオフとする選択信号を
そのクロック信号に同期して直ちにオフとするようにセ
レクタ１に加え、又クロック信号をオンとする選択信号
をそのクロック信号に同期し且つ２クロック信号分遅延
させてセレクタ１に加えるから、セレクタ１によるクロ
ック信号の切替時点のハザードの発生を簡単な構成によ
り確実に防止できる利点がある。
【００３４】又第１，第２のフリップフロップＦＡ１〜
ＦＡｎ，ＦＢ１〜ＦＢｎからなるクロック断時ローレベ
ル固定回路をセレクタ制御部２の前段に設けたことによ
り、クロック信号ＣＫ１〜ＣＫｎがハイレベル固定で断
状態となった場合に、所定期間後にローレベル固定とす
ることができるから、後段の回路装置への悪影響を除く
ことができる。
ＦＡｎ，ＦＢ１〜ＦＢｎからなるクロック断時ローレベ
ル固定回路をセレクタ制御部２の前段に設けたことによ
り、クロック信号ＣＫ１〜ＣＫｎがハイレベル固定で断
状態となった場合に、所定期間後にローレベル固定とす
ることができるから、後段の回路装置への悪影響を除く
ことができる。
【図１】本発明の一実施例の説明図である。
【図２】本発明の一実施例の動作説明図である。
【図３】本発明の他の実施例の説明図である。
【図４】本発明の他の実施例の動作説明図である。
【図５】従来例の説明図である。
【図６】従来例の動作説明図である。
【符号の説明】 １ セレクタ ２ セレクタ制御部 ３−１〜３−ｎ，５−１〜５−ｎ アンド回路 ４−１〜４−ｎ インバータ ６ オア回路 Ｆ１１〜Ｆｎ１ 第１のフリップフロップ Ｆ１２〜Ｆｎ２ 第２のフリップフロップ ＣＫ１〜ＣＫｎ クロック信号 ＳＬ１〜ＳＬｎ 選択信号 ＣＬＫ クロック信号
Claims (3)
- 【請求項１】 複数のクロック信号発生部からのクロッ
ク信号を選択信号によって切替えて出力するセレクタを
含むクロック信号切替回路に於いて、 前記クロック信号の切替時点に於ける前記選択信号に、
２クロック信号分に相当するヒステリシスを与えて前記
セレクタに加えるセレクタ制御部を設けたことを特徴と
するクロック信号切替回路。 - 【請求項２】 前記セレクタ制御部は、前記クロック信
号発生部からのクロック信号をクロック端子に、前記選
択信号をデータ端子にそれぞれ加える第１のフリップフ
ロップと、該第１のフリップフロップの出力信号をデー
タ端子に、前記クロック信号をクロック端子にそれぞれ
加える第２のフリップフロップと、前記第１のフリップ
フロップと前記第２のフリップフロップとの出力信号の
論理積出力を、前記セレクタに加える選択信号とする構
成を備えたことを特徴とする請求項１記載のクロック信
号切替回路。 - 【請求項３】 前記複数のクロック信号発生部からのク
ロック信号をそれぞれクロック端子に、前記クロック信
号に比較して低速のタイミング信号をリセット端子に、
ハイレベルの信号をデータ端子にそれぞれ加える第１の
フリップフロップと、該第１のフリップフロップのリセ
ット出力信号をデータ端子に、前記タイミング信号をク
ロック端子にそれぞれ加える第２のフリップフロップ
と、該第２のフリップフロップの出力信号がローレベル
の時に前記クロック信号発生部からのクロック信号をそ
のまま出力し、ハイレベルの時に前記クロック信号をロ
ーレベルに固定して出力するクロック断時ローレベル固
定回路を、前記セレクタ制御部の前段に設けたことを特
徴とする請求項１又は２記載のクロック信号切替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24280494A JPH08107406A (ja) | 1994-10-06 | 1994-10-06 | クロック信号切替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24280494A JPH08107406A (ja) | 1994-10-06 | 1994-10-06 | クロック信号切替回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08107406A true JPH08107406A (ja) | 1996-04-23 |
Family
ID=17094539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24280494A Withdrawn JPH08107406A (ja) | 1994-10-06 | 1994-10-06 | クロック信号切替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08107406A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007099719A1 (ja) * | 2006-03-01 | 2007-09-07 | Matsushita Electric Industrial Co., Ltd. | 送信装置及び送受信装置 |
| US7334152B2 (en) | 2004-07-12 | 2008-02-19 | Seiko Epson Corporation | Clock switching circuit |
| JP2009124626A (ja) * | 2007-11-19 | 2009-06-04 | Seiko Epson Corp | 音声信号中継回路および音声信号中継方法 |
| JP2010011056A (ja) * | 2008-06-26 | 2010-01-14 | Sony Corp | 固体撮像素子およびカメラシステム |
-
1994
- 1994-10-06 JP JP24280494A patent/JPH08107406A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7334152B2 (en) | 2004-07-12 | 2008-02-19 | Seiko Epson Corporation | Clock switching circuit |
| WO2007099719A1 (ja) * | 2006-03-01 | 2007-09-07 | Matsushita Electric Industrial Co., Ltd. | 送信装置及び送受信装置 |
| JPWO2007099719A1 (ja) * | 2006-03-01 | 2009-07-16 | パナソニック株式会社 | 送信装置及び送受信装置 |
| JP2009124626A (ja) * | 2007-11-19 | 2009-06-04 | Seiko Epson Corp | 音声信号中継回路および音声信号中継方法 |
| JP2010011056A (ja) * | 2008-06-26 | 2010-01-14 | Sony Corp | 固体撮像素子およびカメラシステム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |