JPH08106787A - メモリセル安定化回路 - Google Patents
メモリセル安定化回路Info
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- JPH08106787A JPH08106787A JP6240140A JP24014094A JPH08106787A JP H08106787 A JPH08106787 A JP H08106787A JP 6240140 A JP6240140 A JP 6240140A JP 24014094 A JP24014094 A JP 24014094A JP H08106787 A JPH08106787 A JP H08106787A
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Abstract
(57)【要約】
【目的】 消費電力が増大することなく、書込み直後や
データリテンション終了時のメモリセルを安定化する。 【構成】 ビット線対ＢＬ１，ＢＬ２の“Ｌ”レベル書
込み側からメモリセルノードＱ１，Ｑ２の片側の電位を
“Ｌ”レベルに引き落とした後に、もう片側のメモリセ
ルノードの電位を１Ｐｏｌｙの第１ワード線ＷＬ１に接
続されたトランスファゲートＱ３，Ｑ４のソースフォロ
ワ動作によって“Ｈ”レベルとすることで、データを書
き込むスタティックＲＡＭに用い、メモリセルノードの
形成層上に、メモリセルノードと容量Ｃ１，Ｃ２′で結
合される導体２Ｐｏｌｙを形成し、レベル制御部Ｇ１に
よってこの導体を書き込み動作終了直後またはデータリ
テンション終了後に“Ｌ”レベルから“Ｈ”レベルに変
化させるようにした。
データリテンション終了時のメモリセルを安定化する。 【構成】 ビット線対ＢＬ１，ＢＬ２の“Ｌ”レベル書
込み側からメモリセルノードＱ１，Ｑ２の片側の電位を
“Ｌ”レベルに引き落とした後に、もう片側のメモリセ
ルノードの電位を１Ｐｏｌｙの第１ワード線ＷＬ１に接
続されたトランスファゲートＱ３，Ｑ４のソースフォロ
ワ動作によって“Ｈ”レベルとすることで、データを書
き込むスタティックＲＡＭに用い、メモリセルノードの
形成層上に、メモリセルノードと容量Ｃ１，Ｃ２′で結
合される導体２Ｐｏｌｙを形成し、レベル制御部Ｇ１に
よってこの導体を書き込み動作終了直後またはデータリ
テンション終了後に“Ｌ”レベルから“Ｈ”レベルに変
化させるようにした。
Description
【０００１】
【産業上の利用分野】この発明は、スタティックＲＡＭ
の、特にＨＲ型（高抵抗負荷型）またはＴＦＴ型（薄膜
トランジスタ型）メモリセルの動作安定化を図るメモリ
セル安定化回路に関する。
の、特にＨＲ型（高抵抗負荷型）またはＴＦＴ型（薄膜
トランジスタ型）メモリセルの動作安定化を図るメモリ
セル安定化回路に関する。
【０００２】
【従来の技術】従来より、ＨＲ型またはＴＦＴ型スタテ
ィックＲＡＭにあっては、メモリセルへの書込み動作と
して、ビット線対の“Ｌ”レベル書込み側からメモリセ
ルノードの片側の電位を“Ｌ”レベルに引き落とした後
に、もう片側のメモリセルノードの電位をトランスファ
ゲートのソースフォロワ動作によって“Ｈ”レベルとす
ることで、データを書き込むようにしている。
ィックＲＡＭにあっては、メモリセルへの書込み動作と
して、ビット線対の“Ｌ”レベル書込み側からメモリセ
ルノードの片側の電位を“Ｌ”レベルに引き落とした後
に、もう片側のメモリセルノードの電位をトランスファ
ゲートのソースフォロワ動作によって“Ｈ”レベルとす
ることで、データを書き込むようにしている。
【０００３】ところが、ＨＲ型またはＴＦＴ型のメモリ
セルノードの“Ｈ”レベルは、電源電圧まで上昇せず、
トランジスタのしきい値電圧分だけ低いレベルになる。
よって、書き込み直後はメモリセルが不安定な状態にあ
る（ＣＭＯＳ超ＬＳＩの設計、菅野卓雄、培風館、Ｐ１
６４〜１６５）。
セルノードの“Ｈ”レベルは、電源電圧まで上昇せず、
トランジスタのしきい値電圧分だけ低いレベルになる。
よって、書き込み直後はメモリセルが不安定な状態にあ
る（ＣＭＯＳ超ＬＳＩの設計、菅野卓雄、培風館、Ｐ１
６４〜１６５）。
【０００４】これに対しては、特願平２−３１７１号公
報に示されるように、書き込み時はワード線に高電圧を
印加する方法をとるのが一般的である。尚、この文献で
は、内部降圧する前の電圧をワード線に印加する方法が
示されているが、昇圧された電圧をワード線に印加する
ブーストラップワード線を用いる方法もある。また、メ
モリセルのトランスファゲートにしきい値電圧の基板バ
イアス効果の少ないトランジスタを用いる方法もある。
報に示されるように、書き込み時はワード線に高電圧を
印加する方法をとるのが一般的である。尚、この文献で
は、内部降圧する前の電圧をワード線に印加する方法が
示されているが、昇圧された電圧をワード線に印加する
ブーストラップワード線を用いる方法もある。また、メ
モリセルのトランスファゲートにしきい値電圧の基板バ
イアス効果の少ないトランジスタを用いる方法もある。
【０００５】また、データリテンション（データ保持動
作）終了時は電源電圧は上昇しているが、メモリセルノ
ードの“Ｈ”レベルは高抵抗で電源と接続されているた
め、データリテンション時の電源電圧と同じ低いレベル
になっており、やはりメモリセルは不安定な状態にあ
る。
作）終了時は電源電圧は上昇しているが、メモリセルノ
ードの“Ｈ”レベルは高抵抗で電源と接続されているた
め、データリテンション時の電源電圧と同じ低いレベル
になっており、やはりメモリセルは不安定な状態にあ
る。
【０００６】しかしながら、上記のようにワード線に高
電圧を常に印加したり、基板バイアス効果の少ないトラ
ンジスタを用いると、ビットラインから選択メモリセル
に流れ込むメモリセル電流が増加してしまい、消費電力
が大きくなるという問題があった。
電圧を常に印加したり、基板バイアス効果の少ないトラ
ンジスタを用いると、ビットラインから選択メモリセル
に流れ込むメモリセル電流が増加してしまい、消費電力
が大きくなるという問題があった。
【０００７】さらに、上記の方法では、書き込み直後の
メモリセルの安定性は向上しても、データリテンション
終了時のメモリセルの安定性はよくならないという問題
がある。
メモリセルの安定性は向上しても、データリテンション
終了時のメモリセルの安定性はよくならないという問題
がある。
【０００８】尚、従来技術を示す文献として、他に特願
昭５９−１０４７８７号公報に「ワード線電位安定化回
路」の発明が開示され、特願昭６３−２３９８６２号公
報に「半導体記憶装置」の発明が開示され、特願平４−
８２０８５号公報に「スタティック型メモリセル」の発
明が開示されているが、いずれもこの発明とはその構成
及び作用効果が異なるため、ここではその説明を省略す
る。
昭５９−１０４７８７号公報に「ワード線電位安定化回
路」の発明が開示され、特願昭６３−２３９８６２号公
報に「半導体記憶装置」の発明が開示され、特願平４−
８２０８５号公報に「スタティック型メモリセル」の発
明が開示されているが、いずれもこの発明とはその構成
及び作用効果が異なるため、ここではその説明を省略す
る。
【０００９】
【発明が解決しようとする課題】以上述べたように、従
来のＨＲ型またはＴＦＴ型によるスタティックＲＡＭの
メモリセル安定化方法では、消費電力の増加が少なく、
さらにデータリテンション終了時の安定性には効果がな
い。
来のＨＲ型またはＴＦＴ型によるスタティックＲＡＭの
メモリセル安定化方法では、消費電力の増加が少なく、
さらにデータリテンション終了時の安定性には効果がな
い。
【００１０】この発明は上記の課題を解決するためにな
されたもので、ＨＲ型またはＴＦＴ型によるスタティッ
クＲＡＭにおいて、消費電力が増大が少なく、書込み直
後またはデータリテンション終了時のメモリセルの動作
を安定化することができるメモリセル安定化回路及びそ
の方法を提供することを目的とする。
されたもので、ＨＲ型またはＴＦＴ型によるスタティッ
クＲＡＭにおいて、消費電力が増大が少なく、書込み直
後またはデータリテンション終了時のメモリセルの動作
を安定化することができるメモリセル安定化回路及びそ
の方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
にこの発明に係るメモリセル安定化回路は、ビット線対
の“Ｌ”レベル書込み側からメモリセルノードの片側の
電位を“Ｌ”レベルに引き落とした後に、もう片側のメ
モリセルノードの電位を第１ワード線に接続されたトラ
ンスファゲートのソースフォロワ動作によって“Ｈ”レ
ベルとすることで、データを書き込むスタティックＲＡ
Ｍに用いられ、前記メモリセルノードの形成層上に形成
され、前記メモリセルノードと容量結合される導体と、
この導体を書き込み動作においてまたはデータリテンシ
ョン終了後に“Ｌ”レベルから“Ｈ”レベルに変化させ
るレベル制御手段とを具備して構成するようにしたもの
である。
にこの発明に係るメモリセル安定化回路は、ビット線対
の“Ｌ”レベル書込み側からメモリセルノードの片側の
電位を“Ｌ”レベルに引き落とした後に、もう片側のメ
モリセルノードの電位を第１ワード線に接続されたトラ
ンスファゲートのソースフォロワ動作によって“Ｈ”レ
ベルとすることで、データを書き込むスタティックＲＡ
Ｍに用いられ、前記メモリセルノードの形成層上に形成
され、前記メモリセルノードと容量結合される導体と、
この導体を書き込み動作においてまたはデータリテンシ
ョン終了後に“Ｌ”レベルから“Ｈ”レベルに変化させ
るレベル制御手段とを具備して構成するようにしたもの
である。
【００１２】または、上記スタティックＲＡＭに用いら
れ、前記メモリセルノードの形成層上の導体層に形成さ
れ、前記第１のワード線と容量結合される第２のワード
線と、この第２のワード線を書き込み動作において
“Ｌ”レベルから“Ｈ”レベルに変化させるレベル制御
手段とを具備して構成するようにしたものである。
れ、前記メモリセルノードの形成層上の導体層に形成さ
れ、前記第１のワード線と容量結合される第２のワード
線と、この第２のワード線を書き込み動作において
“Ｌ”レベルから“Ｈ”レベルに変化させるレベル制御
手段とを具備して構成するようにしたものである。
【００１３】
【作用】上記先の構成によるメモリセル安定化回路で
は、書込み動作において、またはデータリテンション終
了後に、メモリセルノードと容量結合される導体の電位
を“Ｌ”レベルから“Ｈ”レベルに変化させることで、
メモリセルノードの“Ｈ”レベルを上げ、これによって
メモリセルの動作安定化を図っている。
は、書込み動作において、またはデータリテンション終
了後に、メモリセルノードと容量結合される導体の電位
を“Ｌ”レベルから“Ｈ”レベルに変化させることで、
メモリセルノードの“Ｈ”レベルを上げ、これによって
メモリセルの動作安定化を図っている。
【００１４】後の構成によるメモリセル安定化回路で
は、書込み動作において第１のワード線と容量結合され
る第２のワード線の電位を“Ｌ”レベルから“Ｈ”レベ
ルに変化させることで、第１のワード線の“Ｈ”レベル
を上げ、すなわちトランスファゲートのゲート電圧を上
げることでメモリセルノードの“Ｈ”レベルの書き込み
電圧が上がり、これによってメモリセルの動作安定化を
図っている。
は、書込み動作において第１のワード線と容量結合され
る第２のワード線の電位を“Ｌ”レベルから“Ｈ”レベ
ルに変化させることで、第１のワード線の“Ｈ”レベル
を上げ、すなわちトランスファゲートのゲート電圧を上
げることでメモリセルノードの“Ｈ”レベルの書き込み
電圧が上がり、これによってメモリセルの動作安定化を
図っている。
【００１５】
【実施例】以下、図面を参照してこの発明の実施例を詳
細に説明する。
細に説明する。
【００１６】図１はこの発明に係るメモリセル安定化回
路の第１の実施例の構成を示すものである。図１におい
て、ＷＬ１は第１ワード線、ＷＬ２は第２ワード線であ
り、これらのワード線ＷＬ１，ＷＬ２に交差するよう
に、第１ビット線ＢＬ１、第２ビット線ＢＬ２が配線さ
れる。
路の第１の実施例の構成を示すものである。図１におい
て、ＷＬ１は第１ワード線、ＷＬ２は第２ワード線であ
り、これらのワード線ＷＬ１，ＷＬ２に交差するよう
に、第１ビット線ＢＬ１、第２ビット線ＢＬ２が配線さ
れる。
【００１７】メモリセルはＨＲ型またはＴＦＴ型であ
り、トランジスタＱ１〜Ｑ４及び抵抗Ｒ１，Ｒ２で構成
される。Ｑ１及びＱ２はドライバゲートトランジスタ、
Ｑ３及びＱ４はトランスファゲートトランジスタであ
る。
り、トランジスタＱ１〜Ｑ４及び抵抗Ｒ１，Ｒ２で構成
される。Ｑ１及びＱ２はドライバゲートトランジスタ、
Ｑ３及びＱ４はトランスファゲートトランジスタであ
る。
【００１８】トランジスタＱ１，Ｑ２は互いのゲートと
ドレインとが接続される。この接続部分がメモリセルド
ライバゲート＝メモリセルノードとなる。また、それぞ
れのソースは接地される。
ドレインとが接続される。この接続部分がメモリセルド
ライバゲート＝メモリセルノードとなる。また、それぞ
れのソースは接地される。
【００１９】トランジスタＱ３はゲートが第１ワード線
ＷＬ１に接続され、ドレインが第１ビット線ＢＬ１に接
続され、ソースがトランジスタＱ１のドレインに接続さ
れると共に、抵抗Ｒ１を介してＶCC電源に接続される。
同様にトランジスタＱ４はゲートが第１ワード線ＷＬ１
に接続され、ドレインが第２ビット線ＢＬ２に接続さ
れ、ソースがトランジスタＱ２のドレインに接続される
と共に、抵抗Ｒ２を介してＶCC電源に接続される。
ＷＬ１に接続され、ドレインが第１ビット線ＢＬ１に接
続され、ソースがトランジスタＱ１のドレインに接続さ
れると共に、抵抗Ｒ１を介してＶCC電源に接続される。
同様にトランジスタＱ４はゲートが第１ワード線ＷＬ１
に接続され、ドレインが第２ビット線ＢＬ２に接続さ
れ、ソースがトランジスタＱ２のドレインに接続される
と共に、抵抗Ｒ２を介してＶCC電源に接続される。
【００２０】上記メモリセルドライバゲート（メモリセ
ルノード）は１Ｐｏｌｙ（第１ポリシリコン層）で形成
され、第２ワード線ＷＬ２は１Ｐｏｌｙ上の２Ｐｏｌｙ
（第２ポリシリコン層）で形成される。１Ｐｏｌｙと２
Ｐｏｌｙの間には容量Ｃ１，Ｃ１′が形成され、それぞ
れ第２ワード線ＷＬ２とメモリセルドライバゲートとの
間に接続される。
ルノード）は１Ｐｏｌｙ（第１ポリシリコン層）で形成
され、第２ワード線ＷＬ２は１Ｐｏｌｙ上の２Ｐｏｌｙ
（第２ポリシリコン層）で形成される。１Ｐｏｌｙと２
Ｐｏｌｙの間には容量Ｃ１，Ｃ１′が形成され、それぞ
れ第２ワード線ＷＬ２とメモリセルドライバゲートとの
間に接続される。
【００２１】ここで、１Ｐｏｌｙ、２Ｐｏｌｙの物理的
な上下関係と層名は問わない。また、１Ｐｏｌｙ、２Ｐ
ｏｌｙは拡散層、メタル等で置き換えても構わない。
な上下関係と層名は問わない。また、１Ｐｏｌｙ、２Ｐ
ｏｌｙは拡散層、メタル等で置き換えても構わない。
【００２２】１Ｐｏｌｙの第１ワード線ＷＬ１は立ち上
げ信号Ｘ−（−は反転を表すものとする）をインバータ
Ｉ１で反転した信号でドライブされる。また、２Ｐｏｌ
ｙの第２ワード線ＷＬ２は、１Ｐｏｌｙのワード線ＷＬ
１の立ち上げ信号（行デコーダ出力）Ｘ−、ライト制御
信号ＷＥ及びインバーダＩ２によるＷＥの逆相遅延信号
ＷＥ−を入力とするＮＯＲゲートＧ１の論理和反転出力
でドライブされる。
げ信号Ｘ−（−は反転を表すものとする）をインバータ
Ｉ１で反転した信号でドライブされる。また、２Ｐｏｌ
ｙの第２ワード線ＷＬ２は、１Ｐｏｌｙのワード線ＷＬ
１の立ち上げ信号（行デコーダ出力）Ｘ−、ライト制御
信号ＷＥ及びインバーダＩ２によるＷＥの逆相遅延信号
ＷＥ−を入力とするＮＯＲゲートＧ１の論理和反転出力
でドライブされる。
【００２３】図２に第１の実施例の動作波形を示す。ま
ず、ライト制御信号ＷＥがＬレベル（ＧＮＤレベル）か
らＨレベル（ＶCCレベル）になってライト中になると、
メモリセルノードの“Ｈ”側は、メモリセルトランスフ
ァゲートのしきい値電圧ＶT分だけ電源電圧レベルＶCC
より低いレベルとなる。
ず、ライト制御信号ＷＥがＬレベル（ＧＮＤレベル）か
らＨレベル（ＶCCレベル）になってライト中になると、
メモリセルノードの“Ｈ”側は、メモリセルトランスフ
ァゲートのしきい値電圧ＶT分だけ電源電圧レベルＶCC
より低いレベルとなる。
【００２４】次に、ライト制御信号ＷＥがＨレベルから
Ｌレベルになってライト終了となると、インバータＩ２
とＮＯＲゲートＧ１により第２ワード線ＷＬ２はＬレベ
ル（ＧＮＤレベル）からＨレベル（ＶCCレベル）に急激
に変化する。
Ｌレベルになってライト終了となると、インバータＩ２
とＮＯＲゲートＧ１により第２ワード線ＷＬ２はＬレベ
ル（ＧＮＤレベル）からＨレベル（ＶCCレベル）に急激
に変化する。
【００２５】このとき、メモリセルノードの“Ｈ”側
は、ＶCCからＶT だけ落ちたレベル以上の電圧ではフロ
ーティング状態に近いため、第２ワード線ＷＬ２とのＣ
１，Ｃ１′による容量結合により“Ｈ”側のノード電位
が上がる。一方、メモリセルノードの“Ｌ”側は、メモ
リセルドライバゲートがオンしているため、容量結合に
よっては電位は変わらない。
は、ＶCCからＶT だけ落ちたレベル以上の電圧ではフロ
ーティング状態に近いため、第２ワード線ＷＬ２とのＣ
１，Ｃ１′による容量結合により“Ｈ”側のノード電位
が上がる。一方、メモリセルノードの“Ｌ”側は、メモ
リセルドライバゲートがオンしているため、容量結合に
よっては電位は変わらない。
【００２６】その後、第２ワード線ＷＬ２の電位をゆっ
くり下げる。このため、容量結合による電位の低下も起
きず、メモリセルノードの“Ｈ”側は電位が上がったま
まとなる。
くり下げる。このため、容量結合による電位の低下も起
きず、メモリセルノードの“Ｈ”側は電位が上がったま
まとなる。
【００２７】図３はこの発明の第２の実施例の構成を示
すものである。尚、図３において、図１と同一部分には
同一符号を付して示し、ここでは異なる部分を中心に説
明する。
すものである。尚、図３において、図１と同一部分には
同一符号を付して示し、ここでは異なる部分を中心に説
明する。
【００２８】図３において、メモリセル構造は第１の実
施例と全く同様である。この実施例では、１Ｐｏｌｙで
形成されたメモリセルドライバゲート（メモリセルノー
ド）の上に２Ｐｏｌｙを形成し、１Ｐｏｌｙと２Ｐｏｌ
ｙの間に容量Ｃ２，Ｃ２′を形成して、それぞれ第２ワ
ード線ＷＬ２とメモリセルドライバゲートとの間に接続
する。２Ｐｏｌｙは、図１のように第１ワード線毎に分
けて配置するのではなく、全メモリセルに対して配置す
る。
施例と全く同様である。この実施例では、１Ｐｏｌｙで
形成されたメモリセルドライバゲート（メモリセルノー
ド）の上に２Ｐｏｌｙを形成し、１Ｐｏｌｙと２Ｐｏｌ
ｙの間に容量Ｃ２，Ｃ２′を形成して、それぞれ第２ワ
ード線ＷＬ２とメモリセルドライバゲートとの間に接続
する。２Ｐｏｌｙは、図１のように第１ワード線毎に分
けて配置するのではなく、全メモリセルに対して配置す
る。
【００２９】そして、この２Ｐｏｌｙは、電源電圧ＶCC
が上がってデータリテンションが終わることを検出し
て、例えば出力φv をＬからＨにするＶCC電位検知回路
Ｄ１と、φv とインバータＩ３によるその逆相遅延信号
φv −を入力するＡＮＤゲートＧ２の論理積出力でドラ
イブされる。
が上がってデータリテンションが終わることを検出し
て、例えば出力φv をＬからＨにするＶCC電位検知回路
Ｄ１と、φv とインバータＩ３によるその逆相遅延信号
φv −を入力するＡＮＤゲートＧ２の論理積出力でドラ
イブされる。
【００３０】この実施例でも、メモリセルはＨＲ型また
はＴＦＴ型であり、１Ｐｏｌｙと２Ｐｏｌｙの物理的な
上下関係と層名は問わない。また、１Ｐｏｌｙ、２Ｐｏ
ｌｙは拡散層、メタル等で置き換えても構わない。
はＴＦＴ型であり、１Ｐｏｌｙと２Ｐｏｌｙの物理的な
上下関係と層名は問わない。また、１Ｐｏｌｙ、２Ｐｏ
ｌｙは拡散層、メタル等で置き換えても構わない。
【００３１】図４に第２の実施例の動作波形を示す。ま
ず、データリテンション中は、電源電圧はＶCCレベルか
らＶCCH レベルまで下がっている。また、メモリセルノ
ードの“Ｈ”側の電位もＨＲまたはＴＦＴによって電源
電圧と同じになってデータ保持している。
ず、データリテンション中は、電源電圧はＶCCレベルか
らＶCCH レベルまで下がっている。また、メモリセルノ
ードの“Ｈ”側の電位もＨＲまたはＴＦＴによって電源
電圧と同じになってデータ保持している。
【００３２】次に、電源電圧がＶCCまで上昇して動作状
態になっても、メモリセルノードの“Ｈ”側の電位はＨ
ＲまたはＴＦＴによって高抵抗で電源に接続されている
ため、ＶCCレベルまで上昇するのに時間がかかる。よっ
て、しばらくはＶCCH レベルのままである。
態になっても、メモリセルノードの“Ｈ”側の電位はＨ
ＲまたはＴＦＴによって高抵抗で電源に接続されている
ため、ＶCCレベルまで上昇するのに時間がかかる。よっ
て、しばらくはＶCCH レベルのままである。
【００３３】電源電圧がＶCCH からＶCCに上昇すると、
ＶCC電位検出回路（ここでは電源電圧がＶCCレベルに上
がってデータリテンションが終わると、出力φv がＬか
らＨに変化する回路とする）がこれを検出して出力φv
をＬレベル（ＧＮＤレベル）からＨレベル（ＶCCレベ
ル）に変化させる。
ＶCC電位検出回路（ここでは電源電圧がＶCCレベルに上
がってデータリテンションが終わると、出力φv がＬか
らＨに変化する回路とする）がこれを検出して出力φv
をＬレベル（ＧＮＤレベル）からＨレベル（ＶCCレベ
ル）に変化させる。
【００３４】このため、インバータＩ３とＡＮＤゲート
Ｇ２により、メモリセルアレイの２Ｐｏｌｙは急激にＬ
からＨに変化するようになり、第１の実施例の場合と同
じように、メモリセルノードの“Ｈ”側の電位は上がっ
たままとなる。
Ｇ２により、メモリセルアレイの２Ｐｏｌｙは急激にＬ
からＨに変化するようになり、第１の実施例の場合と同
じように、メモリセルノードの“Ｈ”側の電位は上がっ
たままとなる。
【００３５】図５はこの発明の第３の実施例の構成を示
すものである。尚、図５において、図１と同一部分には
同一符号を付して示し、ここでは異なる部分を中心に説
明する。
すものである。尚、図５において、図１と同一部分には
同一符号を付して示し、ここでは異なる部分を中心に説
明する。
【００３６】図５において、メモリセル構造は第１の実
施例と全く同様である。この実施例では、１Ｐｏｌｙで
形成されたメモリセルトランスファゲート（第１ワード
線ＷＬ１）の上に２Ｐｏｌｙの第２のワード線ＷＬ２を
形成し、１Ｐｏｌｙと２Ｐｏｌｙの間に容量Ｃ３を形成
し、第１及び第２のワード線ＷＬ１，ＷＬ２間に接続す
る。
施例と全く同様である。この実施例では、１Ｐｏｌｙで
形成されたメモリセルトランスファゲート（第１ワード
線ＷＬ１）の上に２Ｐｏｌｙの第２のワード線ＷＬ２を
形成し、１Ｐｏｌｙと２Ｐｏｌｙの間に容量Ｃ３を形成
し、第１及び第２のワード線ＷＬ１，ＷＬ２間に接続す
る。
【００３７】２Ｐｏｌｙの第２のワード線ＷＬ２は、ラ
イト制御信号ＷＥとインバータＩ４によるその逆相遅延
信号ＷＥ−を入力するＮＯＲゲートＧ３の論理和反転出
力でドライブされる。また、１Ｐｏｌｙの第１ワード線
ＷＬ１を立ち上げ信号Ｘ−によりドライブするワードド
ライバＷＤ１のＰＭＯＳのソースとＶCCの間には、第２
のワード線ＷＬ２の電位をゲート入力するＰＭＯＳ１が
挿入されている。
イト制御信号ＷＥとインバータＩ４によるその逆相遅延
信号ＷＥ−を入力するＮＯＲゲートＧ３の論理和反転出
力でドライブされる。また、１Ｐｏｌｙの第１ワード線
ＷＬ１を立ち上げ信号Ｘ−によりドライブするワードド
ライバＷＤ１のＰＭＯＳのソースとＶCCの間には、第２
のワード線ＷＬ２の電位をゲート入力するＰＭＯＳ１が
挿入されている。
【００３８】この実施例でも、メモリセルはＨＲ型また
はＴＦＴ型であり、１Ｐｏｌｙと２Ｐｏｌｙの物理的な
上下関係と層名は問わない。また、１Ｐｏｌｙ、２Ｐｏ
ｌｙは拡散層、メタル等で置き換えても構わない。ビッ
ト線ＢＬ１，ＢＬ２はそれぞれＰＭＯＳ２及びＰＭＯＳ
３によりプルアップされており、ＣＭＯＳのカラムスイ
ッチＳＷ１，ＳＷ２及びライト回路Ｗ１，Ｗ２により駆
動される。
はＴＦＴ型であり、１Ｐｏｌｙと２Ｐｏｌｙの物理的な
上下関係と層名は問わない。また、１Ｐｏｌｙ、２Ｐｏ
ｌｙは拡散層、メタル等で置き換えても構わない。ビッ
ト線ＢＬ１，ＢＬ２はそれぞれＰＭＯＳ２及びＰＭＯＳ
３によりプルアップされており、ＣＭＯＳのカラムスイ
ッチＳＷ１，ＳＷ２及びライト回路Ｗ１，Ｗ２により駆
動される。
【００３９】図６に第３の実施例の動作波形を示す。ま
ず、ライト制御信号ＷＥがＬレベル（ＧＮＤレベル）か
らＨレベル（ＶCCレベル）になってライト中になると、
メモリセルノードの“Ｈ”側は、メモリセルトランスフ
ァゲートのしきい値電圧ＶT分だけＶCCより低いレベル
となる。
ず、ライト制御信号ＷＥがＬレベル（ＧＮＤレベル）か
らＨレベル（ＶCCレベル）になってライト中になると、
メモリセルノードの“Ｈ”側は、メモリセルトランスフ
ァゲートのしきい値電圧ＶT分だけＶCCより低いレベル
となる。
【００４０】次に、ライト制御信号ＷＥがＨレベルから
からＬレベルになってライト終了となると、インバータ
Ｉ４とＮＯＲゲートＧ３により第２ワード線ＷＬ２はＬ
レベル（ＧＮＤレベル）からＨレベル（ＶCCレベル）に
急激に変化する。
からＬレベルになってライト終了となると、インバータ
Ｉ４とＮＯＲゲートＧ３により第２ワード線ＷＬ２はＬ
レベル（ＧＮＤレベル）からＨレベル（ＶCCレベル）に
急激に変化する。
【００４１】第２ワード線ＷＬ２がＨレベルになると、
ＰＭＯＳ１はオフ、第１ワード線（１Ｐｏｌｙ）ＷＬ１
はフローティング状態になって、第２ワード線（２Ｐｏ
ｌｙ）ＷＬ２との容量結合によりＶCC電位よりも高い電
位に一瞬上げられる。メモリセルトランスファゲートは
ゲート電位が上がった分、ビット線ＢＬ１，ＢＬ２のレ
ベルを高くメモリセル内に取り込む。よって、メモリセ
ルノードの“Ｈ”電位は高く書き込まれるようになる。
ＰＭＯＳ１はオフ、第１ワード線（１Ｐｏｌｙ）ＷＬ１
はフローティング状態になって、第２ワード線（２Ｐｏ
ｌｙ）ＷＬ２との容量結合によりＶCC電位よりも高い電
位に一瞬上げられる。メモリセルトランスファゲートは
ゲート電位が上がった分、ビット線ＢＬ１，ＢＬ２のレ
ベルを高くメモリセル内に取り込む。よって、メモリセ
ルノードの“Ｈ”電位は高く書き込まれるようになる。
【００４２】図７はこの発明の第４の実施例の構成を示
すものである。尚、図７において、図５と同一部分には
同一符号を付して示し、ここでは異なる部分を中心に説
明する。
すものである。尚、図７において、図５と同一部分には
同一符号を付して示し、ここでは異なる部分を中心に説
明する。
【００４３】図７において、メモリセル構造は第１の実
施例と全く同様である。この実施例でも、１Ｐｏｌｙで
形成されたメモリセルトランスファゲート（第１ワード
線ＷＬ１）の上に２Ｐｏｌｙの第２のワード線ＷＬ２を
形成し、１Ｐｏｌｙと２Ｐｏｌｙの間に容量Ｃ４を形成
し、第１及び第２のワード線ＷＬ１，ＷＬ２間に接続す
る。
施例と全く同様である。この実施例でも、１Ｐｏｌｙで
形成されたメモリセルトランスファゲート（第１ワード
線ＷＬ１）の上に２Ｐｏｌｙの第２のワード線ＷＬ２を
形成し、１Ｐｏｌｙと２Ｐｏｌｙの間に容量Ｃ４を形成
し、第１及び第２のワード線ＷＬ１，ＷＬ２間に接続す
る。
【００４４】２Ｐｏｌｙの第２ワード線ＷＬ２は、ライ
ト制御信号ＷＥ−とインバータＩ５によるその逆相遅延
信号ＷＥを入力するＮＡＮＤゲートＧ４の論理和反転出
力と、第１ワード線ＷＬ１を選択する立ち上げ信号Ｘ−
とインバータＩ６によるその逆相遅延信号Ｘを入力する
ＯＲゲートＧ５の論理和出力とを入力するＮＡＮＤゲー
トＧ６の論理和反転出力でドライブされる。
ト制御信号ＷＥ−とインバータＩ５によるその逆相遅延
信号ＷＥを入力するＮＡＮＤゲートＧ４の論理和反転出
力と、第１ワード線ＷＬ１を選択する立ち上げ信号Ｘ−
とインバータＩ６によるその逆相遅延信号Ｘを入力する
ＯＲゲートＧ５の論理和出力とを入力するＮＡＮＤゲー
トＧ６の論理和反転出力でドライブされる。
【００４５】また、１Ｐｏｌｙの第１ワード線ＷＬ１を
ドライブするワードドライバＷＤ１のＰＭＯＳのソース
とＶCCの間に挿入されるＰＭＯＳ１には、ＮＡＮＤゲー
トＧ４の出力をインバータＩ７で逆相にした信号がゲー
ト入力される。
ドライブするワードドライバＷＤ１のＰＭＯＳのソース
とＶCCの間に挿入されるＰＭＯＳ１には、ＮＡＮＤゲー
トＧ４の出力をインバータＩ７で逆相にした信号がゲー
ト入力される。
【００４６】この実施例でも、メモリセルはＨＲ型また
はＴＦＴ型であり、１Ｐｏｌｙと２Ｐｏｌｙの物理的な
上下関係と層名は問わない。また、１Ｐｏｌｙ、２Ｐｏ
ｌｙは拡散層、メタル等で置き換えても構わない。ビッ
ト線ＢＬ１，ＢＬ２はそれぞれＰＭＯＳ２及びＰＭＯＳ
３によりプルアップされており、ＣＭＯＳのカラムスイ
ッチＳＷ１，ＳＷ２及びライト回路Ｗ１，Ｗ２により駆
動される。
はＴＦＴ型であり、１Ｐｏｌｙと２Ｐｏｌｙの物理的な
上下関係と層名は問わない。また、１Ｐｏｌｙ、２Ｐｏ
ｌｙは拡散層、メタル等で置き換えても構わない。ビッ
ト線ＢＬ１，ＢＬ２はそれぞれＰＭＯＳ２及びＰＭＯＳ
３によりプルアップされており、ＣＭＯＳのカラムスイ
ッチＳＷ１，ＳＷ２及びライト回路Ｗ１，Ｗ２により駆
動される。
【００４７】図８に第４の実施例の動作波形を示す。第
３の実施例の動作とほぼ同じであるが、異なる点は、第
１ワード線ＷＬ１が立ち上がるときには、第２ワード線
ＷＬ２も同時に立ち上がっている点である。
３の実施例の動作とほぼ同じであるが、異なる点は、第
１ワード線ＷＬ１が立ち上がるときには、第２ワード線
ＷＬ２も同時に立ち上がっている点である。
【００４８】すなわち、この実施例では、第１ワード線
ＷＬ１を第２ワード線ＷＬ２と同電位で動かすことで容
量Ｃ４を事実上見えなくし、第１ワード線ＷＬ１の立ち
上がりを速くしている。第２ワード線ＷＬ２は、第１ワ
ード線ＷＬ１と共に立ち上がった後にゆっくり立ち下が
り、後は第３の実施例と同じ動作となる。
ＷＬ１を第２ワード線ＷＬ２と同電位で動かすことで容
量Ｃ４を事実上見えなくし、第１ワード線ＷＬ１の立ち
上がりを速くしている。第２ワード線ＷＬ２は、第１ワ
ード線ＷＬ１と共に立ち上がった後にゆっくり立ち下が
り、後は第３の実施例と同じ動作となる。
【００４９】以上のことから、第１の実施例の構成によ
れば、ライト終了直後におけるメモリセルノードの
“Ｈ”レベルを上げることにより、メモリセルの動作安
定性を向上させることができる。また、第２の実施例に
よれば、データリテンション終了時のメモリセルノード
の“Ｈ”レベルを上げることができ、さらにメモリセル
の動作安定性を向上させることができる。
れば、ライト終了直後におけるメモリセルノードの
“Ｈ”レベルを上げることにより、メモリセルの動作安
定性を向上させることができる。また、第２の実施例に
よれば、データリテンション終了時のメモリセルノード
の“Ｈ”レベルを上げることができ、さらにメモリセル
の動作安定性を向上させることができる。
【００５０】また、第３の実施例の構成によれば、ライ
ト終了直前におけるメモリセルノードの“Ｈ”レベルを
上げることにより、メモリセルの動作安定性を向上させ
ることができる。
ト終了直前におけるメモリセルノードの“Ｈ”レベルを
上げることにより、メモリセルの動作安定性を向上させ
ることができる。
【００５１】さらに、第４の実施例の構成によれば、第
３の実施例の効果と共に、通常のリード時の動作速度が
遅れないという効果が得られる。
３の実施例の効果と共に、通常のリード時の動作速度が
遅れないという効果が得られる。
【００５２】第１、第２の実施例の構成によれば、ビッ
ト線からメモリセルに流れ込むメモリセル電流は増加し
ない。また、第３、第４の実施例の構成では、ライト終
了直前にメモリセル電流が瞬間的に増加するが、それ以
外のときは増加しない。よって消費電力の増加を最小限
で済ませることができる。
ト線からメモリセルに流れ込むメモリセル電流は増加し
ない。また、第３、第４の実施例の構成では、ライト終
了直前にメモリセル電流が瞬間的に増加するが、それ以
外のときは増加しない。よって消費電力の増加を最小限
で済ませることができる。
【００５３】また、第１、第２の実施例の構成によれ
ば、上記の効果の他に、メモリセルノードの容量も増加
させることができ、メモリセルの動作安定性をさらに向
上させることができる。
ば、上記の効果の他に、メモリセルノードの容量も増加
させることができ、メモリセルの動作安定性をさらに向
上させることができる。
【００５４】さらに、第１乃至第４の実施例において、
メモリセルの動作の安定性が向上するということは、ソ
フトエラー等にも強くなり、また動作電源電圧も拡大す
ることができるようになる。第２の実施例では、データ
保持電源電圧も拡大することができる。
メモリセルの動作の安定性が向上するということは、ソ
フトエラー等にも強くなり、また動作電源電圧も拡大す
ることができるようになる。第２の実施例では、データ
保持電源電圧も拡大することができる。
【００５５】尚、第１乃至第４の実施例では、容量結合
による電圧の上昇を１回のみとしたが、リングオシレー
タ等で複数回行うことで、より効果が大きくなる。ま
た、第１、第３、第４の実施例では、書き込み動作終了
時に容量結合による電圧の上昇を行っているが、書き込
み動作中から行っても良い。その他、この発明は上述し
た実施例に限定されず、この発明の要旨を逸脱しない範
囲で種々変形しても同様に実施可能であることはいうま
でもない。
による電圧の上昇を１回のみとしたが、リングオシレー
タ等で複数回行うことで、より効果が大きくなる。ま
た、第１、第３、第４の実施例では、書き込み動作終了
時に容量結合による電圧の上昇を行っているが、書き込
み動作中から行っても良い。その他、この発明は上述し
た実施例に限定されず、この発明の要旨を逸脱しない範
囲で種々変形しても同様に実施可能であることはいうま
でもない。
【００５６】
【発明の効果】以上述べたようにこの発明によれば、Ｈ
Ｒ型またはＴＦＴ型によるスタティックＲＡＭにおい
て、消費電力が増大することなく、書込み直後またはデ
ータリテンション終了時のメモリセルの動作を安定化す
ることができるメモリセル安定化回路及びその方法を提
供することができる。
Ｒ型またはＴＦＴ型によるスタティックＲＡＭにおい
て、消費電力が増大することなく、書込み直後またはデ
ータリテンション終了時のメモリセルの動作を安定化す
ることができるメモリセル安定化回路及びその方法を提
供することができる。
【図１】この発明に係るメモリセル安定化回路の第１の
一実施例の構成を示す回路図である。
一実施例の構成を示す回路図である。
【図２】同第１の実施例の動作波形を示す波形図であ
る。
る。
【図３】この発明に係るメモリセル安定化回路の第２の
一実施例の構成を示す回路図である。
一実施例の構成を示す回路図である。
【図４】同第２の実施例の動作波形を示す波形図であ
る。
る。
【図５】この発明に係るメモリセル安定化回路の第３の
一実施例の構成を示す回路図である。
一実施例の構成を示す回路図である。
【図６】同第３の実施例の動作波形を示す波形図であ
る。
る。
【図７】この発明に係るメモリセル安定化回路の第４の
一実施例の構成を示す回路図である。
一実施例の構成を示す回路図である。
【図８】同第４の実施例の動作波形を示す波形図であ
る。
る。
ＷＬ１ 第１ワード線 ＷＬ２ 第２ワード線 ＢＬ１ 第１ビット線 ＢＬ２ 第２ビット線 Ｑ１，Ｑ２ ドライバゲートトランジスタ Ｑ３，Ｑ４ トランスファゲートトランジスタ Ｃ１，Ｃ１′，Ｃ２，Ｃ２′，Ｃ３，Ｃ４ 容量 Ｉ１〜Ｉ７ インバータ Ｇ１ ＮＯＲゲート Ｇ２ ＡＮＤゲート Ｇ３ ＮＯＲゲート Ｇ４ ＮＡＮＤゲート Ｇ５ ＯＲゲート Ｇ６ ＮＡＮＤゲート Ｄ１ ＶCC電位検出回路 ＷＤ１ ワードドライバ
Claims (8)
- 【請求項１】 ビット線対の“Ｌ”レベル書込み側から
メモリセルノードの片側の電位を“Ｌ”レベルに引き落
とした後に、もう片側のメモリセルノードの電位を第１
ワード線に接続されたトランスファゲートのソースフォ
ロワ動作によって“Ｈ”レベルとすることで、データを
書き込むスタティックＲＡＭに用いられ、 前記メモリセルノードの形成層上に形成され、前記メモ
リセルノードと容量結合される導体と、 この導体を書き込み動作において“Ｌ”レベルから
“Ｈ”レベルに変化させるレベル制御手段とを具備する
ことを特徴とするメモリセル安定化回路。 - 【請求項２】 前記レベル制御手段は、前記導体をデー
タリテンション終了時にも“Ｌ”レベルから“Ｈ”に変
化させるようにしたことを特徴とする請求項１記載のメ
モリセル安定化回路。 - 【請求項３】 ビット線対の“Ｌ”レベル書込み側から
メモリセルノードの片側の電位を“Ｌ”レベルに引き落
とした後に、もう片側のメモリセルノードの電位を第１
ワード線に接続されたトランスファゲートのソースフォ
ロワ動作によって“Ｈ”レベルとすることで、データを
書き込むスタティックＲＡＭに用いられ、 前記メモリセルノードの形成層上の導体層に形成され、
前記第１のワード線と容量結合される第２のワード線
と、 この第２のワード線を書き込み動作において“Ｌ”レベ
ルから“Ｈ”レベルに変化させるレベル制御手段とを具
備することを特徴とするメモリセル安定化回路。 - 【請求項４】 前記レベル制御手段は、前記第２のワー
ド線をデータリテンション終了時にも“Ｌ”レベルから
“Ｈ”に変化させるようにしたことを特徴とする請求項
３記載のメモリセル安定化回路。 - 【請求項５】 ビット線対の“Ｌ”レベル書込み側から
メモリセルノードの片側の電位を“Ｌ”レベルに引き落
とした後に、もう片側のメモリセルノードの電位を第１
ワード線に接続されたトランスファゲートのソースフォ
ロワ動作によって“Ｈ”レベルとすることで、データを
書き込むスタティックＲＡＭに用いられ、 前記メモリセルノードの形成層上に形成され、前記メモ
リセルノードと容量結合される導体を、書き込み動作に
おいて“Ｌ”レベルから“Ｈ”レベルに変化させること
を特徴とするメモリセル安定化方法。 - 【請求項６】 さらに、前記導体をデータリテンション
終了時にも“Ｌ”レベルから“Ｈ”に変化させるように
したことを特徴とする請求項５記載のメモリセル安定化
方法。 - 【請求項７】 ビット線対の“Ｌ”レベル書込み側から
メモリセルノードの片側の電位を“Ｌ”レベルに引き落
とした後に、もう片側のメモリセルノードの電位を第１
ワード線に接続されたトランスファゲートのソースフォ
ロワ動作によって“Ｈ”レベルとすることで、データを
書き込むスタティックＲＡＭに用いられ、 前記メモリセルノードの形成層上の導体層に形成され、
前記第１のワード線と容量結合される第２のワード線
を、書き込み動作において“Ｌ”レベルから“Ｈ”レベ
ルに変化させるようにしたことを特徴とするメモリセル
安定化方法。 - 【請求項８】 さらに、前記第２のワード線をデータリ
テンション終了時にも“Ｌ”レベルから“Ｈ”に変化さ
せるようにしたことを特徴とする請求項７記載のメモリ
セル安定化方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6240140A JPH08106787A (ja) | 1994-10-04 | 1994-10-04 | メモリセル安定化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6240140A JPH08106787A (ja) | 1994-10-04 | 1994-10-04 | メモリセル安定化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08106787A true JPH08106787A (ja) | 1996-04-23 |
Family
ID=17055094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6240140A Pending JPH08106787A (ja) | 1994-10-04 | 1994-10-04 | メモリセル安定化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08106787A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6813202B2 (en) | 2002-12-18 | 2004-11-02 | Renesas Technology Corp. | Semiconductor integrated circuit device capable of shortening period required for performing data retention test |
| JP2008004208A (ja) * | 2006-06-23 | 2008-01-10 | Nec Electronics Corp | 半導体記憶装置及び半導体記憶装置の動作方法 |
-
1994
- 1994-10-04 JP JP6240140A patent/JPH08106787A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6813202B2 (en) | 2002-12-18 | 2004-11-02 | Renesas Technology Corp. | Semiconductor integrated circuit device capable of shortening period required for performing data retention test |
| JP2008004208A (ja) * | 2006-06-23 | 2008-01-10 | Nec Electronics Corp | 半導体記憶装置及び半導体記憶装置の動作方法 |
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