KR940009613B1 - 반도체 메모리 장치의 제조방법 및 그 구조 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 종래의 단면구조도
제 2 도는 종래의 제조공정도
제 3 도는 본 발명의 일실시예에 따른 단면구조도
제 4 도는 본 발명의 일실시예에 따른 제조공정도
제 5 도는 본 발명의 다른 실시예에 따른 단면구조도
제 6 도는 본 발명의 다른 실시예에 따른 제조공정도
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 다이나믹 랜덤 억세스 메모리(Dynamic Random Access Memory, 이하 디램이라 한다) 장치의 캐패시터 제조방법 및 그 구조에 관한 것이다.
일반적으로 디렘 메모리셀은 하나의 트랜지스터와 하나의 캐패시터로 구성되며 상기 캐패시터에 축적된 전하량에 따라 정보를 판독한다.
최근 들어 반도체 장치의 소형화 및 고집적화 추세에 따라 보다 적은 면적을 차지하면서도 증대된 캐패시턴스를 같는 캐패시터를 구현하기 위한 노력들이 경주되고 있다. 그에 따라 캐패시터를 기판 표면상에 3차원화한 스택(stack)형과 기판내로 3차원화한 트렌치(trench(형이 제안되었다.
상기 스택형 캐패시터는 반도체 기판 상면에 유전막을 중간층으로 하는 다결정 실리콘층을 각각 스토리지전극 및 플레이트 전극으로 하는 것으로, 집적도 향상과 충분한 캐패시턴스의 확보를 위해서는 상기 유전막의 두께를 감소시키는 것이 요구된다. 그러나 상기 유전막의 두께를 감소시키는 것에도 한계가 있으며, 신뢰성을 확보할 수 없다는 문제점이 있었다.
한편, 상기 트랜치형 캐패시터는 소정 깊이의 트렌치 내부를 도전층으로 충진시킴에 의해 스토리지 전극을 형성하는 것으로, 평면 점유 면적을 증가시키지 않으면서도 캐패시턴스를 증대시키기 위해서는 상기 트랜치의 깊이를 증가시키는 것이 요구된다. 그러나 트렌치의 깊이가 증가될수록 기판농도의 감소에 기인하는 누설전류 문제가 심각해질 뿐만 아니라 평탄화 공정이 어려워지는 문제점이 있었다.
상기한 문제점들로 인하여 256Mb급 이상의 반도체 메모리 장치에서는 상기한 구조 중 어느 한 구조만으로는 소정의 캐패시턴스를 확보할 수 없게 된다.
상기한 바와 같은 한계를 극복하기 위하여 두 구조를 동시에 적용한 스택-트렌치형 캐패시터가 제안되었다. 스택-트렌치형 캐패시터의 일실시예가 1988년도 IEDM(International Electron Devices Meeting)지 (PP600-603, Stacked Capacitor Cells for High-density DRAMS)에 개시되어 있다.
그러나 상기 스택-트렌치형 캐패시터의 경우, 반도체 장치가 고집적화 될 수록 스택형 캐패시터와 트렌치형 캐패시터를 연결하기 위한 접촉영역의 면적이 감소되기 때문에 원하는 만큼의 캐패시턴스 증대효과를 얻는데 한계가 있었다. 따라서 캐패시턴스를 증대시키기 위해서는 트렌치 깊이의 증가가 불가피해지는데, 이 경우 트렌치간의 누설전류가 증가하게 되는 문제점이 있었다.
그리하여 고집적도의 반도체 장치에서 트렌치 깊이의 증가나 유전막의 박막화 없이도 원하는 캐패시턴스를 얻을 수 있는 스택-트렌치형 캐패시터의 다른 실시예가 대한민국 특허 제91-2306호에 개시되어 있다.
제 1 도는 종래의 스택-트랜치형 캐패시터를 구비하는 디램셀의 단면구조도이다. 상기 도면에서 제 1 도전형의 기판(1)내에 소정거리 이격되어 형성된 제 2 도전형의 확산영역(25)과 그 상면의 게이트 산화막(19)을 증간층으로 하는 게이트(21)로 이루어지는 트랜지스터와, 상기 트랜지스터의 소정의 확산층에 병렬로 접속되는 트렌치형 캐패시터 및 스택형 캐패시터를 도시하고 있다.
상기 트렌치형 캐패시터는 트렌치 외벽에 인접하는 제 1 도전형의 확산영역(11)으로 된 플레이트 전극과, 상기 트렌치 내벽에 인접하여 형성된 유전막(13)과, 그 내부를 채우는 다결정 실리콘(15)으로 된 스토리지 전극으로 이루어진다.
한편 상기 스택형 캐패시터는 상기 소정의 확산영역(25) 및 상기 트렌치내의 다결정 실리콘(15) 상면에 동시에 접촉되는 제 1 다결정 실리콘층(27)으로 된 스토리지 전극과, 그 표면의 유리막(29)을 중간층으로 하여 제 2 다결정 실리콘층(31)으로 된 플레이트 전극으로 이루어진다.
제 2a-e 도는 종래의 스택-트렌치형 캐패시터의 제조공정도로서, 상기 제1도와 같은 명칭에 해당하는 것은 같은 번호를 사용하였다.
상기 제 2a 도에서 제 1 도전형의 반도체 기판(1) 상면에 5,000∼10,000Å 정도의 두께로 제 1산화막(3)을 형성한다. 그 다음 통상의 사진 식각 공정으로 트렌치를 형성하기 위한 산화막 패턴을 형성한다. 상기 산화막 패턴을 마스크로 하여 반응성 이온식각법으로 제 1 깊이의 트렌치(5)를 형성한다. 상기 제 2b 도에서 상기 트렌치(5)의 양 측벽에 1,000∼2,000Å 정도 두께의 산화막 스페이서(7)를 형성한다. 상기 제 2c 도에서 상기 제 1 산화막(3) 및 산화막 스페이서(7)를 마스크로 하여 노출된 기판영역을 소정 깊이만큼 식각하여 제 2 깊이의 트렌치(9)를 형성한다. 이 때 상기 제 1 산화막(3)은 거의 제거된다. 그 다음 상기 기판(1) 상부로 부터 소정의 불순물을 확산시킴에 의해 상기 트렌치(9)를 감싸는 확산영역(11)을 형성한다.
상기 제 2d 도에서 상기 산화막 스페이서(7)를 제거한 후 상기 트렌치(9) 내벽에 인접하는 유전막(13)을 형성한 후 그 내부를 도전물질(15)로 충진한다. 그 다음 평탄화 공정을 실시하여 기판 표면을 평탄화시키고 통상의 선택산화법으로 필드산화막(17)을 형성한다. 그 다음 상기 기판 상면의 소자영역에 통상의 트랜지스터 제조공정으로 게이트 절연막이 되는 제 2 산화막(19)과 게이트 전극(21) 및 그 측벽의 절연막 스페이서(23)와 확산영역(25)을 형성한다. 상기 제 2e 도에서 하기에 형성될 스택형 캐패시터와의 연결을 위하여 상기 소정의 확산영역(25) 및 트렌치 상면의 제 2 산화막(19)을 제거한다. 그 다음 상기 기판(1) 상면에 제 1 다결정 실리콘층(27)을 형성한다. 그 다음 통상의 스택형 캐패시터 제조공정으로 스택형 캐패시터를 완성한다.
상기한 바와 같이 트렌치형 캐패시터와 스택형 캐패시터를 병렬 접속시킴에 의해 면적의 증가 없이 캐패시턴스를 대폭 증대시킬 수 있다.
그러나 트렌치형 및 스택형 캐패시터를 직접 연결하였기 때문에 트렌지 내부를 충진하는 도전물질(5)과 유전막(13)과 기판(1)이 원하지 않는 트랜지스터 동작을 일으킬 수 있다. 그에 따라 트렌치와 기판간에 누설전류가 흐르게 되는 문제점이 있었다.
또한, 비트라인과 기판이 접촉되는 영역의 기생 접합 캐패시터로 인해 소자의 동작속도가 저하되는 문제점도 있었다.
한편, 트랜지스터의 경우 채널길이가 짧아짐에 따른 동작 특성의 저하를 방지하기 위하여 소오스 및 드레인의 접합깊이를 얇게 형성하는 것이 요구된다. 그러나 종래의 통상적인 기술로는 0.2㎛ 이하의 소오스 및 드레인 접합깊이를 얻을 수 없는 문제점도 있었다.
따라서 본 발명의 목적은 반도체 장치의 제조방법 및 그 구조에 있어서, 증대된 캐패시턴스를 가짐과 동시에 누설전류를 방지하기 위한 반도체 장치의 제조방법 및 그 구조를 제공함에 있다.
본 발명의 다른 목적은 반도체 장치의 제조방법 및 그 구조에 있어서, 비트라인과 기판의 기생 접합 캐패시턴스를 최소화하기 위한 반도체 장치의 제조방법 및 그 구조를 제공함에 있다.
본 발명의 또 다른 목적은 반도체 장치의 제조방법 및 그 구조에 있어서, 소오스 및 드레인의 접합깊이를 최소화하기 위한 반도체 장치의 제조방법 및 그 구조를 제공함에 있다.
상기한 바와 같은 본 발명의 목적을 달성하기 위하여 트렌치형 캐패시터와 스택형 캐패시터의 연결을 위한 소정 깊이의 트렌치를 형성한 후 그 하면에 산화막을 형성함을 특징으로 한다.
본 발명의 다른 목적을 달성하기 위하여 비트라인 하부에 산화막을 형성함을 특징으로 한다.
본 발명의 또 다른 목적을 달성하기 위하여 게이트와 게이트 사이에 해당하는 영역에 트렌치를 형성한 후 그 내부를 고농도로 도핑된 다결정 실리콘층으로 충진하여 상기 트렌치의 측벽을 통한 불순물 확산을 이용하여 소오스 및 드레인을 형성함을 특징으로 한다.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.
제 3 도는 본 발명의 일실시예에 따른 스택-트렌치형 캐패시터를 구비하는 디램셀의 단면구조도이다. 상기 도면에서 제 1 도전형의 기판(41)내에 소정거리 이격되어 형성된 제 2 도전형의 확산영역(67)과 상기 기판(41) 상면의 게이트 산화막(51)을 중간층으로 하는 게이트(53)로 이루어지는 트랜지스터와, 상기 확산영역(67)에 인접하고 도전물질로 충진된 소정깊이의 트렌치와, 상기 트렌치에 의해 서로 병렬로 접속되는 트렌치형 캐패시터 및 스택형 캐패시터를 도시하고 있다.
상기 트렌치형 캐패시터는 트렌치 외벽에 인접하는 제 1 도전형의 확산영역(43)으로 된 플레이트 전극과, 상기 트렌치 내벽에 인접하여 형성된 유전막(45)과 그 내부를 채우는 다결정 실리콘(47)으로 된 스토리지 전극으로 이루어진다.
한편 상기 스택형 캐패시터는 소정 깊이의 트렌치에 의해 상기 트렌치형 캐패시터의 스토리지 전극과 접속되는 제 1 다결정 실리콘층(71)으로 된 스토리지 전극과, 그 표면의 유전막(73)을 중간층으로 하여 제 2 다결정 실리콘층(75)으로 된 플레이트 전극으로 이루어진다.
제 4a-j 도는 본 발명에 따른 디렘셀의 제조공정도이다.
상기 제 3 도와 같은 명칭에 해당하는 것은 같은 번호를 사용하였다. 출발물질은 675㎛의 두께와 10Ω·cm의 저항을 갖는 P형 실리콘 기판으로 한다. 상기 제 4a 도에서 제 1 도전형의 반도체 기판(41)내의 소정영역에 5㎛∼10㎛의 두께를 갖는 제 1 깊이의 트렌치를 형성한다. 그 다음 상기 트렌치의 내벽에 50-150Å 정도의 두께를 갖는 유전막(45)을 형성한 후 그 내부를 다결정 실리콘(47)으로 충진한다. 상기 제 4b 도에서 상기 트렌치 사이에 해당하는 영역 및 그에 인접하는 트렌치 상면의 소정영역에 해당하는 소자영역을 제외한 소자분리영역에 4000-6000Å정도의 두께를 갖는 필드산화막(49)을 형성한다. 그 다음 상기 기판 상면에 50-200Å 정도의 두께를 갖는 게이트 산화막(51)과 1500-3000Å 정도의 두께를 갖는 다결정 실리콘층과 제 1 산화막(55)을 순차적으로 형성한 후 식각공정을 실시하여 하기에 형성될 트랜지스터의 게이트(53)를 형성한다. 상기 제 4c 도에서 상기 기판(41) 상면에 1000-2000Å정도의 두께를 갖는 제 2 산화막을 형성한 후 이방성 식각을 실시하여 상기 게이트(53)의 측벽에 제 2 산화막 스페이서(57)를 형성함과 동시에 게이트와 게이트 사이에 해당하는 영역에 형성된 게이트산화막(51)을 제거하여 기판 표면을 노출시킨다.
상기 제 4d 도에서 상기 노출된 기판영역을 식각하여 상기 제 1 깊이보다 얕은 제 2 깊이의 트렌치(59a, 59b, 59c)를 형성한다. 상기 제 2 깊이는 0.05㎛∼0.15㎛정도이다. 여기서 상기 식각공정은 상기 산화막 스페이서(57)를 마스크로 하여 자기정합적으로 실시된다. 상기 제 4e 도에서 상기 기판 상면에 300-1000Å 정도의 두꼐를 갖는 질화막을 형성한 후 이방성 식각공정을 실시하여 상기 제 2 깊이 트렌치의 측벽에 질화막 스페이서(61)를 형성한다. 상기 제 4f 도에서 상기 스페이서(61)를 산화마스크로 하여 상기 트렌치(59a, 59b, 59c)의 하면을 산화시켜 500-1500Å 정도의 두께를 갖는 산화막(63)을 형성한다. 그 다음 습식 식각으로 상기 스페이서(61)를 재거한다. 상기 산화막(63)에 의해 상기 제1깊이의 트렌치의 외부와 하기에 형성될 트랜지스터의 확산영역이 전기적으로 절연되며 트렌치 식각시 생성된 스트레스가 감소된다. 또한 상기 산화막(63)에 의해 하기에 형성될 비트라인과 기판 사이의 기생 접합 캐패시턴스가 감소된다.
상기 제 4g 도에서 상기 제 2 깊이의 트렌치(59a, 59b, 59c) 내부를 다결정 실리콘(65)으로 충진한다. 그 후, 1E16-2E16/㎠의 도우즈로 인 또는 비소를 이온 주입하여 상기 다결정 실리콘(65)울 도핑한다. 이렇게 주입된 불순물은 이후의 열처리 공정에서 확산되어 트랜지스터의 확산영역을 형성하게 된다. 상기와 같이 형성된 확산영역은 종래의 이온 주입공정에 의한 것보다 훨씬 얕은 접합깊이를 가진다. 상기 제 4h 도에서 상기 트렌치 캐패시터와 연결되지 않은 트렌치 상면 및 그에 이웃한 게이트영역 상부가 노출되도록 패턴을 형성한 후 다결정 실리콘을 성장시켜 비트라인(67)을 형성한다. 상기 제 2 깊이의 트렌치 하면에 형성된 산화막에 의해 상기 비트라인(67)과 기판사이에 발생되는 기생 접합 캐패시턴스가 감소된다. 상기 제 1i 도에서 상기 기판(41) 상면에 1000-2000Å 정도의 두께를 갖는 제 1 절연막(69)을 형성한 후 상기 트렌치캐패시터와 연결된 트렌치 상면의 상기 절연막(69)을 제거하여 접속창을 형성한다.
상기 제 4j 도에서 상기 기판(1) 상면에 1000-3000Å 정도의 두께를 갖는 제 1 다결정 실리콘층(71)을 형성하여 상기 트렌치에 연결되는 스토리지 전극을 형성한다. 그 다음 상기 기판(41) 상면에 50-150Å 정도의 두께를 갖는 유전막(73)과 제 2 다결정 실리콘층(75)을 순차적으로 형성하여 스택형 캐패시터를 완성한다.
제 5 도는 본 발명의 다른 실시예에 따른 스택-트렌치형 캐패시터를 구비하는 디램셀의 단면구조도로서, 상기 제 3 도 및 제 4 도와 같은 명칭에 해당하는 것은 같은 번호를 사용하였다.
상기 제 5 도에서 알 수 있는 바와 같이, 상기 제 3 도 및 제 4 도에서는 제 2 깊이의 트렌치의 하면에만 산화막을 형성하였으나, 본 발명의 다른 실시예에서는 하면 및 그에 인접한 측벽에도 산화막(79)을 형성하여 전기적 절연특성을 향상시켰다.
제 6a-c 도는 상기 제 5 도에 따른 제조공정도로서, 상기 제 4e 도 공정후에 순차적으로 실시된다. 상기 제 3 도 및 제 4 도와 같은 명칭에 해당하는 것은 같은 번호를 사용한다.
상기 제 6a 도에서 상기 질화막 스페이서(61)를 마스크로 하여 노출된 기판을 소정깊이로 식각하여 상기 제 1 깊이보다 얕고 제 2 깊이보다 깊은 제 3 깊이와 연결 트렌치(77a, 77b, 77c)를 형성한다. 상기 제 3 깊이는 0.1-0.5㎛정도이다. 상기 제 6b 도에서 상기 질화막 스페이서(61)를 산화마스크로 하여 산화공정을 실시한다. 그 결과 상기 트렌치(77a, 77b, 77c)의 하면 및 그에 인접한 측벽에 산화막(79)을 형성한다. 상기 제 6c 도에서 상기 질화막 스페이서(61)를 제거한다. 이후 상기 제 4g-4j 도의 공정을 실시하여 디램셀의 제조공정을 완료한다.
상술한 설명에서 알 수 있는 바와 같이 반도체 메모리 장치의 제조방법 및 그 구조에 있어서 트렌치형 캐패시터와 스택형 캐패시터를 트랜지스터의 확산영역에 병렬로 접속시킴으로써 하나의구조만으로 캐패시터를 형성하는 것에 비해 동일면적내에서 대폭 증대된 캐패시턴스를 얻을 수 있는 효과가 있다.
특히, 하면 또는 하면 및 그에 인접한 측벽에 산화막이 형성되고 그 내부가 다결정 실리콘으로 충진된 소정깊이의 트렌치에 의해 두 구조의 캐패시터를 접속시킴으로써 두 구조를 직접 접속시킨 종래 기술에 비해 연결공정이 용이할 뿐만 아니라 그 신뢰성이 증대되는 효과가 있다.
또한 연결 트렌치내에 형성된 산화막에 의해 트렌치와 기판 간의 누설전류가 억제되는 효과도 있다.
뿐만 아니라 비트라인과 기판사이에 발생되는 기생 접합 캐패시턴스를 대폭 감소시킴으로 인해 메모리 셀의 동작 속도를 증가시키는 효과도 있다.
게다가 상기 연결 트렌치 내부를 충진하는 다결정 실리콘 내의 불순물의 확산에 의해 트랜지스터의 확산영역을 형성하기 때문에 종래의 이온주입 공정에 의한 것에 비해 상기 확산영역의 접합깊이를 대폭 감소시킬 수 있다. 그 결과 트랜지스터의 동작특성을 향상시킬 수 있는 효과가 있다.
뿐만 아니라 연결트렌치를 형성한 후 산화공정을 실시함으로써 식각공정에 의한 기판의 스트레스가 감소되는 효과도 있다.
Claims (10)
- 소자영역 및 소자분리영역이 형성된 제 1 도전형의 반도체기판과, 상기 소자영역과 소자분리영역에 걸쳐 상기 기판내에 형성된 트렌치형 캐패시터와, 상기 기판 상부의 소정 영역에 형성되고 측벽에 절연막 스페이서를 가지는 게이트를 구비하는 반도체 매모리 장치의 제조방법에 있어서, 상기 스페이서를 마스크로 식각공정을 실시하여 소정깊이의 트렌치를 형성하는 제 1 공정과, 상기 기판 상면에 제 1 절연막을 형성한 후 이방성 식각 공정을 실시하여 상기 트렌치의 측벽에 제 1 절연막 스페이서를 형성하는 제 2 공정과, 상기 스페이서를 산화 마스크로 산화공정을 실시하여 상기 트렌치 하면에 산화막을 형성하는 제 3 공정과, 상기 트렌치 내부를 도전성 물질로 충진하는 제 4 공정과, 상기 트렌치 캐패시터에 연결되는 트렌치 상면에 접속창을 형성하는 제 5 공정과, 상기 기판 상면에 제1도전층을 형성한 후 패턴형성하는 제 6 공정과, 상기 기판상면에 유전막과 제 2 도전층을 순차적으로 형성하여 스택 캐패시터를 완성하는 제 7 공정을 순차적으로 구비함을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
- 제 1 항에 있어서, 상기 제 1 절연막이 질화막임을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제 1 항에 있어서, 상기 제4공정의 도전성 물질이 다결정 실리콘임을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제 1 항에 있어서, 상기 제 1 및 제 2 도전층이 다결정 실리콘임을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제 1 항에 있어서, 상기 제 2 공정 후 상기 제 1 절연막 스페이서를 마스크로 식각공정을 실시하는 공정을 더 구비함을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제 1 항에 있어서, 상기 도전성 물질의 불순물 확산에 의해 트랜지스터의 확산영역이 형성됨을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제 1 항에 있어서, 상기 제 4 공정 후 비트라인이 형성될 소정 영역상에 접속창을 형성한 후 상기 소정 트렌치내의 도전성 물질과 접촉하는 도전층을 형성하고 패터닝하여 비트라인을 형성하는 공정을 더 구비함을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제 7 항에 있어서, 상기 도전층이 다결정 실리콘임을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 반도체 메모리 장치에 있어서, 소자영역 및 소자분리영역이 형성된 제1도전형의 반도체 기판과, 상기 소자영역과 소자분리영역의 경계에 인접하여 상기 기판내에 형성된 트렌치형 캐패시터와, 상기 기판상부의 소정영역에 형성된 게이트와, 상기 소자영역의 게이트와 소자분리영역 사이에 해당하는 영역에 형성되어 그 하면에 산화막을 갖고 그 내부를 충진하는 도전성 물질에 의해 상기 트렌치형 캐패시터와 접속되는 연결 트렌치와, 상기 연결 트렌치에 스토리지 노드가 접속된 스택형 캐패시터와, 상기 연결 트렌치의 도전성 물질의 측벽에 인접하여 형성된 제2도전형의 확산영역을 구비함을 특징으로 하는 반도체 메모리 장치.
- 제 9 항에 있어서, 상기 연결 트렌치가 그 하면에 형성된 산화막에 인접하여 측벽에 형성된 산화막을 더 구비함을 특징으로 하는 반도체 메모리 장치.
Priority Applications (1)
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|---|---|---|---|
| KR1019910015424A KR940009613B1 (ko) | 1991-09-04 | 1991-09-04 | 반도체 메모리 장치의 제조방법 및 그 구조 |
Applications Claiming Priority (1)
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| KR1019910015424A KR940009613B1 (ko) | 1991-09-04 | 1991-09-04 | 반도체 메모리 장치의 제조방법 및 그 구조 |
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| KR930006921A KR930006921A (ko) | 1993-04-22 |
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ID=19319564
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Families Citing this family (2)
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