JP2653683B2 - 半導体トレンチ・メモリ・セル構造 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は全般的に、半導体回路及びその製造方法に関
連し、更に具体的に言えば、半導体メモリ構造とその製
造方法に関連する。

従来の技術及び問題点 より記憶容量の大きい、より高速の半導体メモリを開
発する努力が続けられている。最近では、メモリの各記
憶セルに必要な面積を減少させるよう努力されており、
それゆえ集積回路チップには、この様なセルを多数収め
ることが可能である。また高速の電気的読出し及び書込
み動作を可能とするため、メモリ・セルに関わる様々な
キャパシタンスを減少する努力も行われている。

高密度、高速ダイナミック・ランダム・アクセス・メ
モリ（DRAM）を達成する一つの方法として、トレンチ技
術の利用がある。この技術により、記憶キャパシタと直
列のパス・トランジスタを含むDRAMセルが、キャパシタ
上に形成されたトランジスタを有するトレンチに形成さ
れる。この方法ではトランジスタは従来の技術のよう
に、キャパシタに対してウェハ上で横方向に形成される
必要がないので、セル一つあたりのウェハ面積が減少す
る。トレンチDRAMセルの動作を最良にするため、トレン
チを深くシリコン・ウェハの中に形成することで、記憶
キャパシタンスは最大に保持された。トレンチが深けれ
ば、記憶キャパシタを大きくできるが、従来の工程の限
界により、トレンチの深さには限界がある。

シリコン・ウェアをエッチングし、上記トレンチを形
成するとき、この様なトレンチはある工程の制限によ
り、トレンチの底面付近で内側に先細りする。従って、
セル面積を小さくするのに望ましい狭いトレンチでは、
トレンチ側壁はウェハ表面下数ミクロンの深さで、一点
に集まるかもしくは互いに隣接する。それゆえ、狭いト
レンチを形成し、必要とされるエル面積を更に減少させ
る努力は、記憶キャパシタのキャパシタンスが対応して
減少するか、もしくは少なくとも制限されるという点
で、生産的ではない。

前記トレンチ・セルは、ウェハの半導体物質に拡散さ
れたビット線によりアクセスされた。前述の構造のビッ
ト線を利用すると、基板に関して、接合キャパシタンス
は、セルのアクセスに速度制限を設ける。また、この様
なセル構造は、基板に入るアルファ粒子により、電気的
なセルの動作が不正確になるという性質のため、ソフト
・エラーを受けやすい。

以上より、DRAMセル構造の改良が必要であり、また記
憶キャパシタの記憶能力を影響することなく、セル面積
を小さくするような製造方法が必要であることは明白で
ある。更に、ワード線のキャパシタンスを減少するメモ
リ構造、及びアルファ粒子ストライクに対する強い免疫
も必要である。関連して、現在利用可能なシリコン製造
技術により製造され得る、高密度、高速DRAMアレイへの
要求もある。

問題点を解決するための手段及び作用 本発明によると、DRAMセル構造とその製造方法は、従
来の技術による不利な点を欠点を、著しく減少もしくは
除去する。本発明によるとトレンチは、望みの深さを達
成するのに必要な幅をもって、半導体ウェハに形成され
る。この方法ではトレンチをより深く形成することがで
き、それに対応してより大きな記憶キャパシタを得るこ
とができる。より広いトレンチが必要とされるかもしれ
ないので、複数のメモリ・セルがこの様な各トレンチに
形成される。この技術による技術的な利点は、トレンチ
に必要な横方向の面積が大きくても、所定の数のDRANセ
ルに必要な総体的な面積は増加しない点にある。加え
て、トレンチの深さの制限がなくなることで、セル・キ
ャパシタンスがより大きくなることも技術的な利点であ
る。

トレンチは絶縁物により区画され、セルの位置を定
め、その間を電気的に絶縁する。各区画された領域の大
部分はセル・キャパシタが占め、その上に面積の小さな
垂直のパス・トランジスタが形成される。パス・トラン
ジスタは、トレンチの斜めに向かい合う角に形成され、
隣接するセル間での電気的な結合を最小限にする。

メモリ・アレイのワード線は、パス・トランジスタに
隣接するトレンチの中に形成された、導電性のポリシリ
コンの小さな垂直の柱によりそれぞれ、セルの列に接続
される。このようにして面積の小さいトランジスタが形
成される。ワード線の柱はこのようなゲート導体として
機能し、パス・トランジスタの導電を制御する。この特
徴による技術的な利点は、ワード線のキャパシタンスが
減少されることである。

本発明のDRAMメモリ・アレイのビット線は、ウェハの
半導体物質に重なる、フィールド酸化物領域上に拡がる
導電性のポリシリコンの線を含む。これによる技術的な
利点として、フィールド酸化物はビット線と基板間のキ
ャパシタンスを減少させ、メモリの速度特性を改良す
る。加えてビット線が、電気的に絶縁させるフィールド
酸化物の領域と重なるので、基板のアスファ粒子ストラ
イクによるビット線の電気的な影響を減少する。

この他の特徴及び利点は以下図面について、この発明
の好ましい実施例を、更に具体的に説明するとこらから
明らかになろう。図面全体にわたり、同様な部分又は領
域には、同じ参照番号を用いている。

実施例 本発明による複数のセル・トレンチの実施態様は、一
つのトレンチに二つのセルを有する典型的な形で説明さ
れる。しかしながら、以下で説明される本発明の技術を
もてば、当業者であれば発明の原理と概念を応用して、
トレンチに二つ以上のセルを設けることは容易である。
事実、細長いトレンチでは多数のセルが設けられ、各セ
ルは格子またはマトリックス状の絶縁物で絶縁される。

第１図は、これからセル・トレンチが形成される、工
程途中の半導体ウェハ構造を示す。特に、図示されてい
るのは厚くドーピングされたＰ＋基板10であり、それよ
り薄くドーピングされたエピタキシャル層12で覆われて
いる。Ｐ＋基板10は、＜100＞の結晶学的方向を持ち、
約1E19アトム/cm³の不純物濃度を持つシリコン・ウェハ
ような、適切な半導体物質で形成され得る。軽くドーピ
ングされた半導体物質の層12は、エピタキシャル技術で
被着され、約1E16乃至1E17アトム/cm³の濃度を持つ。エ
ピタキシャル層12は４乃至4.5ミクロンの深さに被着さ
れ得る。このようなトランジスタは軽くドーピングされ
た層12に垂直に形成されるので、エピタキシャル層12の
深さは、セルのパス・トランジスタのチャンネル長に関
連する。軽くドーピングされたＰ−形層12は、メモリ・
セル・トランジスタのブレークダウン電圧を増加させる
働きをする。

厚いフィールド酸化物ストリップ14及び15は、従来の
熱シリンコン酸化技術により、ウェハ面上に形成され
る。シリコン酸化物ストリップ14及び15は、フィールド
酸化物を含み、10,000オングストロームという十分な厚
さに成長する。第１図で説明されたように、薄い酸化物
層16は、フィールド酸化物ストリップ14と15を接続す
る。薄い酸化物16は、本発明のメモリの周辺回路に形成
されたMOSトランジスタに対する、ゲート酸化物として
機能する。エピタキシャル層12と、フィールド酸化物ス
トリップ14及び15の上に被着されているのは、ポリシリ
コン（多結晶シリコン）の層17であり、電気的な導体を
形成するよう適切に被着される。ドーピングされたポリ
シリコン層17は、以下で説明される工程方法にてパター
ン処理され、本発明のDRAMセルに接続されビット線とし
て機能する。半導体メモリに一般的に必要とされるアド
レス、アクセス、デコード、クロック、及びその他の回
路は、従来の工程方法によりセル・アレイの周辺に形成
される。その方法はここでは説明を省く。更に、本発明
のセル構造を実施する典型的なアレイは四百万まで、も
しくはそれ以上のセルを含むことが可能であるが、以下
では一組のこの様なセルの製造法のみを説明する。

第２図は更に工程が進んで、トレンチ18が様様な物質
の層を通って、下方のＰ＋基板10にまで形成された後の
ウェハ構造を示す。トレンチ18の位置は、約４ミクロン
×４ミクロンの長方形を表面開口部を持つフォトレジス
ト層を、パターン処理することにより定められる。その
後ウェハにはプラズマ反応性イオンエッチング（RIE）
のような異方性エッチングがなされ、開口部の物質を除
去し、また垂直方向にある物質を除去する。前述のよう
に、トレンチ18の側壁は、反応イオン・エッチング工程
の特徴として、内側に先細りしている。異方性エッチン
グ工程は、深さが約８ミクロンのトレンチが形成される
まで続けられる。記憶キャパシタのキャパシタンスは、
トレンチ18の深さに関連し、それゆえより大きいキャパ
シタには、より深いトレンチが形成され得る。ここでは
トレンチの深さは、Ｐ＋基板10及びＰ−基板12にあたる
部分と定める。発明の好ましい実施態様では、約二百万
のこの様なトレンチが、４メガDRAMを実現するために形
成される。トレンチは、その間の電気的干渉を減少する
ため、またその間にフィールド酸化物ストリップ14及び
15を設けるために、十分に間隔を置かれるべきである。
これは以下で詳細に説明される。

次にシリコン酸化物の層20が、アレイ表面上に、トレ
ンチ18を満たすよう十分深く被着される。TEOSのような
同形の酸化物が、この様な目的には適している。シリコ
ン酸化物の電気的な絶縁層20は次に、フォトレジスト22
の層でパターン処理され、異方性エッチングされてトレ
ンチ18に渡って仕切りを形成し、二つの領域を区画す
る。

第３図は、二つの領域を定め、また長方形のトレンチ
18の長い方の軸に沿って伸びる、絶縁物の仕切りを示
す。図示されるように、仕切り24は、トレンチ底面へ伸
び、Ｐ＋基板10と接触する。仕切り24を形成するために
同形の酸化物20をエッチングした後、フォトレジスト22
は除去され、ウェハのメモリ・アレイの部分が清浄化さ
れ、トレンチ18を側壁及び底面上に二酸化ケイ素（Si
O₂）誘導体層26を形成するためにシリコン酸化雰囲気に
置かれる。誘電体層26はキャパシタ誘電体を含み、150
乃至200オングストロームの厚さであって良い。

第３図で更に述べられるように、厚くドーピングされ
たＮ＋ポリシリコンの層28は、トレンチ18の区画された
領域を満たすよう十分に厚く、アレイ表面に被着され
る。Ｈ＋ポリシリコン物質28は、トレンチ18の区画され
た領域をそれぞれを満たし、各セル・キャパシタの内側
の極板を提供する。Ｎ＋ポリシリコン28の約１乃至２ミ
クロンが、適切なエッチングにより取り除かれ、垂直な
位置におけるＮ＋ポリシリコン物質28の頂面が、幾分Ｐ
−エピタキシャル層12の中間にあるようにする。ウェハ
は次にウェット・エッチングされ、Ｎ＋ポリシリコン28
を影響すること無く、露出したシリコン酸化物誘電体26
を選択的に除去する。緩衝剤で処理されたフッ化水素
（HF）溶液は、この様な選択的な酸化エッチングに適し
ている。ウェット・エッチングの結果、薄いシリコン酸
化物層16の一部分も除去され、第４図に示されるよう
に、凹所30及び31を形成する。凹所32及び33も、キャパ
シタ誘電体26で選択的なウェット・エッチングにより形
成される。この様な凹所30乃至33の目的は、トランジス
タ・ソース及びドレイン領域の形成に関連して、以下で
説明される。

更に第４図では、ドーピングされていないポリシリコ
ンの同形の層34が、凹所30乃至33を満たすよう十分に厚
く、アレイ表面に被着される。再びウェット・エッチン
グにより、凹所30乃至33を満たすもの以外、被着された
ドーピングされていないポリシリコン34の全てが実質的
に除去される。第５図は、凹所30乃至33を満たすものだ
けを残した、同形の酸化物34の除去後のウェハを示す。

本発明によるトレンチDRAMセルの理解を容易にするた
めに、第６図を参照されたい。ここでは、第５図の線６
−６に沿った断面の簡略図を示す。トレンチ18の各側に
形成された二つのフィールド酸化物ストリップ14及び15
が示される。トレンチ18には、絶縁する仕切り24が形成
され、二つの領域を区画し、その各領域がDRAMセルと関
連する。領域のそれぞれは、各キャパシタの内側の極板
を形成する、多量にドーピングされたＮ＋物質28で満た
されている。キャパシタ内側の極板物質28は、キャパシ
タ誘電体26により、セル・キャパシタの外側の極板を形
成する、多量にドーピングされたＰ＋基板物質10から絶
縁されている。Ｐ＋基板10はアレイの各トレンチを囲
み、メモリ・アレイの各セルに共通な外側の極板を形成
する。

更に第６図では、上方の凹所30及び31が示される。こ
れらは後に、各セルのパス・トランジスタの半導体ドレ
イ領域を形成する。重要なことに、各トランジスタは電
気的干渉を減少するために、各トレンチの区画された領
域の斜めに向かい合う角に形成される。加えて、各セル
・トランジスタの活性部分は、トレンチ18の角から少し
距離を置いて形成され、半導体構造の角に多い物質的、
電気的異常の広まりを防ぐ。一組のビット線17と38が、
トレンチの各側に示される。ビット線17と38は、パター
ン処理されて、図示される形を形成する。この様なビッ
ト線のパターン処理は、トレンチ工程の前の段階で成さ
れるのが好ましい。ビット線17と38の、各セル・トラン
ジスタ・ドレイン領域30と31への接続は、以下で説明さ
れる。

ウェハのプロセスは、第７図に示されるように続き、
TEOSのような同形のシリコン酸化物の層40が被着され、
トレンチ18の上方を絶縁物で満たす。シリコン酸化物層
40は、フォトレジスト42でパターン処理され、破線で示
される参照番号44及び46のような、一組のワード線円筒
部を形成する。フォトレジストの開口部は小さく、長方
形であり、トレンチの斜めに向かい合う角の近くにあ
り、各パス・トランジスタの活性部分を定める。露出し
たシリコン酸化物物質40はエッチングンされて、パター
ン処理されたフォトレジスト42に覆われていない物質を
異方性的に取り除く。重要なことに、Ｐ−エピタキシャ
ル層12に隣接する絶縁酸化物40は、後続する段階で、垂
直のトランジスタに対するゲート酸化物を形成するため
に除去される。そしてフォトレジスト42は取り除かれ
る。

第７図に示されるように、次にウェハは、シリコン酸
化雰囲気におかれ、ここではトレンチ18の上部側壁に、
シリコン酸化物の薄い層43が形成される。薄いシリコン
酸化物43は、約250オングストロームの厚さに成長させ
られ、各DRAMセルのMOSパス・トランジスタのゲート絶
縁物として機能する。

第８図では、同形の酸化物層40が、円筒形開口部44及
び46と共に示される。次にドーピングされたＮ＋ポリシ
リコンの層は、円筒形開口部44及び46を満たすよう十分
深く、アレイ表面に被着され、導電性ポリシリコンの柱
を形成する。ポリシリコン48は、電気的に導電性の物質
を提供するように、Ｎ形不純物で十分な濃度にドーピン
グされる。すでに説明されたように、導電性のポリシリ
コンの柱は、トレンチ18の斜めに向かい合う角に隣接し
て位置する。導電性のポリシリコンの柱44と46は、トレ
ンチ18の区画された領域にそれぞれ形成された、各セル
の垂直パス・トランジスタのゲート導体として機能す
る。

本発明のもう一つの特徴によると、ウェハは高温雰囲
気に置かれて、様々な不純物をアニールしまた活性化す
る。特に、Ｎ＋キャパシタ極板物質28のＮ＋不純物は、
下方の凹所32及び33を介して外側に拡散され、埋込み側
面接触部50及び52をそれぞれ形成する。この様なＮ＋半
導体領域50及び52は、パス・トランジスタのソース領域
をそれぞれ形成する。同時に、ポリシリコン・ビット線
17及び38のＮ形不純物は、上方の凹所30及び31にそれぞ
れ拡散され、垂直パス・トランジスタの半導体ドレイン
領域54と56を形成する。各ソース及びドレイン領域の間
のＰ−物質12は、この様なパス・トランジスタのそれぞ
れに、導電チャンネルを定める。ゲート導体の柱が狭い
ので、前記トランジスタ導電チャンネルの小さな領域の
みが、トランジスタ導電の間反転され、従って電界はＰ
−物質の小さな部分にのみ適応され、反転された導電チ
ャンネルを形成する。小さな活性パス・トランジスタ領
域により、キャパシタンスは減少され、より高速のアド
レス信号が、セル・トランジスタに適応される。

本発明のトレンチ・トランジスタ・セルは以下のよう
に書込まれ、読出される。第８図の右端のセルの書込み
動作では、電荷はＮ＋キャパシタ極板に記憶され、アク
セス回路（図示せず）はワード線58に、５ボルト程のワ
ード線電圧を通す。このような電圧は、ゲート酸化物36
を介して電界を適応するのに効果があり、それゆえトラ
ンジスタ・ソース及びドレイン領域の50及び54の間の、
軽くドーピングされたＰ−物質12の小さい部分を反転す
る。このようなトランジスタは導電状態となり、ビット
線17を電気的に内側のキャパシタ極板28に接続する。も
しビット線があらかじめ論理的に高いレベルに充電され
れば、この様な電荷は、Ｎ＋物質28に移転され、右端の
セルの内側のキャパシタ極板を形成する。一方、もしビ
ット線17があらかじめ論理的に低いレベルに充電されれ
ば、キャパシタの内側の極板28には、ほんの僅かのみ
か、もしくは全く電荷が移転されない。

セルの読出し動作は、外側センス増幅器（図示され
ず）が、記憶キャパシタがあらかじめ充電されたかどう
かを検出するために、ビット線17に接続されていること
を除けば、書込み動作とほとんど同じである。もしあら
かじめ充填されているならば、電荷は内側キャパシタ極
板28から、パス・トランジスタを介して、ビット線17へ
移転される。この様な電荷はセンス増幅器で感知され、
通常の論理レベルの信号へ変換される。発明の好ましい
実施態様では、外側の共通のキャパシタ極板、つまりＰ
＋基板10が、約2.5ボルトの電位へ接続される。

トレンチ18の左端のセルの読出し及び書込み動作は、
ワード線60をアクセスし、ビット線38の記憶電荷を感知
することで達成される。トレンチ・トランジスタの動作
の理論は、1987年８月号のIEEEトランザクション・オン
・エレクトロン・デバイス中の、ベナジ等による技術論
文「トレンチ・トランジスタのモデル」に、詳細が掲載
されている。その説明は、ここでは参照という取入れら
れている。

再び第８図に関して、ビット線17及び38は、厚いフィ
ールド酸化物領域14と15の上に形成されることがわか
る。これはビット線が下にある半導体物質に、直線に拡
散される他のメモリ構造とは対照的である。本発明のビ
ット線構造により、フィールド酸化物ストリップ14及び
15は、各ビット線17及び38の主な部分と、軽くドーピン
グされた半導体層12の間で、絶縁物として機能する。従
って、半導体層12に入ることが可能ないかなるアルファ
粒子も、ビット線17及び38のあらかじめ充電された性質
には、電気的な影響を及し難くなる。よって、本発明に
より製造されるDRAMのソフト・エラーの割合は減少す
る。従って、メモリの信頼性も、従来知られるDRAMより
も改良される。

以上に加えて、ビット線17と38が下にあるＰ形半導体
層12から絶縁されることで、その間の接合キャパシタン
スは著しく減少される。ビット線のキャパシタンスが減
少することで、セル・キャパシタに記憶され得る電荷の
大部分が、センシング回路に転移され、ビット線の寄生
キャパシタンスにより失われることはない。またメモリ
・セルの速度特性は、高められる。

第９図には、三つのトレンチ28、62、及び64にそれぞ
れ形成された、本発明による六つのDRAMセルの平面図が
示される。パス・トランジスタは、参照番号66乃至76で
示される。これまで詳細に説明されてきたトレンチ構造
は、二つのメモリ・セル・トランジスタ66と68で形成さ
れ、各トランジスタは個別のワード線60及び58と関連す
る。同様に、近接するトレンチ62は、その中にメモリ・
セル・トランジスタ70と72を形成する。パス・トランジ
スタ70及び72もまた、各ワード線60及び58と関連する。
メモリ・セル・トランシスタ74を76の組みを持つトレン
チ構造64は、他のワード線78と80の組みにより駆動され
る。上記のワード線は、アレイの他の多くのトレンチ構
造セルを駆動するために、適応されていることを理解さ
れたい。

本発明の重要な特徴によると、ビット線17は、メモリ
・セル・トレンチ構造トランジスタ68、70、76、及び図
示されていない他のトレンチ・セル・トランジスタにも
共通である。ビット線17は、厚いフィールド酸化物スト
リップ14の主な部分と重なり、前述のようにキャパシタ
を減少する。加えて、ビット線17は、隣接するセルの間
に形成された82や84のようなノッチを含む。この様なノ
ッチのある位置のビット線物質は、様々なメモリ・セル
の動作には不必要であり、それゆえビット線は、その様
な位置で下にある半導体物質12と重ならないようにパタ
ーン処理されている。これは更にビット線17のキャパシ
タンスを減らし、メモリのより高速な動作を可能にす
る。典型的なメモリ・アレイの全てのビット線は、同様
な方法で製造できる。

また第９図から明白なように、パス・トラジスタ66及
び68と関連するワード線の柱44と46は、断面積が小さ
く、それゆえワード線キャパシタンスを減らす。ワード
線のキャパシタンスが減少する結果、本発明による様々
なメモリ・セルが、より高速なアドレス信号でアクセス
され得る。

以上では、複数のセル・トランジスタ構造が説明され
てきた。この構造は、本技術分野で知られる他のトレン
チ・セル・メモリと比べて、明白な利点をもたらす。本
発明による技術的な利点は、単一のトレンチに複数のセ
ルを設ければ、その様なトレンチはより大きく、より深
く形成されることができ、それゆえセル・キャパシタの
記憶能力が増大される。本発明による他の技術的な利点
は、絶縁酸化物ストリップの上に導電性のビット線を設
けると、その様なビット線のキャパシタンスは減少す
る。結果として、メモリの速度特性が改善されるだけで
はなく、アルファ粒子ストライクにより、ソフト・エラ
ーの割合も改善される。本発明によるもう一つの技術的
な利点として、小さいワード線の柱が、導電性ワード線
を各セルのパス・トランジスタに接続するので、キャパ
シタンスは減少し、またメモリの速度特性も改良され
る。

本発明は、最も実質的でかつ好ましい実施態様と思わ
れるものに関して説明されてきたが、本発明の範囲を逸
脱せずに、変更を加えることができる。その様な変更
は、幾らか及び全ての同等な装置、機能を含むように、
特許請求の範囲に限定される。

以上の説明に関連して以下の項を開示する。

（１） 半導体トレンチ・メモリ・セル構造は、 トレンチが形成されている半導体基板を含み、 前記トレンチを複数の領域に区画する電気的な絶縁物
を含み、 前記区画された領域にはそれぞれ記憶キャパシタが形
成され、 前記各キャパシタ上にトランジスタが形成され、関連
する前記キャパスタに電気的に接続され、よって単一の
トレンチに複数のメモリ・セルを提供する半導体トレン
チ・メモリ・セル構造。

（２） 前記第１項に記載したトレンチ・メモリ・セル
構造において、前記各トランジスタは、前記トレンチの
側壁に隣接して形成された、垂直のトランジスタを含
む。

（３） 前記第１項に記載したトレンチ・メモリ・セル
構造において、前記各トランジスタは、ドレイン半導体
領域を含み、前記基板物質にはソース半導体領域と導電
チャンネルが形成される。

（４） 前記第３項に記載したトレンチ・メモリ・セル
構造において、前記基板は、厚くドーピングされた半導
体領域層と軽くドーピングされた半導体層とを含み、前
記トレンチは前記双方の層に形成され、前記トランジス
タ・ソース及びドレイン領域は、前記軽くドーピングさ
れた半導体領域に形成される。

（５） 前記第３項に記載したトレンチ・メモリ・セル
構造において、前記各トランジスタはゲート絶縁物を含
み、ゲート導体は前記トレンチに垂直に形成される。

（６） 前記第１項に記載したトレンチ・メモリ・セル
構造において、前記各トランジスタは、前記トレンチの
角に隣接して形成される。

（７） 前記第６項に記載したトレンチ・メモリ・セル
構造において、前記各トランジスタは、前記トレンチの
斜めに向かい合う角にそれぞれ形成される。

（８） 前記第６項に記載したトレンチ・メモリ・セル
構造において、前記各トランジスタは、前記各トレンチ
の角から少し距離を置かれる。

（９） 前記第１項に記載したトレンチ・メモリ・セル
構造は、更に一組のビット線を含み、各ビット線は前記
トランジスタに別個に接続される。

（10） 前記第９項に記載したトレンチ・メモリ・セル
構造において、前記各ビット線は絶縁物ストリップと重
なり、、前記ビット線の少なくとも一部分を、前記基板
から電気的に絶縁する。

（11） 前記第10項に記載したトレンチ・メモリ・セル
構造において、前記各ビット線は、前記絶縁ストリップ
と重ならない位置で、くぼんだ領域を含む。

（12） 前記第１項に記載したトレンチ・メモリ・セル
構造は、更に一組のワード線を含み、各ワード線は前記
別個のトランジスタに関連し接続され、また前記各ワー
ド線は、前記トレンチに拡がり、前記各トランジスタの
ゲート導体として機能する導電性物質の柱を含む。

（13） 前記第１項に記載したトレンチ・メモリ・セル
構造は更に、複数のビット線と複数のワード線により接
続される、複数の前記トレンチ・メモリ・セル構造の組
み合わせを含み、メモリ・アレイを形成する。

（14） 前記第13項に記載したトレンチ・メモリ・セル
構造は、更に前記アレイの周辺に、アクセス及びデコー
ド回路の組み合わせを含み、ランダム・アクセス・メモ
リを形成する。

（15） 半導体トレンチ・メモリ・セル構造は、トレン
チが形成されている半導体基板を含み、前記トレンチを
複数の領域に区画する電気的な絶縁物を含み、 キャパシタ誘電体が、前記各トレンチの区画された領
域の側壁及び底面に形成され、 ドーピングされた半導体物質が、前記各トレンチの区
画された領域に被着され、複数の記憶キャパシタを形成
し、内側のキャパシタ極板が前記被着された半導体物質
で定められ、外側のキャパシタ極板が前記半導体基板物
質で定められ、前記内側及び外側のキャパシタ極板が、
前記キャパシタ誘電体により電気的に絶縁され、 垂直パス・トランジスタが前記各キャパシタと関連
し、前記各トランジスタが前記トレンチの一方の側壁に
形成され、前記基板に形成された半導体ドレイン領域を
含み、前記キャパシタ誘電体を介して、前記内側のキャ
パシタ極板に電気的に接続され、 トランジスタ導電チャンネルが前記半導体基板に形成
され、半導体ソース領域が前記半導体基板に形成され、
半導体ドレイン領域が前記半導体基板に形成され、前記
導体チャンネルにより、前記ソース領域より隔てられ、 ゲート絶縁物が、前記トレンチの側壁に形成され、ま
た前記導電チャンネルに近接して形成され、 一組の導電性多結晶シリコン・ビット線は、それぞれ
各トランジスタ・ドレイン領域に接続され、 絶縁物が、前記各ビット線と前記半導体基板の間に形
成され、また 導電性多結晶シリコン・ワード線は、一組の導電性の
柱を含み、各柱は前記トレンチに伸び、前記各トランジ
スタのゲート導体をそれぞれ形成する半導体トレンチ・
メモリ・セル構造。

（16） 前記第15項に記載したトレンチ・メモリ・セル
構造において、前記半導体基板は、第一の導電型の半導
体物質を含み、前記内側のキャパシタ極板は第二の導電
型の半導体物質を含む。

（17） 前記第16項に記載したトレンチ・メモリ・セル
構造において、前記各半導体ソース、前記各半導体ドレ
イン、及び前記多結晶シリコン・ビット線は、前記第二
の導電型の不純物を含む。

（18） 前記第15項に記載したトレンチ・メモリ・セル
構造において、前記各トランジスタは垂直に伸び、前記
各キャパシタ内側極板を関連する前記ビット線に電気的
に接続し、前記各トランジスタは、前記トランジスタが
形成される前記側壁よりも、著しく小さい横幅を持つ。

（19） 前記第15項に記載したトレンチ・メモリ・セル
構造において、前記トレンチは長方形であり、前記各ト
ランジスタは、前記トレンチの向かい合う角に形成され
る。

（20） 前記第15項に記載したトレンチ・メモリ・セル
構造において、前記基板は厚くドーピングされた層と軽
くトーピングされた層を含み、前記厚くドーピングされ
た層は前記外側のキャパシタ極板を含む。

（21） 前記第20項に記載したトレンチ・メモリ・セル
構造において、前記トランジスタの一部分は、前記軽く
ドーピングされた層に形成される。

（22） 半導体メモリ・セルを製造する方法において、 半導体基板にトレンチを形成し、 電気的絶縁物を形成して、前記トレンチを複数の領域
に区画し、 前記各区画された領域に記憶キャパシタを形成し、ま
た、 前記各キャパシタ上にトランジスタを形成し、関連す
る前記キャパシタと電気的に接続させ、単一のトレンチ
に複数のメモリ・セルを形成する、半導体メモリ・セル
を製造する方法。

（23） 前記第22項に記載した方法において更に、前記
各トランジスタを、前記トレンチの側壁に隣接する垂直
トランジスタとして形成する。

（24） 前記第22項に記載した方法において更に、前記
半導体基板に、半導体ドレイン領域、半導体ソース領域
及びチャンネル領域を持つ、前記各トランジスタを形成
する。

（25） 前記第24項に記載した方法において更に、前記
トレンチに隣接し、垂直なゲート絶縁物とゲート導体を
持つ、前記各トランジスタを形成する。

（26） 前記第22項に記載した方法において更に、前記
各トランジスタを前記トレンチの角に隣接して形成す
る。

（27） 前記第26項に記載した方法において更に、前記
各トランジスタを、前記トレンチの斜めに向かい合う角
にそれぞれ形成する。

（28） 前記第26項に記載した方法において更に、前記
各トランジスタを、前記トレンチの角から少し距離を隔
てて形成する。

（29） 前記第22項に記載した方法において更に、一組
の導電性のビット線を形成し、各ビットは別個の前記ト
ランジスタに接続する。

（30） 前記第29項に記載した方法において更に、前記
各ビット線を絶縁ストリップ上に形成し、前記ビット線
の少なくとも一部分を前記基板から電気的に絶縁する。

（31） 前記第30項に記載した方法において更に、前記
各ビット線が前記絶縁物ストリップと重ならない位置で
は、くぼんだ領域が形成される。

（32） 前記第22項に記載した方法において更に、一組
のワード線を形成し、各ロード線が別個の前記トランジ
スタに関連し、接続され、前記各ワード線に、前記トレ
ンチへ伸び、前記各トランジスタのゲート導体をして機
能する、導電性物質の柱を形成する。

（33） 前記第22項に記載した方法において更に、前記
半導体基板面上に、複数のビット線及び複数のワード線
で接続される、複数の前記トレンチ・メモリ・セル構造
を形成し、メモリ・アレイを形成する。

（34） 前記第33項に記載した方法において更に、前記
半導体基板上に、アクセス及びデコード回路を、前記メ
モリ・アレイの周辺に形成し、ランダム・アクセス・メ
モリを形成する。

（35） メモリ・アレイのセル密度を高める方法では、 半導体基板物質に、向かい合う側壁が内側に先細りし
ている深いトレンチを形成し、前記トレンチを十分な幅
に形成することで、前記先細りしている側壁を一点に集
めることなく、トレンチを望みの深さにし、 前記トレンチに複数のメモリ・セルを形成し、また、 前記各セルを他のセルから電気的に絶縁する、メモリ
・アレイのセル密度を高める方法。

（36） 前記第35項に記載した方法において更に、トラ
ンジスタ及び記憶キャパシタを持つ前記各セルを形成
し、前記記憶キャパシタに電気的に絶縁する内側極板と
共通の外側極板を形成し、前記内側極板と前記共通の外
側極板の間に誘電体を形成する。

（37） 前記第35項に記載した方法において更に、前記
トレンチに隣接して導電性のビット線を形成し、前記ビ
ット線と前記半導体基板の間に絶縁物を形成する。

（38） 前記第35項に記載した方法において更に、前記
各トランジスタを、前記トレンチの一方の側壁表面の一
部分に形成する。

（39） 前記第35項に記載した方法において更に、複数
の前記トレンチ及び関連するセルを形成し、アレイを形
成する。

（40） 複数のDRAMセル・トレンチ構造は、セル・キャ
パシタンスを増大させる。深いトレンチ18が、Ｐ＋半導
体基板10に形成され、トレンチの幅は、先細りするトレ
ンチ側壁が、底面でピンチオフするのを防ぐよう十分な
幅にされる。複数のメモリ・セルがトレンチ18に形成さ
れ、アレイのセル密度を増大させる。フィールド酸化物
ストリップ14,15は、導電性ポリシリコン・ビット線17,
18及びＰ−基板12の間に形成され、セルのキャパシタン
スとソフト・エラーの割合を減少させる。

【図面の簡単な説明】

第１図乃至第５図、第７図及び第８図は、本発明による
DRAMセルの製造の様々な工程段階を示す、半導体ウェハ
の様々な断面図である。 第６図は第５図の、線６−６に沿ったDRAMセル構造の断
面図である。 第９図は本発明による複数トレンチ・メモリ・セルの平
面図である。 主な符号の説明 10:基板 12:エピタキシャル層 14,15:フィールド酸化物ストリップ 17,38:ビット線 18,62,64:トレンチ 22:フォトレジスト層 24:絶縁物仕切り 26:誘電体層 30,31,32,33:凹所 54,56:半導体ドレイン領域 58,60:ワード線 66,68,70,72,74,76:パス・トランジスタ 82,84:ノッチ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】半導体トレンチ・メモリ・セル構造であっ
   て、 トレンチが形成されている半導体基板と、 前記トレンチを複数の領域に区画する電気的な絶縁物
   と、 前記区画された複数の領域のそれぞれに、記憶キャパシ
   タの間の空間が前記絶縁物によって充たされるように形
   成される記憶キャパシタと、 前記キャパシタのそれぞれの上に形成され、関連する前
   記キャパシタに接続されるトランジスタとからなり、よ
   って単一トレンチに複数のメモリ・セルを提供すること
   を特徴とする半導体トレンチ・メモリ・セル構造。