JPH0795082A - D/a converter - Google Patents
D/a converterInfo
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- JPH0795082A JPH0795082A JP25473893A JP25473893A JPH0795082A JP H0795082 A JPH0795082 A JP H0795082A JP 25473893 A JP25473893 A JP 25473893A JP 25473893 A JP25473893 A JP 25473893A JP H0795082 A JPH0795082 A JP H0795082A
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- Japan
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- data
- storage means
- output
- converter
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- Analogue/Digital Conversion (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、D/A変換装置、特に
中央演算処理装置で処理されたデジタルデータをアナロ
グ信号に変換するために使用されるD/A変換装置に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a D / A converter, and more particularly to a D / A converter used for converting digital data processed by a central processing unit into an analog signal.
【0002】[0002]
【従来の技術】中央演算処理装置(CPU)の処理能力
を低下させずに、D/A変換する方法として、従来は特
開平2−130027号公報に記載されているようなD
/A変換装置が提案されている。図5はこの装置のブロ
ック図を示し、51は電圧データやアドレスデータを出
力するCPU、62は入力専用と出力専用の2つのポー
トを有しメモリに格納された順序で出力が読み出され、
入力動作と出力動作とが非同期に行えるファーストイン
ファーストアウトメモリ(以下FIFOメモリと記す
る)である。61はCPU51より出力されるアドレス
バスであり、このアドレスバス61を介してアドレスデ
コーダ52からFIFOメモリ62に書込み信号を与え
る。56はパルス発生回路であり、FIFOメモリ62
に読み出し信号を出力し、更にラッチ回路55に対して
もラッチ信号を出力する信号発生回路となっている。ラ
ッチ回路55から出力されたデジタルデータはアナログ
信号に変換するD/A変換器57を通してアナログ信号
に変換され、その出力が最終的に出力増幅器58で増幅
される。2. Description of the Related Art As a method for performing D / A conversion without degrading the processing capacity of a central processing unit (CPU), the D / A conversion method disclosed in Japanese Patent Laid-Open No. 2-130027 has been conventionally used.
A / A converter has been proposed. FIG. 5 shows a block diagram of this device, 51 is a CPU for outputting voltage data and address data, 62 has two ports dedicated to input and output, and outputs are read out in the order stored in the memory,
It is a first-in first-out memory (hereinafter referred to as a FIFO memory) in which an input operation and an output operation can be performed asynchronously. Reference numeral 61 is an address bus output from the CPU 51, and a write signal is given from the address decoder 52 to the FIFO memory 62 via the address bus 61. Reference numeral 56 denotes a pulse generation circuit, which is a FIFO memory 62.
Is a signal generation circuit that outputs a read signal to the latch circuit 55 and also outputs a latch signal to the latch circuit 55. The digital data output from the latch circuit 55 is converted into an analog signal through a D / A converter 57 that converts it into an analog signal, and its output is finally amplified by an output amplifier 58.
【0003】このような構成の装置では、CPU51よ
り出力されるデジタルデータはデータバス60を介して
FIFOメモリ62に与えられ、アドレス信号はアドレ
スバス61からアドレスデコーダ52に与えられる。In the apparatus having such a configuration, the digital data output from the CPU 51 is applied to the FIFO memory 62 via the data bus 60, and the address signal is applied from the address bus 61 to the address decoder 52.
【0004】アドレスバス61に出力されたアドレスが
FIFOメモリ62をアクセスすべきアドレスと一致す
ると、アドレスデコーダ52からFIFOメモリ62に
書込み信号が送られてFIFOメモリ62はその時点の
データバス60上の電圧データをFIFOメモリ62に
格納する。一方、パルス発生回路56はFIFOメモリ
62に対して読み出し信号を出力すると同時にFIFO
メモリ62から出力された電圧データをラッチ回路55
でラッチさせるための信号を出力される。このようにし
て、ラッチ回路55から出力されたデジタルデータがD
/A変換器57でアナログ信号に変換され、出力増幅器
58がデジタルデータに比例した電圧をアナログ信号と
して出力する。When the address output to the address bus 61 matches the address to access the FIFO memory 62, a write signal is sent from the address decoder 52 to the FIFO memory 62, and the FIFO memory 62 is on the data bus 60 at that time. The voltage data is stored in the FIFO memory 62. On the other hand, the pulse generation circuit 56 outputs a read signal to the FIFO memory 62 and simultaneously
The voltage data output from the memory 62 is latched by the latch circuit 55.
The signal for latching is output at. In this way, the digital data output from the latch circuit 55 is D
The / A converter 57 converts the analog signal into an analog signal, and the output amplifier 58 outputs a voltage proportional to the digital data as an analog signal.
【0005】[0005]
【発明が解決しようとする課題】上述した従来のD/A
変換装置は、ある一定周期でD/A変換する場合につい
ては有効であるが、任意の周期でD/A変換する場合
は、D/A変換したいタイミングでパルス発生回路56
から、FIFOメモリ62の読み出し信号とラッチ信号
を出力させる必要がある。そのため、CPU51からパ
ルス発生回路56を操作する信号をD/A変換したいタ
イミング毎に出力しなければならないので、CPU51
の動作を拘束してしまうという問題があった。DISCLOSURE OF THE INVENTION The conventional D / A described above
The conversion device is effective in the case of performing D / A conversion at a certain fixed cycle, but in the case of performing D / A conversion at an arbitrary cycle, the pulse generation circuit 56 is at the timing of D / A conversion
Therefore, it is necessary to output the read signal of the FIFO memory 62 and the latch signal. Therefore, the signal for operating the pulse generating circuit 56 must be output from the CPU 51 at each timing when D / A conversion is desired.
There was a problem of restraining the movement of.
【0006】本発明は、かかる問題点を考慮してなされ
たものであり、CPUのメインの処理能力を低下させる
ことなく、一定周期及び任意の周期でデジタルデータを
アナログ信号に変換することが可能なD/A変換装置を
提供することを目的とする。The present invention has been made in consideration of such a problem, and it is possible to convert digital data into an analog signal at a constant cycle and an arbitrary cycle without lowering the main processing capacity of the CPU. It is an object of the present invention to provide a simple D / A converter.
【0007】[0007]
【課題を解決するための手段及び作用】上記目的を達成
するため、本発明は、データおよびアドレスを出力する
中央演算処理装置と、この中央演算処理装置にデータバ
スを介して接続された第1の記憶手段および第2の記憶
手段と、これらの第1および第2の記憶手段のいずれか
を選択するアドレス設定手段と、前記第1および第2の
記憶手段に読み出し信号を出力するパルス発生手段と、
このパルス発生手段によりラッチ信号が与えられるラッ
チ回路と、デジタルデータをアナログ信号に変換するD
/A変換器を備えていることを特徴とする。To achieve the above object, the present invention provides a central processing unit for outputting data and an address, and a first central processing unit connected to the central processing unit via a data bus. Storage means and second storage means, address setting means for selecting one of the first and second storage means, and pulse generation means for outputting a read signal to the first and second storage means. When,
A latch circuit to which a latch signal is given by the pulse generating means, and D for converting digital data into an analog signal
A / A converter is provided.
【0008】図1は本発明の基本構成を示し、同図にお
いて、1はデータやアドレスデータを出力する中央演算
処理装置であり、この中央演算処理装置1より出力され
たデータはデータバス10を介して第1の記憶手段3お
よび第2の記憶手段4に記憶される。2は中央演算処理
装置1から与えられたデータ又はアドレスデータにより
アクセス番地を選択し、書込み信号を出力するアドレス
設定手段であり、第2の記憶手段4に周期的に周期デー
タを出力する読み出し信号を与える。また第2の記憶手
段4の周期データ値により第1の記憶手段3に読み出し
信号を、ラッチ回路5にラッチ信号を出力する。ラッチ
回路5は第1の記憶手段3から出力されたデジタルデー
タをラッチすると同時に、デジタルデータをアナログ信
号に変換するD/A変換器7にデジタルデータを出力す
る。FIG. 1 shows the basic configuration of the present invention. In FIG. 1, reference numeral 1 denotes a central processing unit for outputting data and address data. The data output from the central processing unit 1 is stored in a data bus 10. It is stored in the first storage means 3 and the second storage means 4 via the. Reference numeral 2 is an address setting means for selecting an access address according to data or address data given from the central processing unit 1 and outputting a write signal, and a read signal for periodically outputting periodic data to the second storage means 4. give. Further, the read signal is output to the first storage unit 3 and the latch signal is output to the latch circuit 5 according to the cycle data value of the second storage unit 4. The latch circuit 5 latches the digital data output from the first storage means 3 and, at the same time, outputs the digital data to a D / A converter 7 which converts the digital data into an analog signal.
【0009】上記構成において、中央演算処理装置1は
アドレス設定手段2により第1の記憶手段3または第2
の記憶手段4のどちらかを選択する。そして、第1の記
憶手段3が選択されたときは、データバス10を介して
電圧値のデジタルデータを、第2の記憶手段4が選択さ
れたときは電圧値の周期データを書込む。中央演算処理
装置1がパルス発生手段6をONすると、パルス発生手
段6は第2の記憶手段4にコントロール線6aを介して
周期データを出力する読み出し信号を与える。第2の記
憶手段4は周期データ出力線3aを介して周期データを
パルス発生手段6に出力する。パルス発生手段6は前述
した周期データ値により第1の記憶手段3にコントロー
ル線6bを介して読み出し信号を与える。これと同時
に、多少遅れてラッチ回路5にラッチ信号線6cを介し
てラッチ信号を与える。ラッチ回路5は第1の記憶手段
3から出力された電圧値のデジタルデータをラッチする
と共に、D/A変換器7に出力する。D/A変換器7は
デジタルデータをアナログ信号に変換し、必要に応じた
電圧を出力する。ここで、D/A変換器7は第2の記憶
手段4に記憶されている周期期間の間、出力を続行す
る。以上により、第2の記憶手段4の周期データを同一
データにすることで一定周期で、また、任意のデータの
ときは任意の周期でD/A変換が可能となる。In the above arrangement, the central processing unit 1 has the address setting means 2 for the first storage means 3 or the second storage means 3.
Either of the storage means 4 is selected. Then, when the first storage means 3 is selected, the digital data of the voltage value is written via the data bus 10, and when the second storage means 4 is selected, the periodic data of the voltage value is written. When the central processing unit 1 turns on the pulse generating means 6, the pulse generating means 6 gives a read signal for outputting the cycle data to the second storage means 4 via the control line 6a. The second storage means 4 outputs the periodic data to the pulse generating means 6 via the periodic data output line 3a. The pulse generation means 6 gives a read signal to the first storage means 3 via the control line 6b according to the above-mentioned cycle data value. At the same time, a latch signal is given to the latch circuit 5 via the latch signal line 6c with a slight delay. The latch circuit 5 latches the digital data of the voltage value output from the first storage means 3 and outputs it to the D / A converter 7. The D / A converter 7 converts the digital data into an analog signal and outputs a voltage according to need. Here, the D / A converter 7 continues to output during the cycle period stored in the second storage means 4. As described above, by making the cycle data of the second storage means 4 the same data, it becomes possible to perform D / A conversion at a constant cycle and, in the case of arbitrary data, at an arbitrary cycle.
【0010】[0010]
【実施例1】図3は本発明の実施例1を示し、同図にお
いて、1は電圧値のデジタルデータやアドレスデータを
出力する中央演算処理装置としてのCPUであり、この
CPU1より出力されたデータを第1の記憶手段である
第1のFIFOメモリ3と第2の記憶手段である第2の
FIFOメモリ4が記憶する。2はCPU1より出力さ
れたアドレスデータから第1のFIFOメモリ3か第2
のFIFOメモリ4かを選択するアドレス設定手段とし
てのアドレスデコーダであり、書込み信号を出力する。
6はパルス発生手段としてのパルス発生回路であり、第
2のFIFOメモリ4に読み出し信号を与えると共に、
第2のFIFOメモリ4からの周期データを受け取り、
周期データ値によって第1のFIFOメモリ3に読み出
し信号を、ラッチ回路5にラッチ信号を出力する。ラッ
チ回路5はラッチした電圧値のデジタルデータをアナロ
グ信号に変換するD/Aコンバータ7に出力する。D/
Aコンバータ7としては、例えば商品名AD7225J
N(アナログデバイゼス(社)製)が使用され、電圧値
のデジタルデータをアナログ信号に変換する。8は電流
増幅器であり、D/Aコンバータから出力されたアナロ
グ信号に必要量の出力電流を持たせるように作用する。
13はカウンタであり、第2のFIFOメモリ4から出
力された周期データをカウントし、CPU1より入力さ
れたデータ数と出力されたデータ数が等しくなった場
合、CPU1の割り込み端子を用いて全てのデータの出
力が終了したことを知らせる。Embodiment 1 FIG. 3 shows Embodiment 1 of the present invention. In FIG. 3, reference numeral 1 is a CPU as a central processing unit for outputting digital data of a voltage value and address data. The data is stored in the first FIFO memory 3 which is the first storage means and the second FIFO memory 4 which is the second storage means. 2 is the first FIFO memory 3 or the second from the address data output from the CPU 1.
The address decoder is an address decoder as an address setting means for selecting the FIFO memory 4 and outputs a write signal.
Reference numeral 6 is a pulse generation circuit as a pulse generation means, which gives a read signal to the second FIFO memory 4 and
Receiving periodic data from the second FIFO memory 4,
A read signal is output to the first FIFO memory 3 and a latch signal is output to the latch circuit 5 according to the periodic data value. The latch circuit 5 outputs the digital data of the latched voltage value to the D / A converter 7 which converts it into an analog signal. D /
As the A converter 7, for example, product name AD7225J
N (Analog Devices Co., Ltd.) is used to convert the digital data of the voltage value into an analog signal. Reference numeral 8 is a current amplifier, which acts so that the analog signal output from the D / A converter has a required amount of output current.
Reference numeral 13 is a counter, which counts the periodic data output from the second FIFO memory 4, and when the number of data input from the CPU 1 is equal to the number of output data, all the data are output using the interrupt terminal of the CPU 1. Notifies that the output of data has finished.
【0011】上記構成において、CPU1から出力され
るアドレスデータによりアドレスデコーダ2は第1のF
IFPOメモリ3または第2のFIFOメモリ4のどち
らかを選択する。第1のFIFOメモリ3が選択された
ときは、データバス10を介して電圧値のデジタルデー
タを書込み、第2のFIFOメモリ4が選択されたとき
は、電圧値の周期である周期データを書込む。CPU1
がパルス発生回路6をONすると、パルス発生回路6は
第2のFIFOメモリ4にコントロール線6aを介して
周期データを出力するための読み出し信号を与える。こ
れにより第2のFIFOメモリ4は周期データ出力線3
aを介して最初の周期データをパルス発生回路6に出力
する。パルス発生回路6はこの最初の周期データ値によ
り第1のFIFOメモリ3にコントロール線6bを介し
て読み出し信号を与える。これと同時に、多少遅れてラ
ッチ回路5にラッチ信号線6cを介してラッチ信号を与
える。パルス発生回路6は最初の周期データに対する処
理を終了するよりも幾分、前に第2のFIFOメモリ4
に周期データを出力するための読み出し信号を与え、次
の周期データを得る。ここで、カウンタ13は第2のF
IFOメモリ4から出力されたデータ数をカウントす
る。そして予め、カウンタ13に第2のFIFOメモリ
4の入力されたデータ数をセットしておき、第2のFI
FOメモリ4から出力されたデータ数と入力されたデー
タ数が等しくなった時、全てのデータが出力し終わった
ことをCPU1の割り込み端子を用いて知らせる。ラッ
チ回路5は第1のFIFOメモリ3から出力された電圧
値のデジタルデータをラッチすると共に、D/Aコンバ
ータ7に出力する。D/Aコンバータ7はこの電圧値の
デジタルデータをアナログ信号に変換する。そして、こ
の信号を電流増幅器8が必要に応じた出力電流に増幅す
る。In the above-mentioned structure, the address decoder 2 operates the first F decoder according to the address data output from the CPU 1.
Either the IFPO memory 3 or the second FIFO memory 4 is selected. When the first FIFO memory 3 is selected, the digital data of the voltage value is written via the data bus 10, and when the second FIFO memory 4 is selected, the periodic data which is the cycle of the voltage value is written. Put in. CPU1
When the pulse generator circuit 6 is turned on, the pulse generator circuit 6 gives a read signal for outputting the periodic data to the second FIFO memory 4 via the control line 6a. As a result, the second FIFO memory 4 has the periodic data output line 3
The first cycle data is output to the pulse generation circuit 6 via a. The pulse generation circuit 6 gives a read signal to the first FIFO memory 3 via the control line 6b according to the first cycle data value. At the same time, a latch signal is given to the latch circuit 5 via the latch signal line 6c with a slight delay. The pulse generation circuit 6 is provided with a second FIFO memory 4 some time before the processing for the first cycle data is completed.
Then, a read signal for outputting the cycle data is given to and the next cycle data is obtained. Here, the counter 13 is the second F
The number of data output from the IFO memory 4 is counted. Then, the counter 13 is set in advance with the number of input data of the second FIFO memory 4, and the second FI
When the number of data output from the FO memory 4 becomes equal to the number of input data, the completion of output of all data is notified using the interrupt terminal of the CPU 1. The latch circuit 5 latches the digital data of the voltage value output from the first FIFO memory 3 and outputs it to the D / A converter 7. The D / A converter 7 converts the digital data of this voltage value into an analog signal. Then, the current amplifier 8 amplifies this signal into an output current as required.
【0012】以上のような本実施例では、ある周期の間
で一定電圧を出力させる場合、第1のFIFOメモリ3
及び第2のFIFOメモリ4の使用メモリ量は1Byt
eで実現できるので、メモリ量の低減ができる。また本
実施例によってモータ駆動させる場合、モータの回転速
度はモータに印加する電圧値の変化する速度に比例する
ので、任意の周期によってD/A変換することで、電圧
値の変化する速度を自在に変えることができる。このた
めモータの回転速度を低速から高速に、高速から低速に
変えることができる。これにより図3に示すように、モ
ータの台形駆動をするための指示電圧出力が可能とな
る。In this embodiment as described above, when outputting a constant voltage during a certain period, the first FIFO memory 3
And the used memory amount of the second FIFO memory 4 is 1 Byte.
Since it can be realized by e, the amount of memory can be reduced. When the motor is driven according to this embodiment, the rotation speed of the motor is proportional to the speed at which the voltage value applied to the motor changes. Therefore, the speed at which the voltage value changes can be freely changed by D / A conversion at an arbitrary cycle. Can be changed to Therefore, the rotation speed of the motor can be changed from low speed to high speed and from high speed to low speed. As a result, as shown in FIG. 3, it becomes possible to output an instruction voltage for driving the trapezoid of the motor.
【0013】[0013]
【実施例2】図4は本発明の実施例2を示す。この実施
例2においてはCPUとしてワンチップマイコン14を
用いている。このワンチップマイコン14は通常のマイ
コンと比べ、直接にパラレルI/O出力できる機能を有
している。図4において第1のFIFOメモリ2または
第2のFIFOメモリ3のアドレス番地を選択するアド
レス設定手段2としてのI/Oポートは、1ビット分の
コントロール線2aを用い、ソフトにより「0」か
「1」で第1のFIFOメモリ3か第2のFIFOメモ
リ4かの選択を行う。その他の構成については実施例1
と同様であり、同一符号を付して、その説明を省略す
る。Second Embodiment FIG. 4 shows a second embodiment of the present invention. In the second embodiment, the one-chip microcomputer 14 is used as the CPU. The one-chip microcomputer 14 has a function of directly outputting parallel I / O as compared with a normal microcomputer. In FIG. 4, the I / O port as the address setting means 2 for selecting the address address of the first FIFO memory 2 or the second FIFO memory 3 uses the control line 2a for 1 bit and is "0" by software. With "1", the first FIFO memory 3 or the second FIFO memory 4 is selected. Other configurations are described in Example 1.
The same reference numerals are given and the description thereof will be omitted.
【0014】本実施例においては、第1のFIFOメモ
リ3と第2のFIFOメモリ4に接続されているコント
ロール線2aがソフトにより「0」の時は第1のFIF
Oメモリ3を選択し、「1」の時は第2のFIFOメモ
リ4を選択する。その他の作用は実施例1と同様であ
る。この実施例では、ワンチップマイコンのI/Oポー
トを直接使用するので、アドレスデコーダ回路が除去で
き、回路が簡素化および小型化できる。In this embodiment, when the control line 2a connected to the first FIFO memory 3 and the second FIFO memory 4 is "0" by software, the first FIFO memory
The O memory 3 is selected, and when it is "1", the second FIFO memory 4 is selected. Other functions are similar to those of the first embodiment. In this embodiment, since the I / O port of the one-chip microcomputer is directly used, the address decoder circuit can be eliminated and the circuit can be simplified and downsized.
【0015】[0015]
【発明の効果】本発明は以上説明したように、D/A変
換動作に必要な全てのデータが第1および第2の記憶手
段に格納されているので、D/A変換動作中はCPUは
全く関与する必要がない。このため割り込みが発生する
までの間、CPUは独立して他のジョブを実行でき、こ
れによりCPUの処理能力を向上させることができる。As described above, according to the present invention, since all the data necessary for the D / A conversion operation is stored in the first and second storage means, the CPU does not operate during the D / A conversion operation. You don't have to be involved at all. Therefore, the CPU can independently execute another job until the interrupt is generated, thereby improving the processing capability of the CPU.
【図1】本発明の基本構成を示すブロック図。FIG. 1 is a block diagram showing the basic configuration of the present invention.
【図2】本発明の実施例1を示すブロック図。FIG. 2 is a block diagram showing a first embodiment of the present invention.
【図3】モータの台形駆動を行う電圧特性図。FIG. 3 is a voltage characteristic diagram for performing a trapezoidal drive of a motor.
【図4】本発明の実施例2を示すブロック図。FIG. 4 is a block diagram showing a second embodiment of the present invention.
【図5】従来装置のブロック図。FIG. 5 is a block diagram of a conventional device.
1 CPU 2 アドレス設定手段 3 第1の記憶手段 4 第2の記憶手段 5 ラッチ回路 6 パルス発生回路 7 D/A変換器 DESCRIPTION OF SYMBOLS 1 CPU 2 Address setting means 3 First storage means 4 Second storage means 5 Latch circuit 6 Pulse generation circuit 7 D / A converter
───────────────────────────────────────────────────── フロントページの続き (72)発明者 荒井 研一 東京都渋谷区幡ヶ谷2丁目43番2号 オリ ンパス光学工業株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Kenichi Arai 2-43-2 Hatagaya, Shibuya-ku, Tokyo Inside Olympus Optical Co., Ltd.
Claims (1)
算処理装置と、この中央演算処理装置にデータバスを介
して接続された第1の記憶手段および第2の記憶手段
と、これらの第1および第2の記憶手段のいずれかを選
択するアドレス設定手段と、前記第1および第2の記憶
手段に読み出し信号を出力するパルス発生手段と、この
パルス発生手段によりラッチ信号が与えられるラッチ回
路と、デジタルデータをアナログ信号に変換するD/A
変換器とを備えていることを特徴とするD/A変換装
置。1. A central processing unit for outputting data and addresses, first storage means and second storage means connected to the central processing unit via a data bus, and first and second storage means. Address setting means for selecting one of the two storage means, pulse generation means for outputting a read signal to the first and second storage means, a latch circuit to which a latch signal is given by the pulse generation means, and a digital circuit. D / A that converts data to analog signals
A D / A converter comprising a converter.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25473893A JPH0795082A (en) | 1993-09-17 | 1993-09-17 | D/a converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25473893A JPH0795082A (en) | 1993-09-17 | 1993-09-17 | D/a converter |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0795082A true JPH0795082A (en) | 1995-04-07 |
Family
ID=17269179
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25473893A Withdrawn JPH0795082A (en) | 1993-09-17 | 1993-09-17 | D/a converter |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0795082A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006517075A (en) * | 2003-01-29 | 2006-07-13 | アナログ ディヴァイスィズ インク | Integrated circuit signal generator for generating a square wave output signal |
-
1993
- 1993-09-17 JP JP25473893A patent/JPH0795082A/en not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006517075A (en) * | 2003-01-29 | 2006-07-13 | アナログ ディヴァイスィズ インク | Integrated circuit signal generator for generating a square wave output signal |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |