JPH0794704A

JPH0794704A - 半導体装置

Info

Publication number: JPH0794704A
Application number: JP23807393A
Authority: JP
Inventors: Yasumichi Yasuda; 保道安田; Susumu Murakami; 進村上; Hideo Kobayashi; 秀男小林; Mutsuhiro Mori; 森　　睦宏
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-09-24
Filing date: 1993-09-24
Publication date: 1995-04-07

Abstract

(57)【要約】【目的】高耐圧、高信頼の半導体装置を提供する。【構成】ｎ型半導体基体１０の高抵抗ｎ~ベース層１
００に延び主ｐｎ接合を形成するｐ+ウェル層２１を備
える。このｐ+ウェル層２１を取り囲むように第１〜第
８の電界制限リング３１〜３８が形成され、偶数番目の
電界制限リングに電気的に接続された導電膜４１〜４４
が、絶縁膜５１〜５５を介して隣接する両側の電界制限
リング上まで、基体１０の一方の主表面１１に露出した
ｎ~ベース層の表面に延びている。また、ｐ+ウェル層２
１に接続されたエミッタ電極４０が第１の電界制限リン
グ３１上まで延びている。奇数番目の電界制限リング
は、どこにも接続されず電気的に浮いた状態にあり、こ
のリングとこのリングの外側に隣接する偶数番目のリン
グとの間隔は、偶数番目のリングとその外側に隣接する
奇数番目のリングとの間隔より狭く設定されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に係り、特
に、プレーナ型ｐｎ接合を有する高耐圧、高信頼の半導
体装置に関する。

【０００２】

【従来の技術】近年、インバータ装置等の電力変換装置
に半導体開閉装置が多く使われるようになっている。イ
ンバータ装置等の大容量化に伴い、その開閉装置とし
て、高電圧に対応することができる、所謂、高耐圧半導
体装置が強く望まれている。

【０００３】一般に、半導体装置の性能は、シリコン半
導体で作られたｐｎ接合の電気的特性に依存し、ｐｎ接
合の耐圧は、半導体装置の性能を決定する最も重要な特
性の１つである。この耐圧は、ｐｎ接合が終端する半導
体領域の形状によって決定される。例えば、大電流、高
耐圧のサイリスタ等の半導体装置は、直径６０ｍｍの半
導体基体にｐｎ接合を形成し、ｐｎ接合が終端する半導
体基体の周辺を斜めに研磨した所謂ベベル構造とするこ
とにより、ｐｎ接合が終端する半導体領域の電界強度を
弱めて高耐圧化を図っている。そして、ベベル構造に加
工した半導体装置のｐｎ接合の終端は、半導体基体の表
面に露出するので、この部分がシリコーン樹脂等の絶縁
材で被覆され、これにより、半導体装置の電気的特性の
安定化が図られている。

【０００４】しかし、シコン半導体基体の大きさが十数
ミリメートル角程度の小さな半導体装置は、前述したベ
ベル構造、保護膜の形成方法が煩雑になるので、大量生
産に対応して、半導体装置のｐｎ接合を、製造初期段階
で生成される酸化膜（ＳiＯ₂膜）を利用してｐｎ接合の
終端を保護する所謂プレーナ技術が適用されているのが
一般的である。

【０００５】プレーナ構造のｐｎ接合の降伏電圧を高め
る従来技術として、例えば、特公平１−２０５４９号公
報等に記載された技術が知られている。この従来技術
は、プレーナ型の主接合を環状に取り囲む複数の電界制
限リング領域を形成し、かつ、前記複数の各電界制限リ
ング領域のそれぞれと電気的に接触する導電膜を絶縁膜
を介して半導体基体の主表面に設け、この導電膜を半導
体基体の表面主接合から遠い側に電界制限領域を越えて
延びるようにし、さらに、導電膜を覆うように最終絶縁
保護膜が形成されて構成されている。

【０００６】この従来技術は、前述により、電気的遮蔽
効果をもたらす所謂フィールドプレート効果を電界制限
リング領域に与えることができ、このフィールドプレー
トを付加により、半導体層表面の電界を一層緩和して、
電界制限リング領域だけでは達成できなかった高耐圧を
実現することができ、また、最終絶縁保護膜を被着して
いるため、フィールドプレート間の放電を防止して、阻
止特性の安定化を図ることができる。

【０００７】また、プレーナ構造の半導体装置の高耐圧
化に関する他の従来技術として、例えば、特公平３−５
８１８５号公報等に記載された技術が知られている。こ
の従来技術は、プレーナ型の主接合を環状に取り囲む複
数の電界制限リング領域を形成し、電界制限リング領域
と電気的に接触する半導体基体主表面に設けられる導電
膜が、絶縁膜を介して主接合から近いｐｎ接合表面を覆
うように前記導電膜を形成し、前述した特公平１−２０
５４９号公報に記載された従来技術とは逆のフィールド
プレート効果を電界制限リング領域に付加して構成され
ている。

【０００８】この従来技術は、前述の構造を備えること
により、外部雰囲気の影響、例えば、プラスチック、レ
ジン等の絶縁保護材中の負性電荷、水分によるｎ型半導
体層表面のｐ型反転化を防止し、半導体装置の特性の安
定化を図ることができる。

【０００９】さらに、プレーナ構造の半導体装置の高耐
圧化に関する他の従来技術として、例えば、特公昭５２
−２７０３２号公報等に記載された技術が知られてい
る。この従来技術は、主接合表面に絶縁膜を介して抵抗
層を設け、この抵抗層を通る短絡電流により主接合表面
の電界を緩和して半導体装置の高耐圧化を達成するもの
である。また、この従来技術は、主接合を環状に取り囲
む複数の電界制限リング領域が設けられ、前記抵抗層を
電界制限リング領域に接触させ、あるいは、接触させな
いように構成されている。

【００１０】さらに、プレーナ構造の半導体装置の高耐
圧化に関する他の従来技術として、例えば、特公平３−
６２３０９号公報等に記載された技術が知られている。
この従来技術は、主接合を環状に取り囲む複数の電界制
限リング領域が設けられ、その上に電気抵抗層が絶縁膜
を介して設けられ、主接合とこれに隣接した電界制限リ
ング領域との間隔を広く、電界制限リング領域相互間の
間隔を狭くし、かつ、電界制限リング領域上に位置する
電気抵抗層を厚くして抵抗値をさげて構成されたもので
ある。

【００１１】この従来技術は、阻止状態における半導体
表面の電位と電気抵抗層との電位をほぼ等しくすること
ができ、これにより、半導体装置の高耐圧化を達成する
ことができるものである。

【００１２】

【発明が解決しようとする課題】前述した電界制限リン
グを設ける各従来技術は、次に説明するような問題があ
り、安定した高耐圧特性を得ることができないという問
題点を有している。

【００１３】すなわち、第１の問題は、シリコン半導体
基体とシリコン酸化膜との界面における固定電荷等の影
響により、界面近傍の電界に片寄りが生じ、その度合い
が製造要因によって変動し、安定した高耐圧特性を得る
ことができない点である。この問題は、良質なシリコン
酸化膜の形成技術、水素処理による界面の安定化等によ
って解決されつつあり、初期特性としては比較的安定し
た高耐圧特性が得られるようになってきた。

【００１４】第２の問題は、高温・高湿逆バイアス試験
で代表される信頼性試験において耐圧が低下し、あるい
は、漏れ電流が増大することである。この原因は、半導
体基体の外部から侵入しあるいは付着する荷電粒子の影
響によるものと考えられている。一般に、高耐圧の半導
体装置は、放電防止、水分の滲入を防止する目的でシリ
コーン樹脂等により封止して用いられるが、ゲル状のシ
リコーン樹脂が接触するような封止構造の場合耐圧の低
下が著しい。また、この現象は、シリコン基板の抵抗率
が高いもの、すなわち、高耐圧半導体装置になる程顕著
に生起する現象であり、半導体装置の耐圧を大幅に低下
させてしまう。

【００１５】この対策として、先に従来技術として説明
した種々の技術が提案されている。しかし、これらの従
来技術による半導体装置も、長時間の高温・高湿中での
逆電圧印加試験を継続すると阻止特性が劣化することが
ある。この原因は、半導体基体のチップ表面を被覆した
絶縁材の分極作用、湿気等の影響を受け、電界制限リン
グ接合表面の電界強度分布が片寄り、特定の電界制限リ
ングに電界が集中し、局部的にｐｎ接合が降伏するため
と考えられる。

【００１６】本発明の目的は、前述した従来技術の問題
点を解決し、高耐圧化を図ったプレーナ構造の半導体装
置を提供することにある。

【００１７】

【課題を解決するための手段】本発明によれば前記目的
は、ｐｎ主接合を形成する半導体層の周囲に複数個の電
界制限リング領域を設けた半導体装置において、それぞ
れの電界制限リング領域の中間に位置する半導体基体表
面を絶縁膜を介して導電膜で被覆し、電気的遮蔽効果に
より半導体基体表面の電位分布の変動を最少にするよう
にすることにより達成される。

【００１８】すなわち、前記目的は、半導体基体の一方
の主表面より延び該半導体基体との間に主ｐｎ接合を形
成する半導体層と、それを取り囲む複数個の電界制限リ
ング領域とを設け、該電界制限リング領域に電気的に接
続した導電膜を絶縁膜を介して他の導電膜が接続されて
いない電界制限リング上に延長配置して、半導体層の一
方の主表面における電界制限リング領域を導電層により
完全に被覆することにより達成される。

【００１９】本発明の半導体装置の構造の特徴は、さら
に具体的に言えば、主接合を取り囲むように主接合の
内側から第１〜第ｎの電界制限リングを設け、主接合と
これに隣接する第１の電界制限リングとの間に絶縁膜を
介してフィールドプレートとして作用するエミッタ電極
を設けること、奇数番目の電界制限リングには何も接
続せずに電気的に浮いた状態とされていること、偶数
番目の電界制限リングとこれに隣接する両側の奇数番目
の電界制限リングとの間に、この偶数番目の電界制限リ
ングに電気的に接続された導電性膜を絶縁膜を介して設
けること、奇数番目の電界制限リングとこれの外側に
隣接する偶数番目の電界制限リングとの間の間隔が、偶
数番目の電界制限リングとこれの外側に隣接する奇数番
目の電界制限リングとの間の間隔より狭く設定されてい
ること、前記導電性膜が、奇数番目の電界制限リング
上で分断されていることである。

【００２０】本発明の半導体装置の他の構造の特徴は、
さらに具体的に言えば、主接合を取り囲むように主接
合の内側から第１〜第ｎの電界制限リングを設け、主接
合とこれに隣接する第１の電界制限リングとの間に絶縁
膜を介してフィールドプレートとして作用するエミッタ
電極を設けること、第１番目の電界制限リングには何
も接続せずに電気的に浮いた状態とされていること、
第２〜第ｎの電界制限リングには導電性膜が電気的に接
続され、この導電性膜が絶縁膜を介して内側に隣接する
電界制限リング上まで延びていること、前記導電性膜
が、各電界制限リング上で分断されていることである。

【００２１】前述のように構成される本発明によれば、
漏れ電界を制限し、阻止特性の安定化を図ることがで
き、これにより、半導体装置の高耐圧化を図ることがで
きる。

【００２２】

【作用】本発明によるプレーナ型半導体装置は、１対の
主表面を有する第１の半導体層と、一方の主表面に終端
するプレーナ型ｐｎ接合を形成する第２の半導体層と、
これを取り囲むごとく形成した複数個の第３の半導体層
とを具備し、第２の半導体層に電気的に接触した第１の
導電性膜がプレーナ型ｐｎ接合を覆い、該プレーナ型ｐ
ｎ接合に隣接した第３の半導体層上に絶縁膜を介して延
長されており、前記第３の半導体層に電気的に接触した
第２の導電膜が該第３の半導体層に隣接する他の第３の
半導体層上に絶縁膜を介して延長した構成になっている
ので、外部要因に敏感な第１の半導体層表面は前記導電
性膜により完全に覆われ、該導電性膜の電気的遮蔽作用
により外部要因を遮断できる。

【００２３】従って、本発明による半導体装置は、レジ
ン、水分等の外部雰囲気による電荷が存在した場合にお
いても、半導体基体表面の電界を緩和することができ、
局所的な電界集中による耐圧低下を生じることがなく、
信頼性の高いものとすることができる。

【００２４】

【実施例】以下、本発明による半導体装置の実施例を図
面により詳細に説明する。

【００２５】図１は本発明の第１の実施例の構造を示す
断面図、図２はその平面図、図３はその機能を説明する
半導体基体内の空乏層の様子を示す図である。図示本発
明の第１の実施例は、本発明を電界制限リング領域と導
電膜とを備える絶縁ゲート型トランジスタ（ＩＧＢＴ）
に適用した例である。図１〜図３において、１０は半導
体基体、１１、１２は半導体基体の主表面、２０は半導
体装置、２１はｐ+ ウェル層、２２は電界制限リング領
域、３１〜３８は電界制限リング層、４０はエミッタ電
極、４１〜４４、４９はフィールドプレート、５１〜５
５は絶縁膜、１００はｎ~ ベース層、６０はコレクタ電
極、１１２はガードリング層、１２１はｎバッファ層、
１２２はｐ+ コレクタ層である。

【００２６】本発明の第１の実施例による半導体装置
は、図１に示すように、１対の主表面１１、１２を有す
るｎ型導電性の半導体基体１０内に、ｎ型導電性で高抵
抗のｎ~ ベース層１００と、一方の主表面１１からｎ~
ベース層１００に延び、ｎ~ベース層１００との間に一
方の主表面１１に終端するプレーナ型ｐｎ接合を形成す
るｎ~ ベース層１００より不純物濃度の高いｐ+ウェル
層２１、一方の主表面１１からｎ~ベース層１００内に
延び、ｐ+ ウェル層２１より離れてｐ+ ウェル層２１を
取り囲み、ｎ~ ベース層１００より不純物濃度の高い複
数個のｐ型導電層の電界制限リング層３１〜３８と、一
方の主表面１１の周辺において一方の主表面１１からｎ
~ ベース層１００内に延びｎ~ベース層１００より不純
物濃度の高いｎ+ガードリング層１１２と、他方の主表
面１２に隣接する不純物濃度の高いｐ+ コレクタ層１２
２と、該コレクタ層１２１とｎ~ベース層１００との間
にこれらの層に隣接したｎ~ベース層１００より不純物
濃度の高いｎバッファ層１２１とを備えて構成されてい
る。

【００２７】また、前述の半導体装置において、半導体
基体１０の主表面１１には、ｐ+ ウェル層２１にオーミ
ックに接触しフィールドプレートの機能を有するエミッ
タ電極４０と、電界制限リング層３１〜３８のｐ+ ウェ
ル層２１に近い側から数えて偶数番目の電界制限リング
層３２、３４、３６、３８に接触したフィールドプレー
ト４１〜４４と、ガードリング層１１２に電気的に接触
したフィールドプレート４９と、半導体基体１０の一方
の主表面１１と前記エミッタ電極４０、フィールドプレ
ート４４、４９との間を絶縁し主表面１１を被覆する下
層がシリコン酸化膜（ＳｉＯ₂ ）で上層がリンガラス
（ＰＳＧ）からなる絶縁膜５１〜５５と、エミッタ電極
４０、フィールドプレート４４、４９に設けられる半導
体装置保護用のＰＳＧ膜７０及びポリイミド膜８０とが
形成されている。

【００２８】前述の本発明の一実施例による半導体装置
は、ｐ+ ウェル層２１とゲート電極４０を備える部分の
断面構造が、半導体装置の主接合を形成しており、この
周囲に形成された電界制限リング層３１〜３８とフィー
ルドプレート４１〜４４とが電界制限リング領域２２を
形成して構成されている。

【００２９】そして、ｐ+ ウェル層２１にオーミックに
接触しフィールドプレートの機能を有するエミッタ電極
４０は、ｐ+ ウェル層２１に最も近い電界制限リング層
３１の位置まで延在し、前記偶数番目の電界制限リング
層３２、３４、３６、３８に接触したフィールドプレー
ト４１〜４４は、それぞれ、その前後の奇数番目の電界
制限リング層の位置まで達するように延在している。そ
して、奇数番目の電界制限リング層３１、３３、３５、
３７は、どこにも接続されずに浮いた状態とされてい
る。

【００３０】また、奇数番目の電界制限リングとこのリ
ングの外側に位置する偶数番目の電界制限リングとの間
の距離Ｓ１は、偶数番目の電界制限リングとこのリング
の外側に位置する奇数番目の電界制限リングとの距離Ｓ
２より狭く形成されている。

【００３１】本発明の第１の実施例は、前述のように構
成されているが、さらに具体的には、半導体基１０の厚
さが２４０μｍ、ｎ~ ベース層１００の不純物濃度が３
×１０¹³／cm³、ｐ+ ウェル層２１及び電界制限リング
３１〜３８の不純物濃度が３×１０¹⁹／cm³、その厚さ
が１０μｍ、電界制限リング３１〜３８の相互間の間隔
距離が、前記Ｓ１が２０μｍ、Ｓ２が５０μｍであり、
８個の電界制限リング層を配置して構成される。エミッ
タ電極４０及電界制限リング３２、３４、３６、３８に
電気的に接続されたフィールドプレート４１〜４４は、
このフィールドプレートが電気的に接続された電界制限
リング層に隣接したどこにも接続されていない電界制限
リング層３１、３３、３５、３７上に絶縁膜５１〜５５
を介して張出し、該電界制限リング３１、３３、３５、
３７上で１０μｍの間隔で分断されている。

【００３２】エミッタ電極４０及びフィールドプレート
４１〜４４は、アルミニウムを主成分とした厚さ約５μ
ｍの導電膜により形成し、半導体装置の最外周に設けら
れたガードリング１１２は、最外周の電界制限リング層
３８より１００μｍ離れた位置に配置されている。この
ガードリング１１２には、導電膜により形成されたフィ
ールドプレート４９が接続されている。また、絶縁膜５
１〜５５は、製造工程で生成した厚さ２μｍの酸化膜
（ＳｉＯ₂）と、気相成長により堆積した厚さ１．２μ
ｍのリンガラス（ＰＳＧ）からなる２層構造を有してい
る。

【００３３】フィールドプレート４１〜４４及び絶縁膜
５１〜５５が露出する半導体基体１０の主表面には、フ
ィールドプレート４０〜４４、４９の腐食及び放電防止
のため、０．６μｍのリンガラス（ＰＳＧ）膜７０及び
厚さ３．５μｍのポリイミド樹脂膜８０が被着されてい
る。また、他方の主表面１２側におけるｎバッファ層１
２１は、その厚さが１５μｍ、不純物濃度が３×１０¹⁷
／cm³、ｐ+ コレクタ層１２２は、その厚さが１５μ
ｍ、不純物濃度が４×１０¹⁹／cm³であり、ｐ+コレクタ
層１２２に電気的に接続されるコレクタ電極６０は、ア
ルミニウム、ニッケル、クロム及び銀の多層構造膜が使
用されている。

【００３４】前述のように構成される本発明の一実施例
による半導体装置２０は、図２にその上面の状態を示す
ように、ｐ+ ウェル層２１による導通領域２１を取り囲
むごとく複数個のフィールドプレート４１〜４４を含む
電界制限リング領域２２が配置された構造を有してい
る。

【００３５】次に、前述した本発明の一実施例による半
導体装置のエミッタ電極４０とコレクタ電極６０との間
に電圧を印加し、その印加電圧を順次高くして半導体装
置を阻止状態にした場合のｎ~ ベース層１００内及び表
面近傍における空乏層の拡がりの様子を示す図３（ａ）
〜図３（ｄ）を参照して、本発明の一実施例による半導
体装置が高耐圧、高信頼のものであることを説明する。

【００３６】電界制限リング領域３２、３４、３６、３
８に電気的に接続された前記フィールドプレート４１〜
４４は、ｐ+ ウェル層２１に逆電圧が印加されたとき、
絶縁膜５１〜５５を介したフィールドプレート４１〜４
４直下のｎ~ ベース層１００に対し、一定の電位を保持
する作用を有する。

【００３７】例えば、電界制限リング３２に電気的に接
続された前記フィールドプレート４１は、該電界制限リ
ング３２と同電位となり、ｐ+ ウェル層２１に近い側の
ｎ~ベース層の表面の電位がフィールドプレート４１よ
り低くなる。そのため、この部分のｎ~ ベース層１００
の表面近傍には、電子が蓄積した層（蓄積層）が生成さ
れ、ｎ~ ベース層１００の表面において空乏層が拡がり
にくくなる。このため、この電界制限リング３２に対し
てｐ+ ウェル層２１の側に隣接する電界制限リング３１
との間隔Ｓ１を狭くすることにより、より効果的に空乏
層を作用させることができる。

【００３８】一方、電界制限リング３３側のｎ~ ベース
層１００の表面近傍の電位は、フィールドプレート４１
より高い電位に保持されるので、この部分において空乏
層が拡がりやすくなる。そして、電界制限リング３２と
電界制限リング３３との間隔Ｓ２を広く設定することに
より、この部分の電位分布の均一化を図ることができ
る。

【００３９】なお、前述では、電界制限リング３２に電
気的に接続された前記フィールドプレート４１について
説明したが、電界制限リング３４、３６、３８に電気的
に接続されたフィールドプレート４２〜４４も同様な作
用を有する。

【００４０】図３（ａ）は阻止電圧が低い時点で、空乏
層が主接合に最も近接した電界制限リング３１に到達し
た場合を示している。このとき、ｐ+ ウェル層２１とｐ
+ ウェル層２１に隣接した電界制限リング３１の中間の
ｎ~ ベース層１００の表面では、ｐ+ ウェル層２１に電
気的に接続されたフィールドプレート４０の作用によ
り、空乏層が延ばされて、ｐ+ ウェル層２１とｎ~ ベー
ス層１００とによる主接合近傍の電界が弱められる。

【００４１】図３（ｂ）はさらに印加電圧が高くなった
場合を示している。この場合、空乏層は、第２の電界制
限リングに３２に向かって延びるが、このとき、フィー
ルドプレート４１の作用により第１の電界制限リング３
１と第２の電界制限リング３２と間のｎ~ ベース層１０
０の表面近傍には、蓄積層が生成されるので空乏層が拡
がりにくくなる。このため、第２の電界制限リング３２
は、第１の電界制限リング３１に比較的近く配置する。
これにより、空乏層を有効に作用させ、電位分布を均一
化することができる。

【００４２】図３（ｃ）は図３（ｂ）よりさらに印加電
圧が高くなった場合を示している。この場合、空乏層
は、第２の電界制限リング３２を越えて第３の電界制限
リング３３の方向に延びる。そして、この空乏層は、フ
ィールドプレート４１作用により、第２の電界制限リン
グ３２と第３の電界制限リング３３のと間のｎ~ ベース
層１００の表面近傍では延びやすくなっている。このた
め、第３の電界制限リング３３は第２の電界制限リング
３２から離して配置する。これにより、この部分におけ
る電界を弱めることができる。

【００４３】図３（ｄ）はさらに印加電圧が高まり、空
乏層が電界制限リングが設けられる全領域からガードリ
ング領域１１２まで延びた場合を示している。図示のよ
うに、空乏層が延びる過程における、各フィールドプレ
ート４２〜４４の作用は、前述したフィールドプレート
４１の場合と同様である。

【００４４】前述したように、本発明の第１の実施例に
よれば、フィールドプレートが電気的に接続された電界
制限リングとその前後に配置する電界制限リングとの間
隔を適切に設定することにより、この間の電位分布を外
部要因の有無にかかわらず一定に保持することができ
る。また、本発明の第１の実施例は、ｎ~ ベース層１０
０の表面が、導電性のフィールドプレート４０〜４５に
より完全に被覆されているので、その電気的遮蔽効果に
より、荷電粒子等の外部要因から保護することができ
る。

【００４５】本発明の第１の実施例によれば、前述によ
り、阻止特性が安定な高耐圧半導体装置を得ることがで
きる。そして、本発明第１の実施例による半導体装置
は、温度８５℃、湿度８５％、直流印加電圧１６００Ｖ
の試験において特性が安定であることが確認された。

【００４６】図４は本発明の第２の実施例の構造を示す
断面図である。図４において、４５〜４７はフィールド
プレート、５６〜５８は絶縁膜であり、他の符号は図１
の場合と同一である。

【００４７】図４に示す本発明の第２の実施例は、エミ
ッタ電極４０をｐ+ ウェル層２１に隣接し、どこにも接
続されていない第１の電界制限リング３１上にまで絶縁
膜５１を介して延長し、他の第２〜第８の電界制限リン
グ３２〜３８のそれぞれには電気的に接触するフィール
ドプレート４１〜４７を設け、該フィールドプレート４
１〜４７のそれぞれをｐ+ ウェル層２１側に隣接して位
置する電界制限リング上まで絶縁膜５１〜５７を介して
延長した構造を有している。

【００４８】このような構造を有する本発明の第２の実
施例によれば、フィールドプレートとして作用するエミ
ッタ電極４０により、ｐ+ ウェル層２１の電界強度を弱
めることができ、一方、フィールドプレート４１〜４７
により電界制限リング３１〜３８に挾まれたｎ~ ベース
層１００の露出する表面近傍において、ｐ型反転層の生
成を防止することができるので、高耐圧化、高信頼化を
図った半導体装置を実現することができる。

【００４９】前述した本発明の第１、第２の実施例は、
本発明をＩＧＢＴに適用したものとして説明したが、本
発明は、ＩＧＢＴに限定されるもではなく、プレーナ型
ｐｎ接合を有する他の半導体装置に対しても容易に適用
することができ、高耐圧化、高信頼化を達成することが
でき、半導体開閉装置の大容量化、高信頼化を実現する
ことができる。

【００５０】図５は本発明による半導体装置を用いたモ
ジュール装置の構造を示す図である。図５において、５
００はモジュール装置、５０１、５０１’は半導体装
置、５０２は放熱板、５０３は絶縁板、５０４は内部配
線、５０５は引出電極、５０６は絶縁材、５０７はプラ
スチックケースである。

【００５１】図示モジュール装置５００は、本発明によ
る半導体装置５０１及び他の本発明による半導体装置５
０１’が、電気的な絶縁板５０３を介し放熱板５０２に
接着され、半導体装置５０１、５０１’と引出電極５０
５とが内部配線５０４により接続され、これらが機械的
保護のため、プラスチックケース５０７内に封止されて
構成されている。そして、その内部には、半導体装置５
０１、５０１’及び内部配線５０４等の相互間の絶縁保
護のため、ゲル状のシリコーン等の絶縁材５０６が充填
されている。

【００５２】図示モジュール装置は、湿度８５％、温度
８５、印加電圧１６０００Ｖ、１０００時間の試験に於
いて特性が安定であることが確認された。

【００５３】図６は本発明による半導体装置を用いたモ
ジュール装置を用いた電動機駆動用インバータ装置の一
例を示すブロック図である。図６において、５００’は
スナバダイオード、６１０はスナバ抵抗、６２０はスナ
バ抵抗であり、他の符号は図５の場合と同一である。

【００５４】図示インバータ装置は、その基本回路が、
本発明による半導体装置５０１であるＩＧＢＴと、本発
明による他の半導体装置５０１’であるフライホイール
ダイオードとからなるモジュール装置５００を電力変換
用ＩＧＢＴモジュール型開閉装置として使用し、これに
スナバダイオード５００’、スナバ抵抗６１０、スナバ
コンデンサ６２０とを付加した回路により構成され、こ
の基本回路を公知のように接続して構成されている。

【００５５】一般に、インバータ装置の寿命は、半導体
装置の信頼性により左右される。しかし、前述したイン
バータ装置は、本発明による半導体装置の特性安定化技
術によって、高速スイッチング性能を有するＩＧＢＴ、
ダイオード等の高耐圧、高信頼性を有する半導体装置を
使用して構成されるため、インバータ装置の高周波化、
大容量化並びに高信頼化を図ることができ、さらに、イ
ンバータ装置の小型、軽量、低損失化及び低騒音化等を
図ることができる。そして、これにより、インバータ装
置を用いたシステムの低コスト化、高効率化を達成する
ことができる。

【００５６】前述では、本発明による半導体装置をイン
バータ装置に適用した例を説明したが、本発明による半
導体装置は、インバータ装置だけでなく、コンバータ装
置等の他の電力変換装置に対しても適用することができ
る。

【００５７】

【発明の効果】以上説明したように本発明によれば、外
部要因による阻止特性劣化のない信頼性の高い高耐圧の
半導体装置を実現でき、この半導体装置を使用すること
により、インバータ装置等の電力変換装置の小型化、高
効率化、高信頼化を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構造を示す断面図であ
る。

【図２】本発明の第１の実施例の平面図である。

【図３】本発明の第１の実施例の機能を説明する半導体
基体内の空乏層の様子を示す図である。

【図４】本発明の第２の実施例の構造を示す断面図であ
る。

【図５】本発明による半導体装置を用いたモジュール装
置の構造を示す図である。

【図６】本発明による半導体装置を用いたモジュール装
置を用いた電動機駆動用インバータ装置の一例を示すブ
ロック図である。

【符号の説明】

１０半導体基体１１、１２半導体基体の主表面２０半導体装置２１ｐ+ ウェル層２２電界制限リング領域３１〜３８電界制限リング層４０エミッタ電極４１〜４７、４９フィールドプレート５１〜５８絶縁膜１００ｎ~ ベース層６０コレクタ電極１１２ガードリング層１２１ｎバッファ層１２２ｐ+ コレクタ層

───────────────────────────────────────────────────── フロントページの続き (72)発明者森睦宏茨城県日立市幸町三丁目１番１号株式会社日立製作所日立工場内

Claims

【特許請求の範囲】

【請求項１】半導体基体の一方の主表面に第一導電型
の第一の半導体領域が露出し、一方の主表面から第１の
半導体領域に延び第１の半導体領域との間に主ｐｎ接合
を形成する第２導電型の第２の半導体領域が設けられ、
さらに、一方の主表面から第１の半導体領域内に延び、
前記第２の半導体領域を包囲する第２導電型の第３の半
導体領域が複数個設けられられてなる半導体装置におい
て、前記第２の半導体領域と第３の半導体領域との間、
及び、前記第３の半導体領域相互間に逆阻止特性の変動
を抑制する手段を設けたことを特徴とする半導体装置。
【請求項２】半導体基体の一方の主表面に第一導電型
の第一の半導体領域が露出し、一方の主表面から第１の
半導体領域に延び第１の半導体領域との間に主ｐｎ接合
を形成する第２導電型の第２の半導体領域が設けられ、
さらに、一方の主表面から第１の半導体領域内に延び、
前記第２の半導体領域を包囲する第２導電型の第３の半
導体領域が複数個設けられられてなる半導体装置におい
て、前記複数の第３の半導体領域の前記主ｐｎ接合から
近い側から奇数番目の第３の半導体領域には何も接続せ
ず、偶数番目の第３の半導体領域とこれに隣接する両側
の奇数番目の第３の半導体領域との間に、この偶数番目
の第３の半導体領域に電気的に接続された導電性膜を絶
縁膜を介して設け、前記第２導電型の第２の半導体領域
と第１番目の第３の半導体領域との間に、この第２導電
型の第２の半導体領域に電気的に接続された導電性膜を
絶縁膜を介して設けたことを特徴とする半導体装置。
【請求項３】前記導電性膜が、奇数番目の前記第３の
半導体領域上で分離されていることを特徴とする請求項
２記載の半導体装置。
【請求項４】奇数番目の前記第３の半導体領域とこれ
の外側に隣接する偶数番目の第３の半導体領域との間の
間隔が、偶数番目の第３の半導体領域とこれの外側に隣
接する奇数番目の第３の半導体領域との間の間隔より狭
く設定されていることを特徴とする請求項２または３記
載の半導体装置。
【請求項５】半導体基体の一方の主表面に第一導電型
の第一の半導体領域が露出し、一方の主表面から第１の
半導体領域に延び第１の半導体領域との間に主ｐｎ接合
を形成する第２導電型の第２の半導体領域が設けられ、
さらに、一方の主表面から第１の半導体領域内に延び、
前記第２の半導体領域を包囲する第２導電型の第３の半
導体領域が複数個設けられられてなる半導体装置におい
て、前記複数の第３の半導体領域の前記主ｐｎ接合から
最も近い第１番目の第３の半導体領域には何も接続せ
ず、他の第３の半導体領域とこれに隣接する前記主ｐｎ
接合側の第３の半導体領域との間に、前記他の第３の半
導体領域に電気的に接続された導電性膜を絶縁膜を介し
て設け、前記第２導電型の第２の半導体領域と第１番目
の第３の半導体領域との間に、この第２導電型の第２の
半導体領域に電気的に接続された導電性膜を絶縁膜を介
して設けたことを特徴とする半導体装置。
【請求項６】前記導電性膜が、複数の前記第３の半導
体領域のそれぞれの上で分離されていることを特徴とす
る請求項５記載の半導体装置。
【請求項７】請求項１ないし６のうち１記載の半導体
装置を配線基板等に接着し、合成樹脂等により封止した
ことを特徴とするモジュール装置。
【請求項８】請求項７記載のモジュール装置により構
成したことを特徴とする電力変換装置。