JPH0793354B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0793354B2 JPH0793354B2 JP63298223A JP29822388A JPH0793354B2 JP H0793354 B2 JPH0793354 B2 JP H0793354B2 JP 63298223 A JP63298223 A JP 63298223A JP 29822388 A JP29822388 A JP 29822388A JP H0793354 B2 JPH0793354 B2 JP H0793354B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は高融点金属シリサイド膜を配線として用いる半
導体装置の製造方法に関する。
導体装置の製造方法に関する。
（従来の技術） 第５図（ａ）乃至（ｆ）は多結晶シリコン膜とモリブデ
ン・シリサイド膜の２層構造から成る配線構造を有する
半導体装置における従来の製造方法の各工程を順次示す
断面図である。以下、これらの図面を用いて従来の半導
体装置の製造方法を各工程を追って説明する。
ン・シリサイド膜の２層構造から成る配線構造を有する
半導体装置における従来の製造方法の各工程を順次示す
断面図である。以下、これらの図面を用いて従来の半導
体装置の製造方法を各工程を追って説明する。
まず、第５図（ａ）に示すように半導体基板（201）に
絶縁膜（202）を形成し、その膜上に多結晶シリコン膜
（203a）と、高融点金属シリサイドである、例えばモリ
ブデン、シリサイド膜（204a）の２層構造から成る導電
体膜を選択的に形成する。尚、高融点金属シリサイドと
は、高融点金属とシリコンとの化合物である。
絶縁膜（202）を形成し、その膜上に多結晶シリコン膜
（203a）と、高融点金属シリサイドである、例えばモリ
ブデン、シリサイド膜（204a）の２層構造から成る導電
体膜を選択的に形成する。尚、高融点金属シリサイドと
は、高融点金属とシリコンとの化合物である。
次に第５図（ｂ）に示すように、熱処理によりこの導電
体膜の露出路を酸化し、シリコン酸化膜（207）を形成
する。この後、導電体膜間の電気的絶縁のため、又はデ
バイスを保護するためにCVD−SiO2膜（205）を形成す
る。
体膜の露出路を酸化し、シリコン酸化膜（207）を形成
する。この後、導電体膜間の電気的絶縁のため、又はデ
バイスを保護するためにCVD−SiO2膜（205）を形成す
る。
次に、第５図（ｃ）に示すように、CVD−SiD2膜（205）
上にシリケイト・ガラス膜であるBPSG（Boron−doped P
hospho−Silicate Glass）膜（206a）を形成する。その
際、BPSG膜（206a）のステップ・カバレッジが悪く、BP
SG膜（206a）中に隙間（以下；巣と称す）（210）が生
じる場合がある。続いて、BPSG膜（206a）上に、シリケ
イト・ガラス膜であるPSG（Phospho−Silicate Glass）
膜（209a）を形成する。
上にシリケイト・ガラス膜であるBPSG（Boron−doped P
hospho−Silicate Glass）膜（206a）を形成する。その
際、BPSG膜（206a）のステップ・カバレッジが悪く、BP
SG膜（206a）中に隙間（以下；巣と称す）（210）が生
じる場合がある。続いて、BPSG膜（206a）上に、シリケ
イト・ガラス膜であるPSG（Phospho−Silicate Glass）
膜（209a）を形成する。
次に、第５図（ｄ）に示すように、POCl3を含む燐拡散
雰囲気中で熱処理を施すことにより、BPSG膜（206b）、
及びPSG膜（209b）をリフローし平坦化する。その際、B
PSG膜（206b）に巣（210）が生じている場合には、BPSG
膜（206b）を平坦化しても、巣（210）を消滅できない
恐れがある。
雰囲気中で熱処理を施すことにより、BPSG膜（206b）、
及びPSG膜（209b）をリフローし平坦化する。その際、B
PSG膜（206b）に巣（210）が生じている場合には、BPSG
膜（206b）を平坦化しても、巣（210）を消滅できない
恐れがある。
リフローにより平坦化した後、第５図（ｅ）に示すよう
に、PSG膜（209b）をエッチングにより除去する。
に、PSG膜（209b）をエッチングにより除去する。
そして、第５図（ｆ）に示すように、平坦化した膜表面
にAl（208）を形成する。
にAl（208）を形成する。
とこが、従来の方法ではモリブデン・シリサイド膜（20
4b）においてCVD−SiO2膜（205）と接する部分を酸化
し、シリコン酸化膜（207）を形成することにより、酸
化後のモリブデン・シリサイド膜（104b）における単位
体積当たりのモリブデン（Mo）の占める割合を酸化前の
単位体積当たりの割合より高くする工程と、シリケイト
・ガラス膜表面をリフローにより平坦化する工程とが独
立した工程になってしまっている。従って、半導体装置
を製造する工程に要する時間が極めて長くなってしまう
と言う問題点が生ずる。
4b）においてCVD−SiO2膜（205）と接する部分を酸化
し、シリコン酸化膜（207）を形成することにより、酸
化後のモリブデン・シリサイド膜（104b）における単位
体積当たりのモリブデン（Mo）の占める割合を酸化前の
単位体積当たりの割合より高くする工程と、シリケイト
・ガラス膜表面をリフローにより平坦化する工程とが独
立した工程になってしまっている。従って、半導体装置
を製造する工程に要する時間が極めて長くなってしまう
と言う問題点が生ずる。
又、モリブデン・シリサイド膜（204b）が最上層膜とし
て直接熱酸化され熱酸化条件の変化を直接モリブデン・
シリサイド膜（204b）が受けるため、熱酸化条件の大き
な変化はシリコン酸化膜（207）の成長状態における大
きな変化として現われる。このためにシリコン酸化膜
（207）の成長状態における変化の微妙な制御をするこ
とが困難となる。
て直接熱酸化され熱酸化条件の変化を直接モリブデン・
シリサイド膜（204b）が受けるため、熱酸化条件の大き
な変化はシリコン酸化膜（207）の成長状態における大
きな変化として現われる。このためにシリコン酸化膜
（207）の成長状態における変化の微妙な制御をするこ
とが困難となる。
従って、シリコン酸化膜（207）の成長状態の変化によ
り変化するモリブデン・シリサイド膜（204b）の膜厚、
及び膜の大きさの微妙な制御が困難となり所望の値とす
ることは極めて困難となる。
り変化するモリブデン・シリサイド膜（204b）の膜厚、
及び膜の大きさの微妙な制御が困難となり所望の値とす
ることは極めて困難となる。
又、シリコン酸化膜（207）の成長状態における変化に
よりモリブデン・シリサイド膜（204b）における単位体
積当たりのモリブデン（Mo）の占める割合が変化する。
このためにモリブデン・シリサイド膜（204b）の膜抵抗
値が変化するため、従来の製造方法においては酸化後の
モリブデン（Mo）の占める割合の微妙な制御をすること
が困難となる。従って、単位体積当たりのモリブデン
（Mo）の占める割合の変化により変化するモリブデン・
シリサイド膜（204b）の膜抵抗値の微妙な制御が困難と
なり所望の値とすることは極めて困難となる。
よりモリブデン・シリサイド膜（204b）における単位体
積当たりのモリブデン（Mo）の占める割合が変化する。
このためにモリブデン・シリサイド膜（204b）の膜抵抗
値が変化するため、従来の製造方法においては酸化後の
モリブデン（Mo）の占める割合の微妙な制御をすること
が困難となる。従って、単位体積当たりのモリブデン
（Mo）の占める割合の変化により変化するモリブデン・
シリサイド膜（204b）の膜抵抗値の微妙な制御が困難と
なり所望の値とすることは極めて困難となる。
又、半導体装置の微細化にともない導電体膜を選択的に
加工する間隔が狭くなり、層間絶縁膜のステップ・カバ
レッジが悪くなる。このため第５図（ｃ）に示すように
導電体膜と導電体膜の間に巣（210）が発生してしま
う。従って、第５図（ｅ）に示すようにPSG膜（209b）
をエッチングにより除去する際、巣（210）の内部にエ
ッチャントが進入し、局部的にエッチングが進行するた
め穴（211）が発生してしまう。この場合に上層配線と
して例えばAl膜（208）を形成すると、第２図（ｆ）に
示すように段差のある部分では、充分な膜厚のAl膜（20
8）を形成することができないため、断線等、信頼性の
問題が発生する。
加工する間隔が狭くなり、層間絶縁膜のステップ・カバ
レッジが悪くなる。このため第５図（ｃ）に示すように
導電体膜と導電体膜の間に巣（210）が発生してしま
う。従って、第５図（ｅ）に示すようにPSG膜（209b）
をエッチングにより除去する際、巣（210）の内部にエ
ッチャントが進入し、局部的にエッチングが進行するた
め穴（211）が発生してしまう。この場合に上層配線と
して例えばAl膜（208）を形成すると、第２図（ｆ）に
示すように段差のある部分では、充分な膜厚のAl膜（20
8）を形成することができないため、断線等、信頼性の
問題が発生する。
更にエッチングが進行するとAl膜（208）と多結晶シリ
コン膜（203b）、及びモリグデン・シリサイド膜（204
b）から成る導電体膜とが短絡する問題が発生する。
コン膜（203b）、及びモリグデン・シリサイド膜（204
b）から成る導電体膜とが短絡する問題が発生する。
（発明が解決しようとする課題） 本発明は高融点金属シリサイド膜を配線として用いる半
導体装置の製造方法において、工程数の削減、シリケイ
ト・ガラス膜表面の平坦化の向上、及び高融点金属シリ
サイド膜の膜抵抗値、膜厚、及び膜の大きさの制御性の
向上、を図るものである。
導体装置の製造方法において、工程数の削減、シリケイ
ト・ガラス膜表面の平坦化の向上、及び高融点金属シリ
サイド膜の膜抵抗値、膜厚、及び膜の大きさの制御性の
向上、を図るものである。
［発明の構成］ （課題を解決するための手段） 本発明においては上記の課題を達成するために半導体基
板上に、高融点金属シリサイド膜、絶縁膜、及びシリケ
イト・ガラス膜を順次形成し、その後、水蒸気雰囲気中
で熱処理を施すことにより、このシリケイト・ガラス膜
表面を平坦化し、かつ、高融点金属シリサイド膜の一部
を酸化することを提供する。
板上に、高融点金属シリサイド膜、絶縁膜、及びシリケ
イト・ガラス膜を順次形成し、その後、水蒸気雰囲気中
で熱処理を施すことにより、このシリケイト・ガラス膜
表面を平坦化し、かつ、高融点金属シリサイド膜の一部
を酸化することを提供する。
（作 用） 本発明においてシリケイト・ガラス膜が高融点金属シリ
サイド膜上に形成されていることにより、このシリケイ
ト・ガラス膜がフィルターとなり熱酸化条件の大きな変
化は、高融点金属シリサイド膜においては熱酸化条件の
小さな変化となる。又、水蒸気雰囲気中で熱酸化を施す
ことにより、シリケイト・ガラス膜の表面を従来と比較
して、より平坦化される。
サイド膜上に形成されていることにより、このシリケイ
ト・ガラス膜がフィルターとなり熱酸化条件の大きな変
化は、高融点金属シリサイド膜においては熱酸化条件の
小さな変化となる。又、水蒸気雰囲気中で熱酸化を施す
ことにより、シリケイト・ガラス膜の表面を従来と比較
して、より平坦化される。
（実施例） 第１図（ａ）乃至（ｅ）は本発明に係る半導体装置の製
造方法に、多結晶シリコン膜とモリブデン・シリサイド
膜の２層構造から成る配線構造を有する半導体装置の製
造方法に実施した場合の各工程を順次示す断面図であ
る。以下、これらの図面を用いて一実施例の半導体装置
の製造方法を各工程を追って説明する。
造方法に、多結晶シリコン膜とモリブデン・シリサイド
膜の２層構造から成る配線構造を有する半導体装置の製
造方法に実施した場合の各工程を順次示す断面図であ
る。以下、これらの図面を用いて一実施例の半導体装置
の製造方法を各工程を追って説明する。
まず、第１図（ａ）に示すように半導体基板（101）上
に絶縁膜（102）を、例えば膜厚5000Åに形成する。
に絶縁膜（102）を、例えば膜厚5000Åに形成する。
そして、絶縁膜（102）上に、多結晶シリコン膜（103
a）と、高融点金属シリサイドである、例えばモリブデ
ン・シリサイド膜（104a）の２層構造から成る導電体膜
を例えば膜厚3000Åに形成し選択的に加工する。
a）と、高融点金属シリサイドである、例えばモリブデ
ン・シリサイド膜（104a）の２層構造から成る導電体膜
を例えば膜厚3000Åに形成し選択的に加工する。
次に、第１図（ｂ）に示すように層間絶縁膜として、CV
D−SiO2膜（105）を例えば膜厚1000Åに形成する。
D−SiO2膜（105）を例えば膜厚1000Åに形成する。
次に、第１図（ｃ）に示すようにCVD−SiO2膜（105）上
にシリケイト・ガラス膜として、BPSG（Boron−doped P
hospho−Silicate Glass）膜（106a）を、例えば膜厚70
00Åに形成する。
にシリケイト・ガラス膜として、BPSG（Boron−doped P
hospho−Silicate Glass）膜（106a）を、例えば膜厚70
00Åに形成する。
次に、第１図（ｄ）に示すように、水蒸気雰囲気中で例
えば900℃、10分間の熱処理を施しBPSG膜（106b）の表
面を平坦化する。更に、この熱処理により、多結晶シリ
コン膜（103a）、及びモリブデン・シリサイド膜（104
a）におけるCVD−SiO2膜（105）と接している側の一部
は酸化され、シリコン酸化膜（107）を例えば膜厚200Å
に形成する。ここで図面から明らかなように、この酸化
により多結晶シリコン膜（103b）、モリブデン・シリサ
イド膜（104b）の膜厚、及び膜の大きさは酸化前と比較
して小さくなる。
えば900℃、10分間の熱処理を施しBPSG膜（106b）の表
面を平坦化する。更に、この熱処理により、多結晶シリ
コン膜（103a）、及びモリブデン・シリサイド膜（104
a）におけるCVD−SiO2膜（105）と接している側の一部
は酸化され、シリコン酸化膜（107）を例えば膜厚200Å
に形成する。ここで図面から明らかなように、この酸化
により多結晶シリコン膜（103b）、モリブデン・シリサ
イド膜（104b）の膜厚、及び膜の大きさは酸化前と比較
して小さくなる。
次に、第１図（ｅ）に示すように上層配線として、例え
ばAl膜（108）を、平坦化したBPSG膜（106b）上に形成
する。ここで、高融点金属シリサイドあるモリブデン・
シリサイド膜（104b）は一般に多結晶シリコンと比較し
て低い比抵抗をもつことにより、モリブデン・シリサイ
ド膜（104b）に伝搬する電気信号を高速化することがで
きるため本実施例に使用される。又、２層構造から成る
導電体膜における仕事関数、及び表面準位密度等の界面
状態は極めて安定な多結晶シリコンの界面状態と同様に
することができるため、２層構造から成る導電体膜は本
実施例に使用される。
ばAl膜（108）を、平坦化したBPSG膜（106b）上に形成
する。ここで、高融点金属シリサイドあるモリブデン・
シリサイド膜（104b）は一般に多結晶シリコンと比較し
て低い比抵抗をもつことにより、モリブデン・シリサイ
ド膜（104b）に伝搬する電気信号を高速化することがで
きるため本実施例に使用される。又、２層構造から成る
導電体膜における仕事関数、及び表面準位密度等の界面
状態は極めて安定な多結晶シリコンの界面状態と同様に
することができるため、２層構造から成る導電体膜は本
実施例に使用される。
以下、本実施例における作用、及び効果を説明する。ま
ず第１の作用、及び効果を説明する。本実施例によれ
ば、モリブデン・シリサイド膜（104b）上にCVD−SiO2
（105）、及びBPSG膜（106b）を順次形成した後に水蒸
気雰囲気中で熱処理を施すことにより、BPSG膜（106b）
表面が平坦化され、かつ、モリブデン・シリサイド膜
（104b）におけるCVD−SiO2膜（105）と接している部分
が酸化するため、従来独立していたシリケイト・ガラス
膜の表面を平坦化する工程と高融点金属シリサイド膜の
一部を酸化する工程とをひとつの工程で行なうことがで
きる。従って、半導体装置の製造工程が簡略化され、半
導体装置の製造に要する時間を短縮することができる。
ず第１の作用、及び効果を説明する。本実施例によれ
ば、モリブデン・シリサイド膜（104b）上にCVD−SiO2
（105）、及びBPSG膜（106b）を順次形成した後に水蒸
気雰囲気中で熱処理を施すことにより、BPSG膜（106b）
表面が平坦化され、かつ、モリブデン・シリサイド膜
（104b）におけるCVD−SiO2膜（105）と接している部分
が酸化するため、従来独立していたシリケイト・ガラス
膜の表面を平坦化する工程と高融点金属シリサイド膜の
一部を酸化する工程とをひとつの工程で行なうことがで
きる。従って、半導体装置の製造工程が簡略化され、半
導体装置の製造に要する時間を短縮することができる。
次に第２の作用、及び効果を説明する。一般に高融点金
属シリサイドであるモリブデン・シリサイド膜（104b）
ではモリブデン（Mo）とシリコン（Si）の原子数比を例
えばMo Si2.6とすると、モリブデン・シリサイド膜（10
4b）の一部を酸化することにより酸化後のモリブデン・
シリサイド膜（104b）においては、例えばMo Si2.4とな
りシリコン（Si）が減少する。このため、酸化後のモリ
ブデン・シリサイド膜（104b）では単位体積当たりのモ
リブデン（Mo）の占める割合を酸化前の割合より高くす
ることができるため、導電率が上がり膜抵抗値が低下す
る。本実施例によれば水蒸気雰囲気中で半導体装置の熱
処理を施しているため、モリブデン・シリサイド膜（10
4b）の一部を酸化しやすくでき、酸化後のモリブデン・
シリサイド膜（104b）における単位体積当たりのモリブ
デン（Mo）の占める割合を変化しやすくできる。更に、
モリブデン・シリサイド膜（104b）の一部を酸化する際
にモリブデン・シリサイド膜（104b）が最上層膜として
直接熱酸化されることがなくBPSG膜（106b）をモリブデ
ン・シリサイド膜（104b）上に形成し、間接的に熱酸化
されることにより熱酸化条件の大きな変化を直接モリブ
デン・シリサイド膜（104b）が受けないため、熱酸化条
件の大きな変化はシリコン酸化膜（107）の成長状態に
おける小さな変化として現われる。このため、BPSG膜
（106b）がフィルターの役割をするためにBPSG膜（106
b）下のモリブデン・シリサイド膜（104b）において
は、熱酸化条件の大きな変化に対する感度が鈍くなり熱
酸化条件による影響が少なくなることになる。従って、
シリコン酸化膜（107）の成長状態における変化を小さ
くすることができるため、その成長状態により変化する
モリブデン・シリサイド膜（104b）の膜厚、及び膜の大
きさの変化を小さくすることができる。又、モリブデン
・シリサイド膜（104b）における単位体積当たりのモリ
ブデン（Mo）の占める割合の変化がシリコン酸化膜（10
7）の成長状態により変化するため、単位体積当たりの
モリブデン（Mo）の占める割合の変化により変化するモ
リブデン・シリサイド膜（104b）の膜抵抗値の変化を小
さくすることができる。従って、モリブデン・シリサイ
ド膜（104b）の膜厚、膜の大きさ、及び膜抵抗値におけ
る微妙な変化の制御をすことができるため、それらの制
御性が向上し、膜厚、膜の大きさ、及び膜抵抗値を所望
の値にすることが容易にできる。
属シリサイドであるモリブデン・シリサイド膜（104b）
ではモリブデン（Mo）とシリコン（Si）の原子数比を例
えばMo Si2.6とすると、モリブデン・シリサイド膜（10
4b）の一部を酸化することにより酸化後のモリブデン・
シリサイド膜（104b）においては、例えばMo Si2.4とな
りシリコン（Si）が減少する。このため、酸化後のモリ
ブデン・シリサイド膜（104b）では単位体積当たりのモ
リブデン（Mo）の占める割合を酸化前の割合より高くす
ることができるため、導電率が上がり膜抵抗値が低下す
る。本実施例によれば水蒸気雰囲気中で半導体装置の熱
処理を施しているため、モリブデン・シリサイド膜（10
4b）の一部を酸化しやすくでき、酸化後のモリブデン・
シリサイド膜（104b）における単位体積当たりのモリブ
デン（Mo）の占める割合を変化しやすくできる。更に、
モリブデン・シリサイド膜（104b）の一部を酸化する際
にモリブデン・シリサイド膜（104b）が最上層膜として
直接熱酸化されることがなくBPSG膜（106b）をモリブデ
ン・シリサイド膜（104b）上に形成し、間接的に熱酸化
されることにより熱酸化条件の大きな変化を直接モリブ
デン・シリサイド膜（104b）が受けないため、熱酸化条
件の大きな変化はシリコン酸化膜（107）の成長状態に
おける小さな変化として現われる。このため、BPSG膜
（106b）がフィルターの役割をするためにBPSG膜（106
b）下のモリブデン・シリサイド膜（104b）において
は、熱酸化条件の大きな変化に対する感度が鈍くなり熱
酸化条件による影響が少なくなることになる。従って、
シリコン酸化膜（107）の成長状態における変化を小さ
くすることができるため、その成長状態により変化する
モリブデン・シリサイド膜（104b）の膜厚、及び膜の大
きさの変化を小さくすることができる。又、モリブデン
・シリサイド膜（104b）における単位体積当たりのモリ
ブデン（Mo）の占める割合の変化がシリコン酸化膜（10
7）の成長状態により変化するため、単位体積当たりの
モリブデン（Mo）の占める割合の変化により変化するモ
リブデン・シリサイド膜（104b）の膜抵抗値の変化を小
さくすることができる。従って、モリブデン・シリサイ
ド膜（104b）の膜厚、膜の大きさ、及び膜抵抗値におけ
る微妙な変化の制御をすことができるため、それらの制
御性が向上し、膜厚、膜の大きさ、及び膜抵抗値を所望
の値にすることが容易にできる。
次に第３の作用、及び効果を説明する。本実施例によれ
ば水蒸気雰囲気中で熱処理を施すことにより、例えばBP
SG膜（106b）のメルトの状態をPOCl3を含む燐拡散雰囲
気中で熱処理を施すよりも、よりメルトさせることがで
きる。従って、BPSG膜（106b）にステップ・カバレッジ
されてない隙間（巣）を生じた場合でもBPSG膜（106b）
がよりメルトするため巣を消滅させることができ、更に
BPSG膜（106b）表面の平坦化を格段に向上させることが
できる。このため、Al膜の断線、短絡等の発生を極めて
防ぐことができる。
ば水蒸気雰囲気中で熱処理を施すことにより、例えばBP
SG膜（106b）のメルトの状態をPOCl3を含む燐拡散雰囲
気中で熱処理を施すよりも、よりメルトさせることがで
きる。従って、BPSG膜（106b）にステップ・カバレッジ
されてない隙間（巣）を生じた場合でもBPSG膜（106b）
がよりメルトするため巣を消滅させることができ、更に
BPSG膜（106b）表面の平坦化を格段に向上させることが
できる。このため、Al膜の断線、短絡等の発生を極めて
防ぐことができる。
次に、第２の実施例を説明する。この実施例による半導
体装置の製造方法の工程は前半が前記第１図（ａ）乃至
（ｄ）までの工程と同じであるが、次の工程からは以下
の工程となる。次の工程では、第２図（ａ）に示すよう
に水蒸気雰囲気中で第１の熱処理を施し膜表面を平坦化
した第２のシリケイト・ガラス膜であるBPSG膜（106b）
上に、第２のシリケイト・ガラス膜としてPSG（Phospho
−Silicate Glass）膜（109a）を形成する。その後、PO
Cl3を含む燐拡散雰囲気中で第２の熱処理を施し、シリ
コン中で最結合中心となり劣化を促進させる銅（Cu）及
び鉄（Fe）等の金属をゲッタリングによりシリコン中か
ら除去する。
体装置の製造方法の工程は前半が前記第１図（ａ）乃至
（ｄ）までの工程と同じであるが、次の工程からは以下
の工程となる。次の工程では、第２図（ａ）に示すよう
に水蒸気雰囲気中で第１の熱処理を施し膜表面を平坦化
した第２のシリケイト・ガラス膜であるBPSG膜（106b）
上に、第２のシリケイト・ガラス膜としてPSG（Phospho
−Silicate Glass）膜（109a）を形成する。その後、PO
Cl3を含む燐拡散雰囲気中で第２の熱処理を施し、シリ
コン中で最結合中心となり劣化を促進させる銅（Cu）及
び鉄（Fe）等の金属をゲッタリングによりシリコン中か
ら除去する。
次にこの第２の熱処理の後、第２図（ｂ）に示すように
PSG膜をエッチングにより除去し、上層配線として、Al
膜（108）をBPSG膜（106b）上に形成する。従って、こ
の実施例によれば、POCl3を含む燐拡散雰囲気中で第２
の熱処理を施すことによりゲッタリング効果を生じ、シ
リコン中のマイノリティ・キャリアのライフタイムを延
ばすことができる。
PSG膜をエッチングにより除去し、上層配線として、Al
膜（108）をBPSG膜（106b）上に形成する。従って、こ
の実施例によれば、POCl3を含む燐拡散雰囲気中で第２
の熱処理を施すことによりゲッタリング効果を生じ、シ
リコン中のマイノリティ・キャリアのライフタイムを延
ばすことができる。
次に第３の実施例を説明する。この実施例による半導体
装置の製造方法の工程は前半が前記第１図（ａ）乃至
（ｄ）までの工程と同じであるが次の工程からは以下の
工程となる。次の工程では、第３図（ａ）に示すよう
に、水蒸気雰囲気中で第１の熱処理を施し膜表面を平坦
化した第１のシリケイト・ガラス膜であるBPSG膜（106
b）上に、第２のシリケイト・ガラス膜としてBPSG膜（1
06c）を形成する。その後、水蒸気雰囲気中で第２の熱
処理を施し、第１、及び第２のシリケト・ガラス膜をリ
フローし平坦化する。
装置の製造方法の工程は前半が前記第１図（ａ）乃至
（ｄ）までの工程と同じであるが次の工程からは以下の
工程となる。次の工程では、第３図（ａ）に示すよう
に、水蒸気雰囲気中で第１の熱処理を施し膜表面を平坦
化した第１のシリケイト・ガラス膜であるBPSG膜（106
b）上に、第２のシリケイト・ガラス膜としてBPSG膜（1
06c）を形成する。その後、水蒸気雰囲気中で第２の熱
処理を施し、第１、及び第２のシリケト・ガラス膜をリ
フローし平坦化する。
次に、この第２の熱処理工程の後、第３図（ｂ）に示す
ように第２のシリケイト・ガラス膜であるBPSG膜（106
d）エッチングせずに、この膜上に上層配線としてAl膜
（108）を形成する。従って、この実施例によればシリ
ケイト・ガラス膜を形成し、それをメルトする工程を２
回行なうため、１回の熱処理よりも上層配線であるAl膜
（108）下の表面の平坦化をより向上させることがで
き、Al膜（108）の断線、短絡等の発生を更に防ぐこと
ができる。
ように第２のシリケイト・ガラス膜であるBPSG膜（106
d）エッチングせずに、この膜上に上層配線としてAl膜
（108）を形成する。従って、この実施例によればシリ
ケイト・ガラス膜を形成し、それをメルトする工程を２
回行なうため、１回の熱処理よりも上層配線であるAl膜
（108）下の表面の平坦化をより向上させることがで
き、Al膜（108）の断線、短絡等の発生を更に防ぐこと
ができる。
次に、第４の実施例を説明する。この実施例による半導
体装置の製造方法の工程は前半が前記第１図（ａ）乃至
（ｄ）までの工程と同じであるが、次の工程からは以下
の工程となる。次の工程では第４図（ａ）に示すように
水蒸気雰囲気中で第１の熱処理を施し膜表面を平坦化し
た第１のシリケイト・ガラス膜であるBPSG膜（106b）上
に、第２のシリケイト・ガラス膜として、BPSG膜（106
c）を形成する。その後、水蒸気雰囲気中で第２の熱処
理を施し第１、及び第２のシリケイト・ガラス膜をリフ
ローし平坦化する。
体装置の製造方法の工程は前半が前記第１図（ａ）乃至
（ｄ）までの工程と同じであるが、次の工程からは以下
の工程となる。次の工程では第４図（ａ）に示すように
水蒸気雰囲気中で第１の熱処理を施し膜表面を平坦化し
た第１のシリケイト・ガラス膜であるBPSG膜（106b）上
に、第２のシリケイト・ガラス膜として、BPSG膜（106
c）を形成する。その後、水蒸気雰囲気中で第２の熱処
理を施し第１、及び第２のシリケイト・ガラス膜をリフ
ローし平坦化する。
次に第４図（ｂ）に示すように第２のシリケイト・ガラ
ス膜であるBPSG膜（106d）上に第３のシリケイト・ガラ
ス膜としてPSG膜（109a）を形成する。その後、POCl3を
含む燐拡散雰囲気中で第３の熱処理を施し、シリコン中
で再結合中心となり劣化を促進させる銅（Cu）、及び鉄
（Fe）等の金属の金属をゲッタリングによりシリコン中
から除去する。この第３の熱処理のあと、第４図（ｃ）
に示すようにPSG膜をエッチングにより除去し上層配線
としてAl膜（108）をBPSG膜（106d）上に形成する。従
って、この実施例によればシリケイト・ガラス膜を形成
し、それを水蒸気雰囲気中でメルトする工程を２回行な
うため、第３の実施例と同様の効果を得ることができ
る。又、POCl3を含む燐拡散雰囲気中で第３の熱処理を
施すため、第２の実施例と同様の効果を得ることができ
る。
ス膜であるBPSG膜（106d）上に第３のシリケイト・ガラ
ス膜としてPSG膜（109a）を形成する。その後、POCl3を
含む燐拡散雰囲気中で第３の熱処理を施し、シリコン中
で再結合中心となり劣化を促進させる銅（Cu）、及び鉄
（Fe）等の金属の金属をゲッタリングによりシリコン中
から除去する。この第３の熱処理のあと、第４図（ｃ）
に示すようにPSG膜をエッチングにより除去し上層配線
としてAl膜（108）をBPSG膜（106d）上に形成する。従
って、この実施例によればシリケイト・ガラス膜を形成
し、それを水蒸気雰囲気中でメルトする工程を２回行な
うため、第３の実施例と同様の効果を得ることができ
る。又、POCl3を含む燐拡散雰囲気中で第３の熱処理を
施すため、第２の実施例と同様の効果を得ることができ
る。
尚、本発明の実施例においては、高融点金属としてモリ
ブデン（Mo）を使用した場合について説明したが、その
他としてタングステン（Ｗ）、タンタル（Ta）等を使用
してもよい。
ブデン（Mo）を使用した場合について説明したが、その
他としてタングステン（Ｗ）、タンタル（Ta）等を使用
してもよい。
又、本発明においては、導電体膜に多結晶シリコン、及
びモリブデン・シリサイドの２層配線の場合を説明した
が、モリブデン・シリサイド等の１層配線の場合でもよ
い。
びモリブデン・シリサイドの２層配線の場合を説明した
が、モリブデン・シリサイド等の１層配線の場合でもよ
い。
［発明の効果］ 以上、説明したように本発明によれば、高融点金属シリ
サイド膜を有する半導体装置の製造方法において、工程
数を削減、シリケイト・ガラス膜表面の平坦化を向上、
及び高融点金属シリサイド膜の膜抵抗値、膜厚、及び膜
の大きさの制御性を向上、させることができる。
サイド膜を有する半導体装置の製造方法において、工程
数を削減、シリケイト・ガラス膜表面の平坦化を向上、
及び高融点金属シリサイド膜の膜抵抗値、膜厚、及び膜
の大きさの制御性を向上、させることができる。
第１図は本発明に係る半導体装置の製造方法の一実施例
の各工程を順次示す断面図、第２図は本発明に係る第２
の実施例の工程を示す断面図、第３図は本発明に係る第
３の実施例の工程を示す断面図、第４図は本発明に係る
第４の実施例の工程を示す断面図、第５図は従来方法を
説明するための断面図である。 半導体基板……101,201、 絶縁膜……102,202、 多結晶シリコン膜……103a,203a,103b,203b、 モリブデン・シリサイド膜……104a,204a,104b,204b、 CVD−SiO2膜……105,205、 BPSG膜……106a,206a,106b,206b,106c,106d、 シリコン酸化膜……107,207、 Al膜……108,208、 PSG膜……109a,209a,209b、 巣……210、 穴……211。
の各工程を順次示す断面図、第２図は本発明に係る第２
の実施例の工程を示す断面図、第３図は本発明に係る第
３の実施例の工程を示す断面図、第４図は本発明に係る
第４の実施例の工程を示す断面図、第５図は従来方法を
説明するための断面図である。 半導体基板……101,201、 絶縁膜……102,202、 多結晶シリコン膜……103a,203a,103b,203b、 モリブデン・シリサイド膜……104a,204a,104b,204b、 CVD−SiO2膜……105,205、 BPSG膜……106a,206a,106b,206b,106c,106d、 シリコン酸化膜……107,207、 Al膜……108,208、 PSG膜……109a,209a,209b、 巣……210、 穴……211。
Claims (2)
- 【請求項１】半導体基板上に高融点金属シリサイド膜を
形成する工程と、この高融点金属シリサイド膜上に絶縁
膜を形成する工程と、この絶縁膜上にボロンを含む第１
のシリケイト・ガラス膜を形成する工程と、第１のシリ
ケイト・ガラス膜を水蒸気雰囲気中で熱処理を施すこと
により、この第１のシリケイト・ガラス膜表面を平坦化
し、かつ、前期高融点金属シリサイド膜の一部を酸化す
る工程と、この平坦化かつ酸化工程の後、ボロンを含ま
ない第２のシリケイト・ガラス膜を前記第１のシリケイ
ト・ガラス膜上に形成する工程と、第２のシリケイト・
ガラス膜を隣拡散雰囲気中で熱処理する工程と、隣拡散
雰囲気中で熱処理した後、前期第２のシリケイト・ガラ
ス膜の上に配線層を形成する工程とを具備したことを特
徴とする半導体装置の製造方法。 - 【請求項２】前記高融点金属シリサイド膜が配線層とし
て使用されていることを特徴とする請求項第１項記載の
半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63298223A JPH0793354B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体装置の製造方法 |
| US07/428,903 US5004704A (en) | 1988-11-28 | 1989-10-30 | Method for manufacturing a semiconductor device having a phospho silicate glass layer as an interlayer insulating layer |
| EP89312274A EP0376479B1 (en) | 1988-11-28 | 1989-11-27 | Method for manufacturing a semiconductor device having a phospho silicate glass layer as an interlayer insulating layer |
| DE68929010T DE68929010T2 (de) | 1988-11-28 | 1989-11-27 | Verfahren zum Herstellen einer Halbleitervorrichtung mit einem isolierenden Zwischenschichtfilm aus Phosphorsilikatglas |
| KR1019890017333A KR930008978B1 (ko) | 1988-11-28 | 1989-11-28 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63298223A JPH0793354B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02144941A JPH02144941A (ja) | 1990-06-04 |
| JPH0793354B2 true JPH0793354B2 (ja) | 1995-10-09 |
Family
ID=17856821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63298223A Expired - Fee Related JPH0793354B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5004704A (ja) |
| EP (1) | EP0376479B1 (ja) |
| JP (1) | JPH0793354B2 (ja) |
| KR (1) | KR930008978B1 (ja) |
| DE (1) | DE68929010T2 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5268333A (en) * | 1990-12-19 | 1993-12-07 | Samsung Electronics Co., Ltd. | Method of reflowing a semiconductor device |
| JPH04239723A (ja) * | 1991-01-23 | 1992-08-27 | Nec Corp | 半導体装置の製造方法 |
| JP2875093B2 (ja) * | 1992-03-17 | 1999-03-24 | 三菱電機株式会社 | 半導体装置 |
| US5278103A (en) * | 1993-02-26 | 1994-01-11 | Lsi Logic Corporation | Method for the controlled formation of voids in doped glass dielectric films |
| JPH07249683A (ja) * | 1993-10-12 | 1995-09-26 | Texas Instr Inc <Ti> | 低温リフロー用非均一複合ドープ膜およびその形成方法 |
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