JPH0793177A - エミュレーションチップ及びインサーキットエミュレー タ - Google Patents

Abstract

(57)【要約】 【目的】評価用エミュレーションチップのオルタネート
プログラムを格納するオルタネートメモリをチップの内
部に持つことにより、ボード面積を縮小し、さらにメモ
リアクセス時間を短縮する。 【構成】エミュレーションＣＰＵ１２０の内部に、オル
タネートプログラムを格納するためのオルタネートメモ
リ３と、オルタネートプログラムを自動ロードするため
のモード切り換え信号ＭＯＤＥと、ロード処理中である
ことを示すロードステータス信号ＬＤＳＴと、オルタネ
ートプログラムの読み出し専用バスであるデータバス１
２と、オルタネートメモリ３へのデータ読み出し・書き
込みをおこなうためのデータバス１３と、データバス１
１とデータバス１２のどちらか一方を選択するためのセ
レクタ回路６と、バス１１又は１２をセレクトするため
の制御信号ＣＳＣを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータ
の開発支援装置であるインサーキットエミュレータの内
部で動作するプログラム開発評価用エミュレーションチ
ップ及びこれを用いたインサーキットエミュレータに関
する。

【０００２】

【従来の技術】近年、マイクロコンピュータのプログラ
ム開発支援装置であるインサーキットエミュレータに対
する小型化・低価格化の要求は強く、エミュレータ製造
メーカにとっては、製品寸法の縮小・コストの削減をは
かることが重要な課題と一つとなっている。

【０００３】マイクロコンピュータは、民生機器をはじ
めとする各種エレクトロニクス製品の制御用に使われて
いる。それらの制御は、マイクロコンピュータに組込む
ソフトウェア（以下ユーザプログラムと記す）により行
われるが、それらユーザプログラムの作成過程において
いかにしてバグを取り除くかがマイクロコンピュータの
応用システム開発にとって重大な問題である。通常、ハ
ードウェアも含めたシステム全体のデバックを行う際に
は、インサーキットエミュレータを使用することが多
い。エミュレータには、実際の製品に使われるＣＰＵ
（以下、リアルチップとする）では取り出せないＣＰＵ
内部情報（例えば、バスステータス情報など）を得るた
めに、内部に、リアルチップとは異なる機能を持つ評価
用エミュレーションチップ（以下エミュレーションＣＰ
Ｕと記す）が使われている。

【０００４】エミュレーションＣＰＵを制御するための
プログラムをオルタネートプログラム（またはモニタプ
ログラム）といい、オルタネートプログラムを格納する
メモリをオルタネートメモリという。オルタネートメモ
リは、オルタネートプログラムを格納しておく領域の他
に、エミュレーションＣＰＵとスーパザイザＣＰＵとの
間のデータの受け渡しを行う領域を持つ。スーパバイザ
ーＣＰＵは、インサーキットエミュレータのシステム全
体を制御するＣＰＵで、エミュレーションＣＰＵはスー
パバイザＣＰＵの制御下に置かれる。エミュレータの動
作モードには、トレースモード，エミュレーションモー
ド及びブレークモードの３種類のモードがあり、エミュ
レーションＣＰＵはトレースモードとエミュレーション
モード時にはユーザプログラムを、ブレークモード時に
はオルタネートプログラムをそれぞれ実行する。

【０００５】オルタネートプログラムは、インサーキッ
トエミュレータを起動する際にモニタメモリ（例えば、
ＰＲＯＭ）からオルタネートメモリにダウンロードされ
る。これにより、オルタネートプログラムをＲＯＭとし
て持つ場合に比べて、プログラムの修正を容易に行うこ
とができ保守性が向上する。プログラムのデバック時に
は、オルタネートメモリが頻繁にアクセスされるので、
オルタネートメモリへのメモリアクセス時間のオーバヘ
ッドはデバッグ作業の効率に大きく影響を与える。

【０００６】図５は従来のインサーキットエミュレータ
のブロック図であり、エミュレーションＣＰＵとその周
辺の回路を示す。以下、このブロック図の構成について
説明する。エミュレーションＣＰＵ１１０は、大きく分
けて以下の２つのブロックから構成されている。ひとつ
は、リアルチップと同様な動作を実現させるためのＣＰ
Ｕ部２であり、もうひとつは、リアルチップにはないエ
ミュレーションＣＰＵに固有の機能を実現するためのエ
ミュレーション回路部４である。

【０００７】インサーキットエミュレータ起動前には、
オルタネートプログラムはＰＲＯＭ５に格納されてい
る。オルタネートプログラムは、エミュレータを起動す
ると同時に、ＰＲＯＭ５からデータバス１４，データバ
ス１５及びデータバス１６を通ってオルタネートメモリ
３にロードされる。

【０００８】エミュレータを起動した後、エミュレーシ
ョンＣＰＵ１１０は、エミュレータの動作モードに応じ
てユーザプログラムとオルタネートプログラムの２つの
プログラムを切り換えながら実行する。トレースモード
及びエミュレーションモード中には、ＣＰＵ部２はユー
ザプログラムを実行する。ユーザプログラムは、エミュ
レーションＣＰＵ１１０の外部に配置されたエミュレー
ションメモリ（図示せず）あるいはユーザターゲット内
のターゲットメモリ（同）に格納されており、データバ
ス１５，内部バス１８及びデータバス１７を介してＣＰ
Ｕ部２へフェッチされ、実行される。また、ブレークモ
ード中には、ＣＰＵ部２はオルタネートプログラムを実
行する。オルタネートプログラムはデータバス１６，デ
ータバス１５，内部バス１８及びデータバス１７を介し
てＣＰＵ部２へフェッチされ、実行される。その際、セ
レクト信号▽ＣＳ（▽は、反転を意味する上バーの代
用。以下同じ）及びＳＶリード信号▽ＲＤがアクティブ
になり、オルタネートプログラムが読み出される。これ
ら実行プログラムの切り換えは、全てスーパバイザＣＰ
Ｕ（図示せず）により行われる。

【０００９】ＣＰＵ部２とエミュレーションＣＰＵ１１
０の外部との間のデータの送受信は全て、データバス１
５，内部バス１８及びデータバス１７を介して行われ
る。スーパバイザＣＰＵあるいはＣＰＵ部２がオルタネ
ートメモリ３にデータを書き込みを行う場合には、ＳＶ
ライト信号▽ＷＲとセレクト信号▽ＣＳとをアクティブ
にして書き込みを行う。

【００１０】インサーキットエミュレータの動作モード
が、エミュレーションモードあるいはトレースモードか
らブレークモードへ遷移すると、スーパバイザＣＰＵ
は、制御信号ＣＳＢを通じてエミュレーション回路部４
へモードの変更を伝える。制御信号ＣＳＡは、エミュレ
ーション回路部４とＣＰＵ部２との間で互いに制御を行
うための信号である。リセット信号ＲＥＳ，制御信号Ｃ
ＳＢ，セレクト信号▽ＣＳ，ＳＶライト信号▽ＷＲ，Ｓ
Ｖリード信号▽ＲＤは、全てエミュレータの内部回路
（図示せず）からの信号である。

【００１１】

【発明が解決しようとする課題】オルタネートメモリを
エミュレーションＣＰＵの外部に持つ方式では、以下の
ような不都合が生じている。

【００１２】（１）オルタネートメモリがエミュレーシ
ョンＣＰＵの外部にあるので、オルタネータメモリへの
アクセス時間にオーバヘッドが生じる。

【００１３】（２）オルタネートメモリを汎用メモリで
持っているので、周辺回路も含めた回路が大きくなりボ
ード面積縮小の妨げになる。

【００１４】

【課題を解決するための手段】本発明のプログラム開発
評価用のエミュレーションチップは、ワンチップマイク
ロコンピュータの開発支援装置であるインサーキットエ
ミュレータに用いられるプログラム開発評価用のエミュ
レーションチップにおいて、同一チップ上に、前記ワン
チップマイクロコンピュータのＣＰＵの動作を実現する
と共に前記ＣＰＵの動作状態に関する情報を得るための
ＣＰＵ部と、このエミュレーションチップを制御するた
めのオルタネートプログラムを格納する書き換え可能な
オルタネートメモリと、前記オルタネートメモリから前
記オルタネートプログラムを読み出すための専用バス
と、前記ＣＰＵ部とチップ外部との間でデータの授受を
行うための汎用バスと、このエミュレーションチップが
用いられる前記インサーキットエミュレータのエミュレ
ーションモードに応じて、前記汎用バス及び前記専用バ
スのいずれか一方を選択して前記ＣＰＵ部に接続するた
めのセレクタ回路と、チップ外部に置かれ前記インサー
キットエミュレータの全体を制御する上位ＣＰＵからの
命令に応じて、前記ＣＰＵ部、前記オルタネートメモリ
及び前記セレクタ回路の動作を制御するエミュレーショ
ン回路部とを含んでなり、前記インサーキットエミュレ
ータの起動時及び前記上位ＣＰＵからのオルタネートメ
モリ書換え命令受信時には、前記オルタネートプログラ
ムを、チップ外部に配置されて前記オルタネートプログ
ラムをセーブしているモニタメモリからチップ上に設け
られた前記オルタネートメモリにロードするように構成
されたことを特徴とする。

【００１５】

【実施例】次に本発明の好適な実施例について図面を用
いて説明する。図１は、本発明の第１の実施例のブロッ
ク図であって、エミュレーションＣＰＵとその周辺の回
路を示している。以下に本実施例の構成をこのブロック
図を用いて説明する。図１を参照すると本実施例は、オ
ルタネートメモリ３がエミュレーションＣＰＵ１２０の
中に内蔵された点が、図５に示す従来のエミュレーショ
ンＣＰＵと違っている。そして、以下の回路が追加され
ている。

【００１６】モード切り換え信号ＭＯＤＥとＳＶライ
ト信号▽ＷＲとを入力とし、ＡＬＴライト信号ＡＬＷＲ
を出力とする論理和ゲート７。

【００１７】ロードステータス信号ＬＤＳＴ。

【００１８】内部バス１８とオルタネートメモリ３と
の間でデータの読み出し・書き込みを行うためのデータ
バス１３。

【００１９】データバス１１とデータバス１２のどち
らか一方のバスを選択するためのセレクタ回路６と、そ
れを制御するため制御信号ＣＳＣ。

【００２０】オルタネートプログラムを読み出すため
の専用バスであるデータバス１２。

【００２１】オルタネートメモリ３をチップセレクト
するためのＡＬＴ信号ＡＬＣＳ。

【００２２】エミュレーションＣＰＵ１２０は、大きく
分けて次の４つのブロックから構成されている。ひとつ
は、リアルチップと同様な動作を実現させるためのＣＰ
Ｕ部２，次に、リアルチップにはないエミュレーション
ＣＰＵに固有の機能を実現するためのエミュレーション
回路部４，更に、ＣＰＵ部２の制御プログラム（オルタ
ネートプログラム）を格納するためのオルタネートメモ
リ３，最後に、オルタネートメモリ３からのデータと内
部バス１８からのデータのどちらか一方を選択するため
のセレクタ回路６である。

【００２３】本実施例のインサーキットエミュレータ起
動前には、オルタネートプログラムはＰＲＯＭ５に格納
されている。オルタネートプログラムは、エミュレータ
を起動すると同時に、ＰＲＯＭ５からデータバス１４，
データバス１５，内部バス１８及びデータバス１３を介
してオルタネートメモリ３にロードされる。その際、ロ
ードは専用の処理により自動的に行われる。

【００２４】トレースモード及びエミュレーションモー
ド中は、ＣＰＵ部２はユーザプログラムを実行する。ユ
ーザプログラムはエミュレーションＣＰＵ１２０の外部
に配置されたエミュレーションメモリ（図示せず）ある
いはターゲットメモリ（同）に格納されており、データ
バス１５，内部バス１８，データバス１１及びデータバ
ス１０を介してＣＰＵ部２へフェッチされ、実行され
る。また、ブレークモード中は、ＣＰＵ部２はオルタネ
ートプログラムを実行する。オルタネートプログラムは
データバス１２及びデータバス１０を介してＣＰＵ部２
へフェッチされ、実行される。ＣＰＵ部２と、エミュレ
ーションＣＰＵ１２０の外部との間のデータの送受信は
全てデータバス１５，内部バス１８，データバス１１及
びデータバス１０を介して行われる。オルタネートメモ
リ３とスーパバイザＣＰＵ（図示せず）の間のデータの
やり取りは、全てデータバス１５，内部バス１８及びデ
ータバス１３を介して行われる。

【００２５】制御信号ＣＳＡは、エミュレーション回路
部４とＣＰＵ部２との間で互いに制御を行うための信号
である。制御信号ＣＳＢは、スーパバイザＣＰＵからエ
ミュレーション回路部４に対して、エミュレータの動作
モードの変更を伝える信号である。制御信号ＣＳＣは制
御信号ＣＳＢに同期している信号で、セレクタ回路６に
エミュレータの動作モードを伝え、データバス１１とデ
ータバス１２のどちらか一方のバスを選択するためのも
のである。ブレークモード中は、ＳＶリード信号▽ＲＤ
とＡＬＴ信号ＡＬＣＳがアクティブになり、セレクタ回
路６によりデータバス１２が選択され、オルタネートメ
モリ３から読み出されたオルタネートプログラムが実行
される。オルタネートプログラムロード時あるいはオル
タネートプログラムへのライト時には、ＡＬＴライト信
号ＡＬＷＲとＡＬＴ信号ＡＬＣＳがアクティブになり、
オルタネートメモリ３に対するライト動作が行われる。

【００２６】今ここで、エミュレーションＣＰＵ１２０
に内蔵されたオルタネートメモリ３は、６トランジスタ
のスタティックＲＡＭ構成をとっているものとする。こ
の場合のオルタネートメモリのリードタイミング図を図
２に示す。以下、このタイミング図について説明する。
エミュレーションＣＰＵ１２０の内部では、２相クロッ
クＣ１，Ｃ２が使われている。クロックＣ１の立ち上が
り（Ｔ１）で出力データ線のプリチャージが開始され
る。次に、クロックＣ１の反転信号である▽Ｃ１の立ち
上がり（Ｔ２）で、出力データ線にデータを読み出す。
さらにクロックＣ２の立ち上がり（Ｔ３）で、データを
ラッチしデータバス１２にデータを出力する。データバ
ス１２のデータ出力は、反転クロック▽Ｃ１の次の立ち
上がり（Ｔ５）で終了させる。最後にクロックＣ１の２
度目の立ち上がり（Ｔ４）で、セレクタ回路６のゲート
を開きデータバス１０にデータを出力する。データバス
１０のデータ出力は、クロックＣ２の次の立ち上がり
（Ｔ６）で終了させる。したがって、ＣＰＵ部２は１ク
ロックでオルタネートメモリ３内のプログラムをフェッ
チすることができる。通常、外部のメモリにアクセスす
る場合は２クロック以上が必要であるので、オルタネー
トプログラムをチップの内部からフェッチしてくること
により、オルタネートメモリ３へのアクセス時間を大幅
に短縮することができる。

【００２７】次に、オルタネートプログラムのロードタ
イミング図を図３に示す。動作は全てクロックＣ（クロ
ックＣ１とクロックＣ２とを重畳させたクロック）の立
ち上がりで行なわれる。はじめ、リセット信号ＲＥＳを
アクティブな状態にしておく。リセット信号ＲＥＳがア
クティブな状態にあるタイミングＴ１でモード切り換え
信号ＭＯＤＥをアクティブにすると、自動ロードモード
へモード遷移する。その後タイミングＴ２でリット信号
ＲＥＳをインアクティブにすると、タイミングＴ３でロ
ードステータス信号ＬＤＳＴがアクティブになり自動ロ
ードを開始する。自動ロード中はアドレスバスに出力さ
れるデータは順次インクリメントされる。タイミングＴ
３からＴ４の間は自動ロードモードで、オルタネートプ
ログラムのロードが行われる。タイミングＴ４でロード
が終了すると、ロードステータス信号ＬＤＳＴがインア
クティブになり、ＰＲＯＭ５の出力を禁止する。その後
タイミングＴ５で、モード切り換え信号ＭＯＤＥをイン
アクティブにし、通常モードに戻してオルタネートプロ
グラムの自動ロード処理を終了する。

【００２８】次に、本発明の第２の実施例について説明
する。図４は本発明の第２の実施例のブロック図であ
り、エミュレータとホストマシーン及びユーザターゲッ
トを併せて示す。以下に本実施例の構成についてこのブ
ロック図を用いて説明する。本ブロック図の破線部は、
第１の実施例のブロック図（図１参照）と同等である。
第１の実施例ではＰＲＯＭ５を使用していたのに対し、
第２の実施例ではそれをＲＡＭ３０に置き換えている。
このことにより、オルタネートプログラムをホストマシ
ン２００からダウンロードすることができるので、第１
の実施例に較べてプログラムの修正が容易になる。

【００２９】インサーキットエミュレータ１００は、次
の３つのブロックから構成されている。ひとつはエミュ
レーションＣＰＵ部１２０、次にエミュレータの内部回
路７０、最後にオルタネートプログラムを一時的に格納
しておくためのＲＡＭ３０である。図中の破線内部の動
作は、ホストマシン２００からオルタネートプログラム
をダウンロードする時以外は同じであるので、ここでは
ダウンロード時の動作を中心に説明する。エミュレータ
１００を起動する前には、オルタネートプログラムはホ
ストマシン２００上に置かれている。エミュレータ１０
０起動時に、オルタネートプログラムは、ホストマシン
２００からデータバス５２，データバス５４，データバ
ス５１，データバス１５及びデータバス１４を介して、
ＲＡＭ３０にダウンロードされる。いったんＲＡＭ３０
にダウンロードされたオルタネートプログラムは、第１
の実施例でＰＲＯＭ５により行われたのと同様に、エミ
ュレーションＣＰＵ１２０内のオルタネートメモリ（図
示せず）に自動ロードされる。制御信号ＣＳＤは、第１
の実施例のリセット信号ＲＥＳと制御信号ＣＳＢ，モー
ド切り換え信号ＭＯＤＥ，ＳＶリード信号▽ＲＤ及びＳ
Ｖライト信号▽ＷＲを合わせて示したものである。エミ
ュレータ１００とユーザターゲット３００との間のデー
タのやり取りは、データバス５３を通じて行われる。エ
ミュレータの内部回路７０は、ホストマシン２００ある
いはユーザターゲット３００とのデータの送受信を、デ
ータバス５０を通じて行う。本実施例は、さらに、ＲＡ
Ｍ３０をＥＥＰＲＯＭあるいはフラッシュメモリに代え
ることによって、２回目以降のホストマシンからのダウ
ンロード処理を不要にすることができる。

【００３０】

【発明の効果】以上説明したように本発明は、エミュレ
ーションＣＰＵの制御プログラムであるオルタネートプ
ログラムをエミュレーションＣＰＵ内部から読み出すこ
とができるように、エミュレーションＣＰＵ内部に専用
のメモリを持たせている。

【００３１】これにより本発明によれば、メモリアクセ
ス時間のオーバヘッドを減少させ、エミュレーションＣ
ＰＵの周辺回路のボードサイズを縮小させることができ
るので、エミュレーションＣＰＵの内部にわずかな回路
を追加することにより、インサーキットエミュレータの
小型化，低価格化の要求に応えることが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のブロック図である。

【図２】本発明の第１の実施例における、オルタネート
メモリのリードタイミング図である。

【図３】本発明の第１の実施例における、オルターネー
トプログラムのロードタイミング図である。

【図４】本発明の第２の実施例のブロック図である。

【図５】従来のインサーキットエミュレータの一例のブ
ロック図である。

【符号の説明】

２ ＣＰＵ部 ３ オルタネートメモリ ４ エミュレーション回路部 ５ ＰＲＯＭ ６ セレクタ回路 ７ 論理和ゲート １０，１１，１２，１３，１４，１５，１６，１７
データバス １８ 内部バス ３０ ＲＡＭ ５０，５１，５２，５３，５４ データバス ７０ 内部回路 １００ インサーキットエミュレータ １１０，１２０ エミュレーションＣＰＵ ２００ ホストマシン ３００ ユーザターゲット

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ワンチップマイクロコンピュータの開発
   支援装置であるインサーキットエミュレータに用いられ
   るプログラム開発評価用のエミュレーションチップにお
   いて、同一チップ上に、 前記ワンチップマイクロコンピュータのＣＰＵの動作を
   実現すると共に前記ＣＰＵの動作状態に関する情報を得
   るためのＣＰＵ部と、 このエミュレーションチップを制御するためのオルタネ
   ートプログラムを格納する書き換え可能なオルタネート
   メモリと、 前記オルタネートメモリから前記オルタネートプログラ
   ムを読み出すための専用バスと、 前記ＣＰＵ部とチップ外部との間でデータの授受を行う
   ための汎用バスと、 このエミュレーションチップが用いられる前記インサー
   キットエミュレータのエミュレーションモードに応じ
   て、前記汎用バス及び前記専用バスのいずれか一方を選
   択して前記ＣＰＵ部に接続するためのセレクタ回路と、 チップ外部に置かれ前記インサーキットエミュレータの
   全体を制御する上位ＣＰＵからの命令に応じて、前記Ｃ
   ＰＵ部、前記オルタネートメモリ及び前記セレクタ回路
   の動作を制御するエミュレーション回路部とを含んでな
   り、 前記インサーキットエミュレータの起動時及び前記上位
   ＣＰＵからのオルタネートメモリ書換え命令受信時に
   は、前記オルタネートプログラムを、チップ外部に配置
   されて前記オルタネートプログラムをセーブしているモ
   ニタメモリからチップ上に設けられた前記オルタネート
   メモリにロードするように構成されたことを特徴とする
   プログラム開発評価用のエミュレーションチップ。
2. 【請求項２】 ワンチップマイクロコンピュータの開発
   支援に用いられるインサーキットエミューレータであっ
   て、前記ワンチップマイクロコンピュータのＣＰＵの動
   作を実現すると共に前記ＣＰＵの動作状態に関する情報
   を得るためのエミュレーションチップと、前記エミュレ
   ーションチップを制御するオルタネートプログラムをロ
   ードするためのモニタメモリとを少なくとも備え、前記
   ワンチップマイクロコンピュータの開発段階で前記ワン
   チップマイクロコンピュータに替えてユーザターゲット
   に接続されて、ハードウェア及びソフトウェアのデバッ
   グに用いられるインサーキットエミュレータにおいて、 前記エミュレーションチップとして請求項１記載のエミ
   ュレーションチップを用い、モニタメモリとしてＰＲＯ
   Ｍを用いたことを特徴とするワンチップマイクロコンピ
   ュータ開発支援用のインサーキットエミュレータ。
3. 【請求項３】 請求項２記載のインサーキットエミュレ
   ータにおいて、 前記モニタメモリとして、前記ＰＲＯＭに替えてＲＡＭ
   を用いたことを特徴とするインサーキットエミュレー
   タ。
4. 【請求項４】 請求項３記載のインサーキットエミュレ
   ータにおいて、 前記モニタメモリとして、前記ＲＡＭに替えて、ＥＥＰ
   ＲＯＭ或いはフラッシュメモリなどのような電気的消去
   可能なＰＲＯＭを用いたことを特徴とするインサーキッ
   トエミュレータ。