JPH0786428A - 半導体記憶装置とその製造方法 - Google Patents
半導体記憶装置とその製造方法Info
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- JPH0786428A JPH0786428A JP5226273A JP22627393A JPH0786428A JP H0786428 A JPH0786428 A JP H0786428A JP 5226273 A JP5226273 A JP 5226273A JP 22627393 A JP22627393 A JP 22627393A JP H0786428 A JPH0786428 A JP H0786428A
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- film
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Abstract
(57)【要約】
【目的】スイッチングトランジスタの周囲を取囲む様に
存在する溝積層容量の蓄積電極とスイッチングトランジ
スタのチャネルの側面との間の寄生MOSトランジスタ
の発生を抑え、漏れ電流のないDRAMセルを提供す
る。 【構成】溝積層容量型メモリセルにおける蓄積電極7A
をスイッチングトランジスタのチャネル部分からずらし
た位置に形成し、チャネルの側壁には分離用絶縁膜11
Aが接する構造とし、スイッチングトランジスタのドレ
イン領域2,ソース領域3の間のチャネルの側面に寄生
MOSトランジスタが発生しないようにする。これによ
りチャネル側面の漏れ電流が抑制され、メモリ動作の高
安定性、高信頼性が得られる。
存在する溝積層容量の蓄積電極とスイッチングトランジ
スタのチャネルの側面との間の寄生MOSトランジスタ
の発生を抑え、漏れ電流のないDRAMセルを提供す
る。 【構成】溝積層容量型メモリセルにおける蓄積電極7A
をスイッチングトランジスタのチャネル部分からずらし
た位置に形成し、チャネルの側壁には分離用絶縁膜11
Aが接する構造とし、スイッチングトランジスタのドレ
イン領域2,ソース領域3の間のチャネルの側面に寄生
MOSトランジスタが発生しないようにする。これによ
りチャネル側面の漏れ電流が抑制され、メモリ動作の高
安定性、高信頼性が得られる。
Description
【0001】
【産業上の利用分野】本発明は半導体記憶装置とその製
造方法に関し、特に高集積化に好適なダイナミック・ラ
ンダム・アクセス・メモリ(DRAM)の溝積層容量型
メモリセルとその製造方法に関する。
造方法に関し、特に高集積化に好適なダイナミック・ラ
ンダム・アクセス・メモリ(DRAM)の溝積層容量型
メモリセルとその製造方法に関する。
【0002】
【従来の技術】MOSダイナミックメモリは、1970
年の1kビット・DRAMの発売を出発点として、以後
3年に4倍の割合で高集積化がなされ、既にメガビット
級のメモリの量産が盛んに行なわれるに至っている。
年の1kビット・DRAMの発売を出発点として、以後
3年に4倍の割合で高集積化がなされ、既にメガビット
級のメモリの量産が盛んに行なわれるに至っている。
【0003】この高集積化は、素子寸法を微細化するこ
とで達成されてきた。しかし、微細化にともなう蓄積容
量の現象のために、信号対雑音(SN)比の低下や、α
線入射による信号反転、いわゆるソフトエラーの弊害等
が顕在化し、信頼性の面で問題となっている。
とで達成されてきた。しかし、微細化にともなう蓄積容
量の現象のために、信号対雑音(SN)比の低下や、α
線入射による信号反転、いわゆるソフトエラーの弊害等
が顕在化し、信頼性の面で問題となっている。
【0004】これらの問題を解決するメモリセルとして
アイ・イー・ディー・エム テクニカル ダイジェスト
1984(IEDM Technical Dige
st1984)第240頁〜第243頁に発表された溝
積層容量型メモリセルがある。これは、蓄積容量部が、
スイッチングトランジスタの周囲に形成された溝内に絶
縁膜を介する形で埋め込まれた構造を有している。溝容
量を用いて大きな蓄積容量を確保するとともに、溝内の
絶縁膜で蓄積容量を覆いソフトエラー耐性をもたせるこ
とが期待されている。
アイ・イー・ディー・エム テクニカル ダイジェスト
1984(IEDM Technical Dige
st1984)第240頁〜第243頁に発表された溝
積層容量型メモリセルがある。これは、蓄積容量部が、
スイッチングトランジスタの周囲に形成された溝内に絶
縁膜を介する形で埋め込まれた構造を有している。溝容
量を用いて大きな蓄積容量を確保するとともに、溝内の
絶縁膜で蓄積容量を覆いソフトエラー耐性をもたせるこ
とが期待されている。
【0005】この従来の溝積層容量型メモリセルを図2
0に示す。図20(a)は、セルの平面レイアウト図で
あり、図20(b)は図20(a)のA−A線断面図で
ある。
0に示す。図20(a)は、セルの平面レイアウト図で
あり、図20(b)は図20(a)のA−A線断面図で
ある。
【0006】この図を参照して従来のメモリセルについ
て説明を行う。p型シリコン基板1の表面部分に、n型
不純物よりなるドレイン領域2及びソース領域3が形成
され、さらにゲート酸化膜8を介して設けられた多結晶
シリコンを材料とするワード線4をゲート電極とするス
イッチングトランジスタが構成される。ドレイン領域2
にはビット線コンタクト12を通してビット線13が接
続される。これに対し、キャパシタ部分は、p型シリコ
ン基板1に溝5を掘り、その内面に絶縁膜6を形成し、
その上に多結晶シリコンよりなる蓄積電極7を形成して
いる。さらにその上にキャパシタ絶縁膜9、セルプレー
ト10を続けて形成して構成される。図20(a)に示
されるように、スイッチングトランジスタの周囲を絶縁
膜6を介して蓄積電極7が取巻く構造になっているた
め、キャパシタとして働く実効面積を大きくとれ、小さ
なセル占有面積で大きな蓄積容量を確保することができ
る。また、絶縁膜6の存在によりα線入射にともなうソ
フトエラーの影響を低減することができる。
て説明を行う。p型シリコン基板1の表面部分に、n型
不純物よりなるドレイン領域2及びソース領域3が形成
され、さらにゲート酸化膜8を介して設けられた多結晶
シリコンを材料とするワード線4をゲート電極とするス
イッチングトランジスタが構成される。ドレイン領域2
にはビット線コンタクト12を通してビット線13が接
続される。これに対し、キャパシタ部分は、p型シリコ
ン基板1に溝5を掘り、その内面に絶縁膜6を形成し、
その上に多結晶シリコンよりなる蓄積電極7を形成して
いる。さらにその上にキャパシタ絶縁膜9、セルプレー
ト10を続けて形成して構成される。図20(a)に示
されるように、スイッチングトランジスタの周囲を絶縁
膜6を介して蓄積電極7が取巻く構造になっているた
め、キャパシタとして働く実効面積を大きくとれ、小さ
なセル占有面積で大きな蓄積容量を確保することができ
る。また、絶縁膜6の存在によりα線入射にともなうソ
フトエラーの影響を低減することができる。
【0007】
【発明が解決しようとする課題】しかし、図20に示し
た従来例では、前述のように、蓄積電極7が絶縁膜6を
介して、スイッチングトランジスタの側面部分に存在す
る。その為、図21に示すように、必然的にチャネルの
側面に絶縁膜6をゲート酸化膜とし、蓄積電極7をゲー
ト電極とするMOSトランジスタT2が形成される。蓄
積電極7に情報として、高い側の電圧が書き込まれる
(情報“H”)と、この側壁寄生MOSトランジスタT
2がONし、漏れ電流が発生する。この漏れ電流により
書き込んだ情報が失われ、メモリ動作の高安定性,高信
頼性維持に対し、重大な問題となる。
た従来例では、前述のように、蓄積電極7が絶縁膜6を
介して、スイッチングトランジスタの側面部分に存在す
る。その為、図21に示すように、必然的にチャネルの
側面に絶縁膜6をゲート酸化膜とし、蓄積電極7をゲー
ト電極とするMOSトランジスタT2が形成される。蓄
積電極7に情報として、高い側の電圧が書き込まれる
(情報“H”)と、この側壁寄生MOSトランジスタT
2がONし、漏れ電流が発生する。この漏れ電流により
書き込んだ情報が失われ、メモリ動作の高安定性,高信
頼性維持に対し、重大な問題となる。
【0008】本発明の目的は、上記の様な問題点を解決
し、超高集積DRAMに好適な溝積層容量型メモリセル
とその製造方法を提供することにある。
し、超高集積DRAMに好適な溝積層容量型メモリセル
とその製造方法を提供することにある。
【0009】
【課題を解決するための手段】本発明の半導体記憶装置
は、第1導電型半導体基板に形成された溝で区画された
島状領域の表面にゲート絶縁膜を介して設けられたゲー
ト電極および前記島状領域の表面部にそれぞれ形成され
た一対の第2導電型拡散層を有するスイッチングトラン
ジスタと、前記溝の側面および底面を被覆する絶縁膜
と、前記溝の側面のうち前記島状領域側を前記絶縁膜を
介して被覆し前記第2導電型拡散層の一方に接続する下
部電極、前記下部電極を被覆するキャパシタ絶縁膜およ
び前記キャパシタ絶縁膜を被覆する上部電極からなるキ
ャパシタとを有するメモリセルを有する半導体記憶装置
において、前記下部電極が前記一対の第2導電型拡散層
で挟まれた前記半導体基板領域に対向する部分とその近
傍を避けて設けられているというものである。
は、第1導電型半導体基板に形成された溝で区画された
島状領域の表面にゲート絶縁膜を介して設けられたゲー
ト電極および前記島状領域の表面部にそれぞれ形成され
た一対の第2導電型拡散層を有するスイッチングトラン
ジスタと、前記溝の側面および底面を被覆する絶縁膜
と、前記溝の側面のうち前記島状領域側を前記絶縁膜を
介して被覆し前記第2導電型拡散層の一方に接続する下
部電極、前記下部電極を被覆するキャパシタ絶縁膜およ
び前記キャパシタ絶縁膜を被覆する上部電極からなるキ
ャパシタとを有するメモリセルを有する半導体記憶装置
において、前記下部電極が前記一対の第2導電型拡散層
で挟まれた前記半導体基板領域に対向する部分とその近
傍を避けて設けられているというものである。
【0010】また、本発明の半導体記憶装置の製造方法
は、第1導電型半導体基板の一主表面から内部にかけて
溝を形成して島状領域を区画する工程と、前記溝の側面
および底面を被覆する絶縁膜を形成する工程と、前記絶
縁膜のうち前記島状領域の表面に近い部分を局所的に除
去して接続部を形成する工程と、全面に導電膜を堆積し
前記接続部からその近傍の前記半導体基板領域に不純物
を拡散させて第2導電型接続領域を形成する工程と、前
記導電膜をパターニングする際に前記島状領域のうち前
記半導体基板の表面に近い部分を少なくとも局所的に2
個所除去して下部電極を形成する工程と、前記下部電極
をキャパシタ絶縁膜および上部電極で順次に被覆してキ
ャパシタを形成する工程と、前記島状領域の表面にゲー
ト絶縁膜を形成し前記第1の導電膜を除去した部分の上
側を通る位置にゲート電極を形成し、その一方が前記第
2導電型接続領域に接続する一対の第2導電型拡散層を
形成して前記第2導電型拡散層で挟まれた前記半導体基
板領域が前記下部電極と対向していないスイッチングト
ランジスタを形成する工程とを含むというものである。
は、第1導電型半導体基板の一主表面から内部にかけて
溝を形成して島状領域を区画する工程と、前記溝の側面
および底面を被覆する絶縁膜を形成する工程と、前記絶
縁膜のうち前記島状領域の表面に近い部分を局所的に除
去して接続部を形成する工程と、全面に導電膜を堆積し
前記接続部からその近傍の前記半導体基板領域に不純物
を拡散させて第2導電型接続領域を形成する工程と、前
記導電膜をパターニングする際に前記島状領域のうち前
記半導体基板の表面に近い部分を少なくとも局所的に2
個所除去して下部電極を形成する工程と、前記下部電極
をキャパシタ絶縁膜および上部電極で順次に被覆してキ
ャパシタを形成する工程と、前記島状領域の表面にゲー
ト絶縁膜を形成し前記第1の導電膜を除去した部分の上
側を通る位置にゲート電極を形成し、その一方が前記第
2導電型接続領域に接続する一対の第2導電型拡散層を
形成して前記第2導電型拡散層で挟まれた前記半導体基
板領域が前記下部電極と対向していないスイッチングト
ランジスタを形成する工程とを含むというものである。
【0011】
【実施例】以下、本発明の実施例について説明する。
【0012】図1(a)は本発明の第1の実施例のDR
AMセルの平面図、図1(b)は図1(a)のA−A線
断面図である。
AMセルの平面図、図1(b)は図1(a)のA−A線
断面図である。
【0013】p型シリコン基板1の表面部分に、n型拡
散層よりなるドレイン領域2及びソース領域3が形成さ
れ、さらにゲート酸化膜8を介して設けられた多結晶シ
リコンを材料とするワード線4をゲート電極とするスイ
ッチングトランジスタが構成される。ドレイン領域2に
はビット線コンタクト12を介してビット線13が接続
される。これに対し、キャパシタの構成要素として、p
型シリコン基板1に溝5を掘り、その内面に例えば酸化
シリコン膜よりなる絶縁膜6Aを形成し、その上に多結
晶シリコンよりなる蓄積電極7A(下部電極)を形成し
ている。この蓄積電極7Aの上端は、前述のドレイン領
域2,ソース領域3を構成する不純物導入領域(n型拡
散層)の下端より下側に形成されており、ドレイン領域
2及びソース領域3の中間部分であるチャネル部分に対
向する部分には配置されていない。従ってこのチャネル
部分の側面を寄生チャネルとし、蓄積電極7Aを寄生ゲ
ート電極とした、寄生MOSトランジスタが存在しな
い。そのため蓄積電極7Aに情報として、高電圧が書き
込まれても寄生MOSトランジスタの存在にともなう漏
れ電流の発生は無い。さらにこの蓄積電極7Aの上のキ
ャパシタ絶縁膜9Aと、その上に引き続き形成されるセ
ルプレート10A(下部電極)によりキャパシタが構成
される。
散層よりなるドレイン領域2及びソース領域3が形成さ
れ、さらにゲート酸化膜8を介して設けられた多結晶シ
リコンを材料とするワード線4をゲート電極とするスイ
ッチングトランジスタが構成される。ドレイン領域2に
はビット線コンタクト12を介してビット線13が接続
される。これに対し、キャパシタの構成要素として、p
型シリコン基板1に溝5を掘り、その内面に例えば酸化
シリコン膜よりなる絶縁膜6Aを形成し、その上に多結
晶シリコンよりなる蓄積電極7A(下部電極)を形成し
ている。この蓄積電極7Aの上端は、前述のドレイン領
域2,ソース領域3を構成する不純物導入領域(n型拡
散層)の下端より下側に形成されており、ドレイン領域
2及びソース領域3の中間部分であるチャネル部分に対
向する部分には配置されていない。従ってこのチャネル
部分の側面を寄生チャネルとし、蓄積電極7Aを寄生ゲ
ート電極とした、寄生MOSトランジスタが存在しな
い。そのため蓄積電極7Aに情報として、高電圧が書き
込まれても寄生MOSトランジスタの存在にともなう漏
れ電流の発生は無い。さらにこの蓄積電極7Aの上のキ
ャパシタ絶縁膜9Aと、その上に引き続き形成されるセ
ルプレート10A(下部電極)によりキャパシタが構成
される。
【0014】図1に示したDRAMセルの製造方法につ
いて説明する。初めに図2に示すように、p型シリコン
基板1を熱酸化し、犠牲酸化シリコン膜15を成膜し、
続いてCVD法により窒化シリコン膜16を形成した
後、窒化シリコン膜16,犠牲酸化シリコン膜15を通
してエッチングをし、p型シリコン基板1に溝5(幅
0.4μm,深さ1μm)を形成して島状領域14を区
画する。次に、熱酸化を行ない、図3に示すように、溝
の側面および底面に厚さ70nmの絶縁膜6を形成す
る。その後、溝5の側面から窒化シリコン膜16の上面
に開口18を有するレジスト膜17を形成する。次い
で、ウェットエッチング法を用いて開口18部に露出し
ている絶縁膜6をエッチング除去することにより図4に
示すように、接続部19を有する絶縁膜6Aとする。レ
ジスト膜17を剥離した後CVD法により厚さ150n
mの多結晶シリコン膜21を溝5を含む全面に堆積した
後、例えばリンを熱拡散する方法を用いて、多結晶シリ
コン膜21に不純物を導入して導電性をもたせる。この
方法により、容量コンタクト(n型接続領域20)が形
成される。
いて説明する。初めに図2に示すように、p型シリコン
基板1を熱酸化し、犠牲酸化シリコン膜15を成膜し、
続いてCVD法により窒化シリコン膜16を形成した
後、窒化シリコン膜16,犠牲酸化シリコン膜15を通
してエッチングをし、p型シリコン基板1に溝5(幅
0.4μm,深さ1μm)を形成して島状領域14を区
画する。次に、熱酸化を行ない、図3に示すように、溝
の側面および底面に厚さ70nmの絶縁膜6を形成す
る。その後、溝5の側面から窒化シリコン膜16の上面
に開口18を有するレジスト膜17を形成する。次い
で、ウェットエッチング法を用いて開口18部に露出し
ている絶縁膜6をエッチング除去することにより図4に
示すように、接続部19を有する絶縁膜6Aとする。レ
ジスト膜17を剥離した後CVD法により厚さ150n
mの多結晶シリコン膜21を溝5を含む全面に堆積した
後、例えばリンを熱拡散する方法を用いて、多結晶シリ
コン膜21に不純物を導入して導電性をもたせる。この
方法により、容量コンタクト(n型接続領域20)が形
成される。
【0015】引き続き選択性の異方性エッチングを用い
て多結晶シリコン膜21をエッチングして図5に示す蓄
積電極7Aを形成する。その際、この蓄積電極7Aの上
端が後述するスイッチングトランジスタのドレイン領域
2,ソース領域3(図8)の下端よりも低くなるよう
に、エッチング時間を選択する。この蓄積電極7Aの上
端の位置は、現状では犠牲酸化シリコン膜15から概ね
200nm程度下がった位置でよい。この時、溝5の底
面の絶縁膜6Aの上には蓄積電極7Aが形成されず、隣
接するセル間の蓄積電極7A同士は、完全に分離され
る。次に、図6に示すように蓄積電極7Aを熱酸化し、
キャパシタ絶縁膜9Aを形成し、続けてCVD法により
多結晶シリコン膜21を堆積する。その後、例えば燐を
熱拡散することにより、多結晶シリコン膜21に不純物
を導入する。この状態より多結晶シリコン膜21を選択
性の異方性ドライエッチングすることにより、図7に示
すように、セルプレート10Aが形成される。
て多結晶シリコン膜21をエッチングして図5に示す蓄
積電極7Aを形成する。その際、この蓄積電極7Aの上
端が後述するスイッチングトランジスタのドレイン領域
2,ソース領域3(図8)の下端よりも低くなるよう
に、エッチング時間を選択する。この蓄積電極7Aの上
端の位置は、現状では犠牲酸化シリコン膜15から概ね
200nm程度下がった位置でよい。この時、溝5の底
面の絶縁膜6Aの上には蓄積電極7Aが形成されず、隣
接するセル間の蓄積電極7A同士は、完全に分離され
る。次に、図6に示すように蓄積電極7Aを熱酸化し、
キャパシタ絶縁膜9Aを形成し、続けてCVD法により
多結晶シリコン膜21を堆積する。その後、例えば燐を
熱拡散することにより、多結晶シリコン膜21に不純物
を導入する。この状態より多結晶シリコン膜21を選択
性の異方性ドライエッチングすることにより、図7に示
すように、セルプレート10Aが形成される。
【0016】ここでは、セルプレート10Aの高さが蓄
積電極7Aの上端より低い場合を示している。さらにC
VD法により、図示しない酸化シリコン膜を厚く堆積
し、ドライエッチング法を用いて全面をエッチバック
し、溝5の上側部分に埋め込む形で分離用絶縁膜11A
(図7(A)に斜線で表示)を形成する。素子の平坦性
を保つといった観点から図には犠牲酸化シリコン膜15
の高さになる様に示しているが、この位置よりも高くな
っても良い。この状態でりん酸などを用いて、酸化シリ
コン膜16のみをエッチング除去し、続いて犠牲酸化シ
リコン膜15をフッ酸の水溶液などでエッチング除去す
る。
積電極7Aの上端より低い場合を示している。さらにC
VD法により、図示しない酸化シリコン膜を厚く堆積
し、ドライエッチング法を用いて全面をエッチバック
し、溝5の上側部分に埋め込む形で分離用絶縁膜11A
(図7(A)に斜線で表示)を形成する。素子の平坦性
を保つといった観点から図には犠牲酸化シリコン膜15
の高さになる様に示しているが、この位置よりも高くな
っても良い。この状態でりん酸などを用いて、酸化シリ
コン膜16のみをエッチング除去し、続いて犠牲酸化シ
リコン膜15をフッ酸の水溶液などでエッチング除去す
る。
【0017】その後、図8に示す様にp型シリコン基板
1の露出部分を熱酸化し、ゲート酸化膜8を形成する。
次いで不純物を拡散した多結晶シリコン膜などよりなる
ワード線4を形成し、この状態で、ヒ素を加速エネルギ
ー100keV、ドーズ量5×1015cm-2注入し、ド
レイン領域2,ソース領域3を形成する。この条件によ
ればドレイン領域2,ソース領域3の深さは150nm
程度となり、図示される様にドレイン領域2,ソース領
域3及びその間のチャネル部分と蓄積電極7が対向しな
い配置となる。次に図1に示すように、CVD法により
酸化シリコン膜よりなる層間絶縁膜22を堆積した後、
ビット線コンタクト12を開口し、例えばタングステン
シリサイド膜と多結晶シリコン膜とを積層したポリサイ
ドなどを用いてビット線13の形状にすることにより、
溝積層容量型メモリセルが得られる。
1の露出部分を熱酸化し、ゲート酸化膜8を形成する。
次いで不純物を拡散した多結晶シリコン膜などよりなる
ワード線4を形成し、この状態で、ヒ素を加速エネルギ
ー100keV、ドーズ量5×1015cm-2注入し、ド
レイン領域2,ソース領域3を形成する。この条件によ
ればドレイン領域2,ソース領域3の深さは150nm
程度となり、図示される様にドレイン領域2,ソース領
域3及びその間のチャネル部分と蓄積電極7が対向しな
い配置となる。次に図1に示すように、CVD法により
酸化シリコン膜よりなる層間絶縁膜22を堆積した後、
ビット線コンタクト12を開口し、例えばタングステン
シリサイド膜と多結晶シリコン膜とを積層したポリサイ
ドなどを用いてビット線13の形状にすることにより、
溝積層容量型メモリセルが得られる。
【0018】次に、本発明の第2の実施例についてその
製造工程に沿って説明する。
製造工程に沿って説明する。
【0019】第1の実施例では図5に示す様に蓄積電極
7A全体がドレイン領域2,ソース領域3よりも深い
(下の)位置にくるように多結晶シリコン膜21をエッ
チングしたが、第2の実施例では、図9に示すように、
多結晶シリコン膜21Aが隣接セル間で分離でき、犠牲
酸化シリコン膜15の下程度となるようにする。次に、
図10に示すようにレジスト膜23を開口24を有する
様に塗布し、パターニングし、この状態で多結晶シリコ
ン膜21Aの上端を第1の実施例で示した位置(図5)
までエッチングすると、図示の様に開口24から露出し
ている部分のみがエッチングされる。
7A全体がドレイン領域2,ソース領域3よりも深い
(下の)位置にくるように多結晶シリコン膜21をエッ
チングしたが、第2の実施例では、図9に示すように、
多結晶シリコン膜21Aが隣接セル間で分離でき、犠牲
酸化シリコン膜15の下程度となるようにする。次に、
図10に示すようにレジスト膜23を開口24を有する
様に塗布し、パターニングし、この状態で多結晶シリコ
ン膜21Aの上端を第1の実施例で示した位置(図5)
までエッチングすると、図示の様に開口24から露出し
ている部分のみがエッチングされる。
【0020】レジスト膜23を剥離した後、多結晶シリ
コン膜21Aを熱酸化すると、図11に示すキャパシタ
絶縁膜9Bで被覆された蓄積電極7Bが得られる。蓄積
電極7Bは、島状領域の両側に下部電極除去部25が設
けられている。この状態から第1の実施例と同様にし
て、図12に示すように、セルプレート10B,分離絶
縁膜11Bを形成し、ワード線4を蓄積電極7Bの上端
が深くなっている部分(下部電極除去部25)の上側を
通るような位置に形成する。その後第1の実施例で述べ
た条件でヒ素を注入すれば蓄積電極7Bとドレイン領域
2,ソース領域3は絶縁膜6Aを介して接するが、チャ
ネル部分は蓄積電極7Bと対向することがなく、寄生M
OSトランジスタによる漏れ電流低減に対しては第1の
実施例と同じ効果が得られる。
コン膜21Aを熱酸化すると、図11に示すキャパシタ
絶縁膜9Bで被覆された蓄積電極7Bが得られる。蓄積
電極7Bは、島状領域の両側に下部電極除去部25が設
けられている。この状態から第1の実施例と同様にし
て、図12に示すように、セルプレート10B,分離絶
縁膜11Bを形成し、ワード線4を蓄積電極7Bの上端
が深くなっている部分(下部電極除去部25)の上側を
通るような位置に形成する。その後第1の実施例で述べ
た条件でヒ素を注入すれば蓄積電極7Bとドレイン領域
2,ソース領域3は絶縁膜6Aを介して接するが、チャ
ネル部分は蓄積電極7Bと対向することがなく、寄生M
OSトランジスタによる漏れ電流低減に対しては第1の
実施例と同じ効果が得られる。
【0021】また第1の実施例との相違は、第1の実施
例では蓄積電極全体の高さが低くなっているが、この蓄
積電極の低くなった分は蓄積容量の減少として表われ
る。しかし、第2の実施例では、蓄積電極の存在しない
領域が、ドレイン領域とソース領域の間の部分と小さい
ので、それによる蓄積容量の減少は、第1の実施例より
も小さいという利点がある。同様に蓄積電極形成時のエ
ッチング量の変動が蓄積容量の変動につながるが、第2
の実施例では、蓄積容量全体に対してエッチングによる
下部電極除去部が小さいので、このエッチング量の変動
から生じる蓄積容量の変動分も小さくなる。即ち、この
メモリセルの製造の面からは、蓄積容量ならびにエッチ
ング停止の制御に対し余裕が生じるといった利点も有
る。
例では蓄積電極全体の高さが低くなっているが、この蓄
積電極の低くなった分は蓄積容量の減少として表われ
る。しかし、第2の実施例では、蓄積電極の存在しない
領域が、ドレイン領域とソース領域の間の部分と小さい
ので、それによる蓄積容量の減少は、第1の実施例より
も小さいという利点がある。同様に蓄積電極形成時のエ
ッチング量の変動が蓄積容量の変動につながるが、第2
の実施例では、蓄積容量全体に対してエッチングによる
下部電極除去部が小さいので、このエッチング量の変動
から生じる蓄積容量の変動分も小さくなる。即ち、この
メモリセルの製造の面からは、蓄積容量ならびにエッチ
ング停止の制御に対し余裕が生じるといった利点も有
る。
【0022】次に、第3の実施例について説明する。
【0023】第1の実施例における図6に対応する工程
の後に、図13に示すように、全面にレジスト膜26を
塗布する。次に、レジスト膜26を選択的にエッチング
することにより、図14に示すように、溝部のみにレジ
スト膜26A(図14(a)に斜線で表示)として残
す。次に、多結晶シリコン膜21をエッチングし、図1
5に示すように、島状領域の周囲にのみ多結晶シリコン
膜21Aとして残す。次に、レジスト膜26Aを除去
し、窒化シリコン膜16をマスクとして熱酸化を行な
い、図16に示すように、分離用絶縁膜11Cを形成す
る。このとき、酸化されずに残った多結晶シリコン膜2
1Aがセルプレート10Cとなる。続いてゲート酸化膜
8,ゲート電極(4),ドレイン領域2,ソース領域3
等を形成する。
の後に、図13に示すように、全面にレジスト膜26を
塗布する。次に、レジスト膜26を選択的にエッチング
することにより、図14に示すように、溝部のみにレジ
スト膜26A(図14(a)に斜線で表示)として残
す。次に、多結晶シリコン膜21をエッチングし、図1
5に示すように、島状領域の周囲にのみ多結晶シリコン
膜21Aとして残す。次に、レジスト膜26Aを除去
し、窒化シリコン膜16をマスクとして熱酸化を行な
い、図16に示すように、分離用絶縁膜11Cを形成す
る。このとき、酸化されずに残った多結晶シリコン膜2
1Aがセルプレート10Cとなる。続いてゲート酸化膜
8,ゲート電極(4),ドレイン領域2,ソース領域3
等を形成する。
【0024】この第3の実施例は、第1,第2の実施例
の様に分離用絶縁膜を溝5内に埋め込む為のCVD法に
よる酸化シリコン膜の形成およびエッチングの代りに、
多結晶シリコン膜の堆積と酸化により素子分離とセルプ
レートの形成が可能となり、工程を簡略化できるという
利点を有する。
の様に分離用絶縁膜を溝5内に埋め込む為のCVD法に
よる酸化シリコン膜の形成およびエッチングの代りに、
多結晶シリコン膜の堆積と酸化により素子分離とセルプ
レートの形成が可能となり、工程を簡略化できるという
利点を有する。
【0025】次に第4の実施例について説明する。この
実施例では、第1の実施例の図6に対応する工程におい
て比較的薄い多結晶シリコン膜21を堆積する代りに図
17に示すように厚さ600nmの多結晶シリコン膜2
7を堆積し、リンを熱拡散する方法などで不純物を導入
し、その後、選択性の異方性ドライエッチング法により
多結晶シリコン膜27をエッチングし、犠牲酸化シリコ
ン膜15の高さ程度まで多結晶シリコン膜27が減った
ところでエッチングを停止する。続いて、第1の実施例
でも示した様に窒化シリコン膜16,犠牲酸化シリコン
膜15を順次エッチング除去することにより図18に示
したようにセルプレート10Cを得る。この状態から第
1の実施例と同様にして、図19に示すように、ゲート
酸化膜8(このとき、セルプレート10Cの表面に酸化
シリコン膜28が形成される)、ワード線4,ドレイン
領域2,,ソース領域3を形成する。この構造ではセル
プレート10Cが絶縁膜28を介してドレイン領域2,
ソース領域3,チャネル部分と接している。セルプレー
ト10Cはメモリセルの動作時、0電位もしくは、情報
として記憶する高電位の1/2電位に固定されている
為、蓄積電極7Aが接している場合に比べ小さな漏れ電
流を抑えることができる。この第4の実施例において
は、第1〜第3の実施例に比較してこの漏れ電流の低減
効果は小さいが、従来のセル構造に比べ漏れ電流は少な
く、製造に必要な工程数が他の実施例に比べ少ないとい
った有利な点を有する。
実施例では、第1の実施例の図6に対応する工程におい
て比較的薄い多結晶シリコン膜21を堆積する代りに図
17に示すように厚さ600nmの多結晶シリコン膜2
7を堆積し、リンを熱拡散する方法などで不純物を導入
し、その後、選択性の異方性ドライエッチング法により
多結晶シリコン膜27をエッチングし、犠牲酸化シリコ
ン膜15の高さ程度まで多結晶シリコン膜27が減った
ところでエッチングを停止する。続いて、第1の実施例
でも示した様に窒化シリコン膜16,犠牲酸化シリコン
膜15を順次エッチング除去することにより図18に示
したようにセルプレート10Cを得る。この状態から第
1の実施例と同様にして、図19に示すように、ゲート
酸化膜8(このとき、セルプレート10Cの表面に酸化
シリコン膜28が形成される)、ワード線4,ドレイン
領域2,,ソース領域3を形成する。この構造ではセル
プレート10Cが絶縁膜28を介してドレイン領域2,
ソース領域3,チャネル部分と接している。セルプレー
ト10Cはメモリセルの動作時、0電位もしくは、情報
として記憶する高電位の1/2電位に固定されている
為、蓄積電極7Aが接している場合に比べ小さな漏れ電
流を抑えることができる。この第4の実施例において
は、第1〜第3の実施例に比較してこの漏れ電流の低減
効果は小さいが、従来のセル構造に比べ漏れ電流は少な
く、製造に必要な工程数が他の実施例に比べ少ないとい
った有利な点を有する。
【0026】従来のメモリセル構造で、64MビットD
RAMの場合基板電圧が−1Vの時、漏れ電流は10-6
A程度であるのに対し、本発明の第1,第2,第3の実
施例においては、10-12 A以下となり、第4の実施例
においても、セルプレートの電位を0Vとすると他の実
施例のように、10-12 A以下となり、電源電圧の1/
2の電位、例えば1.5Vを使用した場合でも、10-8
A程度の漏れ電流に低減できる。
RAMの場合基板電圧が−1Vの時、漏れ電流は10-6
A程度であるのに対し、本発明の第1,第2,第3の実
施例においては、10-12 A以下となり、第4の実施例
においても、セルプレートの電位を0Vとすると他の実
施例のように、10-12 A以下となり、電源電圧の1/
2の電位、例えば1.5Vを使用した場合でも、10-8
A程度の漏れ電流に低減できる。
【0027】
【発明の効果】本発明によれば、スイッチングトランジ
スタの周囲に形成された溝内に絶縁膜を介する形でキャ
パシタを埋め込む構造の溝積層容量型メモリセルにおい
てソース領域とドレイン領域とで挟まれた半導体基板領
域に対向する部分とその近傍を避けて下部電極(蓄積電
極)を設けることにより、従来例で問題となる、側壁寄
生MOSトランジスタの発生を抑えることができる。そ
の為この寄生MOSトランジスタに起因する漏れ電流を
抑制できる。
スタの周囲に形成された溝内に絶縁膜を介する形でキャ
パシタを埋め込む構造の溝積層容量型メモリセルにおい
てソース領域とドレイン領域とで挟まれた半導体基板領
域に対向する部分とその近傍を避けて下部電極(蓄積電
極)を設けることにより、従来例で問題となる、側壁寄
生MOSトランジスタの発生を抑えることができる。そ
の為この寄生MOSトランジスタに起因する漏れ電流を
抑制できる。
【0028】これにより保持特性、メモリ動作の安定
性、信頼性において従来構造よりも有利に成る。また基
本的に溝積層容量型メモリセルの構成をとっていること
から、小さなセル占有面積内で所望の大きな蓄積容量を
確保するとともに、高いα線耐性を有する特徴を維持
し、高集積DRAMに好適なメモリセルとなっている。
性、信頼性において従来構造よりも有利に成る。また基
本的に溝積層容量型メモリセルの構成をとっていること
から、小さなセル占有面積内で所望の大きな蓄積容量を
確保するとともに、高いα線耐性を有する特徴を維持
し、高集積DRAMに好適なメモリセルとなっている。
【図1】本発明の第1の実施例を示す平面図(図1
(a))および断面図(図1(b))である。
(a))および断面図(図1(b))である。
【図2】第1の実施例の製造方法の説明のための平面図
(図2(a))および断面図(図2(b))である。
(図2(a))および断面図(図2(b))である。
【図3】図2に対応する工程の次工程の説明のための平
面図(図3(a))および断面図(図3(b))であ
る。
面図(図3(a))および断面図(図3(b))であ
る。
【図4】図3に対応する工程の次工程の説明のための平
面図(図4(a))および断面図(図4(b))であ
る。
面図(図4(a))および断面図(図4(b))であ
る。
【図5】図4に対応する工程の次工程の説明のための平
面図(図5(a))および断面図(図5(b))であ
る。
面図(図5(a))および断面図(図5(b))であ
る。
【図6】図5に対応する工程の次工程の説明のための平
面図(図6(a))および断面図(図6(b))であ
る。
面図(図6(a))および断面図(図6(b))であ
る。
【図7】図6に対応する工程の次工程の説明のための平
面図(図7(a))および断面図(図7(b))であ
る。
面図(図7(a))および断面図(図7(b))であ
る。
【図8】図7に対応する工程の次工程の説明のための平
面図(図8(a))および断面図(図8(b))であ
る。
面図(図8(a))および断面図(図8(b))であ
る。
【図9】本発明の第2の実施例についてその製造工程に
沿って説明するための平面図(図9(a))および断面
図(図9(b))である。
沿って説明するための平面図(図9(a))および断面
図(図9(b))である。
【図10】図9に対応する工程の次工程の説明のための
平面図(図10(a))および断面図(図10(b))
である。
平面図(図10(a))および断面図(図10(b))
である。
【図11】図10に対応する工程の次工程の説明のため
の平面図(図11(a))および断面図(図11
(b))である。
の平面図(図11(a))および断面図(図11
(b))である。
【図12】図11に対応する工程の次工程の説明のため
の平面図(図12(a))および断面図(図12
(b))である。
の平面図(図12(a))および断面図(図12
(b))である。
【図13】本発明の第3の実施例についてその製造工程
に沿って説明するための平面図(図13(a))および
断面図(図13(b))である。
に沿って説明するための平面図(図13(a))および
断面図(図13(b))である。
【図14】図13に対応する工程の次工程の説明のため
の平面図(図14(a))および断面図(図14
(b))である。
の平面図(図14(a))および断面図(図14
(b))である。
【図15】図14に対応する工程の次工程の説明のため
の平面図(図15(a))および断面図(図15
(b))である。
の平面図(図15(a))および断面図(図15
(b))である。
【図16】図15に対応する工程の次工程の説明のため
の平面図(図16(a))および断面図(図16
(b))である。
の平面図(図16(a))および断面図(図16
(b))である。
【図17】本発明の第4の実施例についてその製造工程
に沿って説明するための平面図(図17(a))および
断面図(図17(b))である。
に沿って説明するための平面図(図17(a))および
断面図(図17(b))である。
【図18】図17に対応する工程の次工程の説明のため
の平面図(図18(a))および断面図(図18
(b))である。
の平面図(図18(a))および断面図(図18
(b))である。
【図19】図18に対応する工程の次工程の説明のため
の平面図(図19(a))および断面図(図19
(b))である。
の平面図(図19(a))および断面図(図19
(b))である。
【図20】従来のDRAMセルを示す平面図(図20
(a))および断面図(図20(b))である。
(a))および断面図(図20(b))である。
【図21】図20に示した従来例の問題点の説明のため
簡略化して示す斜視図(図21(a))および等価回路
図(図21(b))である。
簡略化して示す斜視図(図21(a))および等価回路
図(図21(b))である。
1 p型シリコン基板 2 ドレイン領域 3 ソース領域 4 ワード線 5 溝 6,6A 絶縁膜 7,7A,7B 蓄積電極 8 ゲート酸化膜 9,9A,9B キャパシタ絶縁膜 10,10A,10B,10C セルプレート 1,11A,11B,11C 分離絶縁膜 12 ビット線コンタクト 13 ビット線 14 島状領域 15 犠牲酸化シリコン膜 16 窒化シリコン膜 17 レジスト膜 18 開口 19 接続部 20 n型接続領域 21,21A 多結晶シリコン膜 22 層間絶縁膜 23 レジスト膜 24 開口 25 下部電極除去部 26,26A レジスト膜 27 多結晶シリコン膜 28 酸化シリコン膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/04 21/822 8832−4M H01L 27/04 C
Claims (2)
- 【請求項1】 第1導電型半導体基板に形成された溝で
区画された島状領域の表面にゲート絶縁膜を介して設け
られたゲート電極および前記島状領域の表面部にそれぞ
れ形成された一対の第2導電型拡散層を有するスイッチ
ングトランジスタと、前記溝の側面および底面を被覆す
る絶縁膜と、前記溝の側面のうち前記島状領域側を前記
絶縁膜を介して被覆し前記第2導電型拡散層の一方に接
続する下部電極、前記下部電極を被覆するキャパシタ絶
縁膜および前記キャパシタ絶縁膜を被覆する上部電極か
らなるキャパシタとを有するメモリセルを有する半導体
記憶装置において、前記下部電極が前記一対の第2導電
型拡散層で挟まれた前記半導体基板領域に対向する部分
とその近傍を避けて設けられていることを特徴とする半
導体記憶装置。 - 【請求項2】 第1導電型半導体基板の一主表面から内
部にかけて溝を形成して島状領域を区画する工程と、前
記溝の側面および底面を被覆する絶縁膜を形成する工程
と、前記絶縁膜のうち前記島状領域の表面に近い部分を
局所的に除去して接続部を形成する工程と、全面に導電
膜を堆積し前記接続部からその近傍の前記半導体基板領
域に不純物を拡散させて第2導電型接続領域を形成する
工程と、前記導電膜をパターニングする際に前記島状領
域のうち前記半導体基板の表面に近い部分を少なくとも
局所的に2個所除去して下部電極を形成する工程と、前
記下部電極をキャパシタ絶縁膜および上部電極で順次に
被覆してキャパシタを形成する工程と、前記島状領域の
表面にゲート絶縁膜を形成し前記第1の導電膜を除去し
た部分の上側を通る位置にゲート電極を形成し、その一
方が前記第2導電型接続領域に接続する一対の第2導電
型拡散層を形成して前記第2導電型拡散層で挟まれた前
記半導体基板領域が前記下部電極と対向していないスイ
ッチングトランジスタを形成する工程とを含むことを特
徴とする半導体記憶装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05226273A JP3120633B2 (ja) | 1993-09-13 | 1993-09-13 | 半導体記憶装置とその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05226273A JP3120633B2 (ja) | 1993-09-13 | 1993-09-13 | 半導体記憶装置とその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0786428A true JPH0786428A (ja) | 1995-03-31 |
JP3120633B2 JP3120633B2 (ja) | 2000-12-25 |
Family
ID=16842628
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05226273A Expired - Fee Related JP3120633B2 (ja) | 1993-09-13 | 1993-09-13 | 半導体記憶装置とその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3120633B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6232045B1 (en) | 1998-02-13 | 2001-05-15 | International Business Machines Corporation | System for creating, reading and writing on rotatable information storage media, a method for producing a recording blank |
-
1993
- 1993-09-13 JP JP05226273A patent/JP3120633B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP3120633B2 (ja) | 2000-12-25 |
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