JPH0786205A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0786205A JPH0786205A JP22757293A JP22757293A JPH0786205A JP H0786205 A JPH0786205 A JP H0786205A JP 22757293 A JP22757293 A JP 22757293A JP 22757293 A JP22757293 A JP 22757293A JP H0786205 A JPH0786205 A JP H0786205A
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- conductive layer
- gate electrodes
- poly
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- adjacent gate
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Abstract
(57)【要約】 （修正有）
【目的】隣接するゲート電極間を導電層で埋込み、ゲー
ト電極上面との平坦化を行うことにより、集積度の高い
半導体装置を得る。 【構成】Ｐ型Ｓｉ基板１０上に浮遊ゲート１１、コント
ロール１２と酸化膜２０よりなるＥＰＲＯＭの２層ポリ
Ｓｉスタックゲートを形成し、ドレインとなる領域にＮ
型不純物を導入して活性領域１４を形成後、熱酸化膜１
３を形成する。酸化膜の所定部分をエッチしドレイン領
域に対するコンタクト孔を開口した後、全面にＮ型ポリ
ＳｉをＣＶＤ法で被着させ、隣接するゲート電極間をポ
リＳｉ１５で埋込む。次に異方性エッチングによりゲー
ト電極と埋込みポリＳｉを平坦化する。さらに全面にＢ
ＰＳＧ絶縁膜１６を形成後コンタクト孔を開口し、ドレ
イン電極配線１７を積層してポリＳｉと配線を接続させ
る。上記構成で２つの隣接ゲート電極端部１８と１９の
間隔を約１．８μｍにでき、集積度を大幅向上できる。
ト電極上面との平坦化を行うことにより、集積度の高い
半導体装置を得る。 【構成】Ｐ型Ｓｉ基板１０上に浮遊ゲート１１、コント
ロール１２と酸化膜２０よりなるＥＰＲＯＭの２層ポリ
Ｓｉスタックゲートを形成し、ドレインとなる領域にＮ
型不純物を導入して活性領域１４を形成後、熱酸化膜１
３を形成する。酸化膜の所定部分をエッチしドレイン領
域に対するコンタクト孔を開口した後、全面にＮ型ポリ
ＳｉをＣＶＤ法で被着させ、隣接するゲート電極間をポ
リＳｉ１５で埋込む。次に異方性エッチングによりゲー
ト電極と埋込みポリＳｉを平坦化する。さらに全面にＢ
ＰＳＧ絶縁膜１６を形成後コンタクト孔を開口し、ドレ
イン電極配線１７を積層してポリＳｉと配線を接続させ
る。上記構成で２つの隣接ゲート電極端部１８と１９の
間隔を約１．８μｍにでき、集積度を大幅向上できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法、特に、半導体装置のドレイン領域におけるコン
タクトおよびその形成方法に関する。
造方法、特に、半導体装置のドレイン領域におけるコン
タクトおよびその形成方法に関する。
【０００２】
【従来の技術】図２に従来の半導体装置の一例として、
ＥＰＲＯＭのドレイン領域におけるコンタクトを形成す
る工程の断面図を示す。図２（ａ）において、１はＳｉ
基板、２はドレイン領域、３は酸化膜、４はフローティ
ングゲート、５はコントロールゲートであり、フローテ
ィングゲート４とコントロールゲート５で２層ポリシリ
コンゲートを構成している。次に図２（ｂ）のように酸
化膜３上にさらに絶縁膜６を形成し、酸化膜３および絶
縁膜６を選択的に除去することにより、コンタクトホー
ルを形成したのち図２（ｃ）のようにドレイン電極配線
となる導電層７を形成する。
ＥＰＲＯＭのドレイン領域におけるコンタクトを形成す
る工程の断面図を示す。図２（ａ）において、１はＳｉ
基板、２はドレイン領域、３は酸化膜、４はフローティ
ングゲート、５はコントロールゲートであり、フローテ
ィングゲート４とコントロールゲート５で２層ポリシリ
コンゲートを構成している。次に図２（ｂ）のように酸
化膜３上にさらに絶縁膜６を形成し、酸化膜３および絶
縁膜６を選択的に除去することにより、コンタクトホー
ルを形成したのち図２（ｃ）のようにドレイン電極配線
となる導電層７を形成する。
【０００３】ここで、ＥＰＲＯＭのビット線のドレイン
領域におけるコンタクトを形成する際には、プロセスの
安定化を図るために、絶縁膜の平坦部にコンタクトホー
ルを開口することが必要である。しかしながら、上述し
た従来の方法では、段差の大きなＥＰＲＯＭ上に直接絶
縁膜を被着させているので、絶縁膜の平坦性を考える
と、ゲート電極端部８，９から一定の余裕間隔を設けて
開口しなければならない。そのため、互いに隣接するＥ
ＰＲＯＭゲート電極間隔（ゲート電極端部８，９間の距
離）は、例えば２．８μｍ程度必要になってしまい、高
集積化の妨げになっていた。
領域におけるコンタクトを形成する際には、プロセスの
安定化を図るために、絶縁膜の平坦部にコンタクトホー
ルを開口することが必要である。しかしながら、上述し
た従来の方法では、段差の大きなＥＰＲＯＭ上に直接絶
縁膜を被着させているので、絶縁膜の平坦性を考える
と、ゲート電極端部８，９から一定の余裕間隔を設けて
開口しなければならない。そのため、互いに隣接するＥ
ＰＲＯＭゲート電極間隔（ゲート電極端部８，９間の距
離）は、例えば２．８μｍ程度必要になってしまい、高
集積化の妨げになっていた。
【０００４】
【発明が解決しようとする課題】上述したように半導体
装置のビット線のドレイン領域におけるコンタクトを形
成するためには、プロセスの安定化を図るために、絶縁
膜の平坦部にコンタクトホールを開口しなければならな
いが、従来の技術では段差の大きいゲート電極上に直接
絶縁膜を被着させているので、コンタクトホールを開口
する部分の絶縁膜の平坦性を考慮すると、ゲート電極端
部からある一定の余裕間隔を設けて開口しなければなら
なかった。そのため、隣接する相互のゲート電極間隔が
大きくなってしまい、高集積化の妨げになっていた。
装置のビット線のドレイン領域におけるコンタクトを形
成するためには、プロセスの安定化を図るために、絶縁
膜の平坦部にコンタクトホールを開口しなければならな
いが、従来の技術では段差の大きいゲート電極上に直接
絶縁膜を被着させているので、コンタクトホールを開口
する部分の絶縁膜の平坦性を考慮すると、ゲート電極端
部からある一定の余裕間隔を設けて開口しなければなら
なかった。そのため、隣接する相互のゲート電極間隔が
大きくなってしまい、高集積化の妨げになっていた。
【０００５】さらに、特開昭６０−１４０８７０号公報
には、基板およびゲート電極上に形成された絶縁膜のゲ
ート電極およびソース、ドレイン領域上の部分にコンタ
クトホールを開口し、この開口部を埋込みコンタクト層
によって埋込む発明が開示されている。しかしながら、
この発明においては絶縁膜の平坦化はなされておらず、
その上に形成する配線層に支障を来すことが考えられ
る。
には、基板およびゲート電極上に形成された絶縁膜のゲ
ート電極およびソース、ドレイン領域上の部分にコンタ
クトホールを開口し、この開口部を埋込みコンタクト層
によって埋込む発明が開示されている。しかしながら、
この発明においては絶縁膜の平坦化はなされておらず、
その上に形成する配線層に支障を来すことが考えられ
る。
【０００６】さらに、特開昭６１−２１６４７８号公報
には、ソース、ドレイン電極上の導電層を窒化シリコン
膜および酸化シリコン膜で覆ったのちその間にポリシリ
コンを埋込み、ゲート電極を形成する発明が開示されて
いる。しかしながら、この発明においても、隣接する２
つのゲート電極およびその間に埋込まれたポリシリコン
上の絶縁膜を平坦化することは開示されておらず、さら
にその上に形成する配線層に支障を来すことが考えられ
る。また、ポリシリコンを埋込むためにゲート電極上面
に窒化シリコン膜を形成し、ポリシリコンを埋込んだあ
とにその窒化シリコン膜を除去する必要があるため、製
造工程が複雑になるという問題もあった。
には、ソース、ドレイン電極上の導電層を窒化シリコン
膜および酸化シリコン膜で覆ったのちその間にポリシリ
コンを埋込み、ゲート電極を形成する発明が開示されて
いる。しかしながら、この発明においても、隣接する２
つのゲート電極およびその間に埋込まれたポリシリコン
上の絶縁膜を平坦化することは開示されておらず、さら
にその上に形成する配線層に支障を来すことが考えられ
る。また、ポリシリコンを埋込むためにゲート電極上面
に窒化シリコン膜を形成し、ポリシリコンを埋込んだあ
とにその窒化シリコン膜を除去する必要があるため、製
造工程が複雑になるという問題もあった。
【０００７】本発明は、上記従来の技術における問題点
を解決するためになされたものであり、隣接するゲート
電極間を導電層で埋め込み、ゲート電極上面との平坦化
を行なうことにより、集積度の高い半導体装置を得るこ
とを目的とする。
を解決するためになされたものであり、隣接するゲート
電極間を導電層で埋め込み、ゲート電極上面との平坦化
を行なうことにより、集積度の高い半導体装置を得るこ
とを目的とする。
【０００８】
【課題を解決するための手段】本発明における半導体装
置は、半導体基板上に形成された少なくとも２つの隣接
するゲート電極と、前記少なくとも２つの隣接するゲー
ト電極間に形成された第１の導電層と、前記少なくとも
２つの隣接するゲート電極および第１の導電層の上に選
択的に形成された絶縁層と、前記絶縁層および露出した
第１の導電層上に形成された第２の導電層を有すること
を特徴とする。
置は、半導体基板上に形成された少なくとも２つの隣接
するゲート電極と、前記少なくとも２つの隣接するゲー
ト電極間に形成された第１の導電層と、前記少なくとも
２つの隣接するゲート電極および第１の導電層の上に選
択的に形成された絶縁層と、前記絶縁層および露出した
第１の導電層上に形成された第２の導電層を有すること
を特徴とする。
【０００９】また、本発明における半導体装置は、ゲー
ト電極が２層ポリシリコンスタックゲートであることを
特徴とする。
ト電極が２層ポリシリコンスタックゲートであることを
特徴とする。
【００１０】さらに、本発明における半導体装置の製造
方法は、半導体基板上に少なくとも２つの隣接するゲー
ト電極を形成しそれらを熱酸化する工程、前記少なくと
も２つの隣接するゲート電極間を第１の導電層で埋め込
んだ後エッチバックすることにより前記少なくとも２つ
の隣接するゲート電極表面と前記第１の導電層表面を平
坦化する工程、前記少なくとも２つの隣接するゲート電
極および第１の導電層の上に絶縁層を堆積させた後前記
絶縁層を選択的に除去して前記第１の導電層を露出させ
る工程、前記絶縁層および露出した第１の導電層上にさ
らに第２の導電層を形成する工程を含むことを特徴とす
る。
方法は、半導体基板上に少なくとも２つの隣接するゲー
ト電極を形成しそれらを熱酸化する工程、前記少なくと
も２つの隣接するゲート電極間を第１の導電層で埋め込
んだ後エッチバックすることにより前記少なくとも２つ
の隣接するゲート電極表面と前記第１の導電層表面を平
坦化する工程、前記少なくとも２つの隣接するゲート電
極および第１の導電層の上に絶縁層を堆積させた後前記
絶縁層を選択的に除去して前記第１の導電層を露出させ
る工程、前記絶縁層および露出した第１の導電層上にさ
らに第２の導電層を形成する工程を含むことを特徴とす
る。
【００１１】
【作用】この発明によれば、ソース領域またはドレイン
領域のコンタクトホールとゲート電極との間の間隔を狭
くすることができるので、隣接するゲート電極相互の間
隔を狭くすることができ、集積度の高い半導体装置を得
ることができる。また、従来のように隣接するゲート電
極間の谷間でコンタクトをとる必要がなく、メモリ上の
すべてのコンタクトを同じ高さに形成することができる
ので、メモリ領域でのコンタクト形成歩留まりが向上す
る。さらに、ゲート電極および隣接するゲート電極間部
分が平坦化されるので、その上に形成される導電層（第
２導電層）の段切れ等もなく、配線の歩留まり信頼性の
向上を図ることができる。
領域のコンタクトホールとゲート電極との間の間隔を狭
くすることができるので、隣接するゲート電極相互の間
隔を狭くすることができ、集積度の高い半導体装置を得
ることができる。また、従来のように隣接するゲート電
極間の谷間でコンタクトをとる必要がなく、メモリ上の
すべてのコンタクトを同じ高さに形成することができる
ので、メモリ領域でのコンタクト形成歩留まりが向上す
る。さらに、ゲート電極および隣接するゲート電極間部
分が平坦化されるので、その上に形成される導電層（第
２導電層）の段切れ等もなく、配線の歩留まり信頼性の
向上を図ることができる。
【００１２】さらに、この発明によれば、使用する薄膜
形成材料や薄膜形成装置、基板（例えば、プラスチック
基板などにも適用可能）をも選ぶことなく、良好な薄膜
を得ることができる。
形成材料や薄膜形成装置、基板（例えば、プラスチック
基板などにも適用可能）をも選ぶことなく、良好な薄膜
を得ることができる。
【００１３】以下にＥＰＲＯＭを例に挙げ、実施例を用
いて本発明をより詳細に説明する。図１に本発明による
半導体装置の製造方法を示す。まず、図１（ａ）に示す
ように、基板１０上に、フローティングゲート１１、コ
ントロールゲート１２、酸化膜２０からなるＥＰＲＯＭ
の２層ポリシリコンスタックゲートを形成し、ドレイン
となる領域に、基板とは反対導電型の不純物を導入して
活性領域１４を形成したのち熱酸化し、熱酸化膜１３を
形成する。ここでは基板１０としてＰ型シリコン基板、
不純物としてＮ型不純物を用いている。なお、このＮ型
活性領域の注入量および注入エネルギーは、本実施例に
おいては、各々６Ｅ１５／ｃｍ2、５０ＫｅＶとし、ま
た、その後の熱酸化は９５０℃で１０分間行なってい
る。ここまでは従来の技術と同様にして作製できる。次
に図１（ｂ）に示すように、酸化膜１３の所定の部分を
エッチングすることにより、ドレイン領域に対するコン
タクトホールを開口する。その後６５０℃で気相成長を
行なうことにより、全面にＮ型ポリシリコンを約１００
００Å被着させ、隣接する相互のゲート電極間をポリシ
リコン１５で埋め込む。次に図１（ｃ）に示すように、
ポリシリコン１５をエッチバックすることにより、ゲー
ト電極と埋込みポリシリコンの平坦化を行なう。ここで
は、ポリシリコン１５のエッチバックは、ＣＣｌ4、Ｈ
Ｂｒ等によって異方性エッチングすることによって行な
っている。その後写真製版により不要なポリシリコン１
５をエッチングして隣接する相互のビットラインの分離
を行なう（図１（ｃ）の奥行き方向）。次に図１（ｄ）
に示すように、ＣＶＤ法により全面に絶縁膜（ＢＰＳＧ
膜）１６を約８０００Å形成する。最後に図１（ｅ）に
示すように、写真製版により絶縁膜にコンタクトホール
を形成し、ドレイン電極配線１７を積層して、ポリシリ
コン１５と配線とのコンタクトを形成する。
いて本発明をより詳細に説明する。図１に本発明による
半導体装置の製造方法を示す。まず、図１（ａ）に示す
ように、基板１０上に、フローティングゲート１１、コ
ントロールゲート１２、酸化膜２０からなるＥＰＲＯＭ
の２層ポリシリコンスタックゲートを形成し、ドレイン
となる領域に、基板とは反対導電型の不純物を導入して
活性領域１４を形成したのち熱酸化し、熱酸化膜１３を
形成する。ここでは基板１０としてＰ型シリコン基板、
不純物としてＮ型不純物を用いている。なお、このＮ型
活性領域の注入量および注入エネルギーは、本実施例に
おいては、各々６Ｅ１５／ｃｍ2、５０ＫｅＶとし、ま
た、その後の熱酸化は９５０℃で１０分間行なってい
る。ここまでは従来の技術と同様にして作製できる。次
に図１（ｂ）に示すように、酸化膜１３の所定の部分を
エッチングすることにより、ドレイン領域に対するコン
タクトホールを開口する。その後６５０℃で気相成長を
行なうことにより、全面にＮ型ポリシリコンを約１００
００Å被着させ、隣接する相互のゲート電極間をポリシ
リコン１５で埋め込む。次に図１（ｃ）に示すように、
ポリシリコン１５をエッチバックすることにより、ゲー
ト電極と埋込みポリシリコンの平坦化を行なう。ここで
は、ポリシリコン１５のエッチバックは、ＣＣｌ4、Ｈ
Ｂｒ等によって異方性エッチングすることによって行な
っている。その後写真製版により不要なポリシリコン１
５をエッチングして隣接する相互のビットラインの分離
を行なう（図１（ｃ）の奥行き方向）。次に図１（ｄ）
に示すように、ＣＶＤ法により全面に絶縁膜（ＢＰＳＧ
膜）１６を約８０００Å形成する。最後に図１（ｅ）に
示すように、写真製版により絶縁膜にコンタクトホール
を形成し、ドレイン電極配線１７を積層して、ポリシリ
コン１５と配線とのコンタクトを形成する。
【００１４】上述した構成によれば、ゲート電極端部１
８および１９の間隔は約１．８μｍとすることができ、
従来の技術と比較して大幅に集積度を高めることができ
る。
８および１９の間隔は約１．８μｍとすることができ、
従来の技術と比較して大幅に集積度を高めることができ
る。
【００１５】なお、本発明においては、半導体基板上に
形成された少なくとも２つの隣接するゲート電極に関す
るものとして説明している。これは、半導体基板上に多
数形成されるゲート電極のうち隣接する少なくとも２つ
のゲート電極間で上述したような構成になっていれば本
発明の適用範囲に属するということを意味するものであ
る。
形成された少なくとも２つの隣接するゲート電極に関す
るものとして説明している。これは、半導体基板上に多
数形成されるゲート電極のうち隣接する少なくとも２つ
のゲート電極間で上述したような構成になっていれば本
発明の適用範囲に属するということを意味するものであ
る。
【００１６】また、本実施例においては、ドレイン領域
上にコンタクトを形成する場合を説明したが、ソース領
域上にコンタクトを形成する場合においても本発明は適
用できることは言うまでもない。
上にコンタクトを形成する場合を説明したが、ソース領
域上にコンタクトを形成する場合においても本発明は適
用できることは言うまでもない。
【００１７】さらに、本実施例においては、ゲート電極
の高さが比較的高く、本発明の効果がより顕著に表われ
るＥＰＲＯＭを例として取り上げたが、本発明の趣旨を
逸脱しない範囲で他の半導体装置に対しても適用でき
る。
の高さが比較的高く、本発明の効果がより顕著に表われ
るＥＰＲＯＭを例として取り上げたが、本発明の趣旨を
逸脱しない範囲で他の半導体装置に対しても適用でき
る。
【００１８】
【発明の効果】以上のように本発明においては、コンタ
クトホールとゲート電極との間の間隔を狭くすることが
できるので、隣接するゲート電極相互の間隔を狭くする
ことができ、集積度の高い半導体装置を得ることができ
る。また、従来のように隣接するゲート電極間の谷間で
コンタクトをとる必要がなく、メモリ上のすべてのコン
タクトを同じ高さに形成することができるので、メモリ
領域でのコンタクト形成歩留まりが向上する。さらに、
ゲート電極および隣接するゲート電極間部分が平坦化さ
れるので、その上に形成される導電層（第２導電層）の
段切れ等もなく、配線の歩留まり信頼性の向上を図るこ
とができる。
クトホールとゲート電極との間の間隔を狭くすることが
できるので、隣接するゲート電極相互の間隔を狭くする
ことができ、集積度の高い半導体装置を得ることができ
る。また、従来のように隣接するゲート電極間の谷間で
コンタクトをとる必要がなく、メモリ上のすべてのコン
タクトを同じ高さに形成することができるので、メモリ
領域でのコンタクト形成歩留まりが向上する。さらに、
ゲート電極および隣接するゲート電極間部分が平坦化さ
れるので、その上に形成される導電層（第２導電層）の
段切れ等もなく、配線の歩留まり信頼性の向上を図るこ
とができる。
【図１】本発明によるＥＰＲＯＭのドレイン領域におけ
るコンタクトを形成する工程の断面図である。
るコンタクトを形成する工程の断面図である。
【図２】従来のＥＰＲＯＭのドレイン領域におけるコン
タクトを形成する工程の断面図である。
タクトを形成する工程の断面図である。
１，１０ 基板 ２，１１ フローティングゲート ３，１２ コントロールゲート ４，１３，２０ 酸化膜 ５，１４ 活性領域（ドレイン領域） １５ 導電層（埋込みポリシリコン） ６，１６ 絶縁膜 ７，１７ 導電層（配線） ８，９，１８，１９ ゲート電極端部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8247 29/788 29/792
Claims (3)
- 【請求項１】半導体基板上に形成された少なくとも２つ
の隣接するゲート電極と、前記少なくとも２つの隣接す
るゲート電極間に形成された第１の導電層と、前記少な
くとも２つの隣接するゲート電極および第１の導電層の
上に選択的に形成された絶縁層と、前記絶縁層および露
出した第１の導電層上に形成された第２の導電層を有す
ることを特徴とする半導体装置。 - 【請求項２】前記ゲート電極は２層ポリシリコンスタッ
クゲートであることを特徴とする請求項１に記載の半導
体装置。 - 【請求項３】半導体基板上に少なくとも２つの隣接する
ゲート電極を形成しそれらを酸化する工程、前記少なく
とも２つの隣接するゲート電極間を第１の導電層で埋め
込んだ後エッチバックすることにより前記少なくとも２
つの隣接するゲート電極表面と前記第１の導電層表面を
平坦化する工程、前記少なくとも２つの隣接するゲート
電極および第１の導電層の上に絶縁層を堆積させた後前
記絶縁層を選択的に除去して前記第１の導電層を露出さ
せる工程、前記絶縁層および露出した第１の導電層上に
さらに第２の導電層を形成する工程を含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22757293A JPH0786205A (ja) | 1993-09-13 | 1993-09-13 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22757293A JPH0786205A (ja) | 1993-09-13 | 1993-09-13 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786205A true JPH0786205A (ja) | 1995-03-31 |
Family
ID=16863019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22757293A Pending JPH0786205A (ja) | 1993-09-13 | 1993-09-13 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786205A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100940644B1 (ko) * | 2007-12-27 | 2010-02-05 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조방법 |
-
1993
- 1993-09-13 JP JP22757293A patent/JPH0786205A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100940644B1 (ko) * | 2007-12-27 | 2010-02-05 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조방법 |
| US7884441B2 (en) | 2007-12-27 | 2011-02-08 | Dongbu Hitek Co., Ltd. | Semiconductor device having polysilicon bit line contact |
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