JPH0786205A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH0786205A JPH0786205A JP22757293A JP22757293A JPH0786205A JP H0786205 A JPH0786205 A JP H0786205A JP 22757293 A JP22757293 A JP 22757293A JP 22757293 A JP22757293 A JP 22757293A JP H0786205 A JPH0786205 A JP H0786205A
- Authority
- JP
- Japan
- Prior art keywords
- conductive layer
- gate electrodes
- poly
- adjacent
- adjacent gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Non-Volatile Memory (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】 (修正有)
【目的】隣接するゲート電極間を導電層で埋込み、ゲー
ト電極上面との平坦化を行うことにより、集積度の高い
半導体装置を得る。 【構成】P型Si基板10上に浮遊ゲート11、コント
ロール12と酸化膜20よりなるEPROMの2層ポリ
Siスタックゲートを形成し、ドレインとなる領域にN
型不純物を導入して活性領域14を形成後、熱酸化膜1
3を形成する。酸化膜の所定部分をエッチしドレイン領
域に対するコンタクト孔を開口した後、全面にN型ポリ
SiをCVD法で被着させ、隣接するゲート電極間をポ
リSi15で埋込む。次に異方性エッチングによりゲー
ト電極と埋込みポリSiを平坦化する。さらに全面にB
PSG絶縁膜16を形成後コンタクト孔を開口し、ドレ
イン電極配線17を積層してポリSiと配線を接続させ
る。上記構成で2つの隣接ゲート電極端部18と19の
間隔を約1.8μmにでき、集積度を大幅向上できる。
ト電極上面との平坦化を行うことにより、集積度の高い
半導体装置を得る。 【構成】P型Si基板10上に浮遊ゲート11、コント
ロール12と酸化膜20よりなるEPROMの2層ポリ
Siスタックゲートを形成し、ドレインとなる領域にN
型不純物を導入して活性領域14を形成後、熱酸化膜1
3を形成する。酸化膜の所定部分をエッチしドレイン領
域に対するコンタクト孔を開口した後、全面にN型ポリ
SiをCVD法で被着させ、隣接するゲート電極間をポ
リSi15で埋込む。次に異方性エッチングによりゲー
ト電極と埋込みポリSiを平坦化する。さらに全面にB
PSG絶縁膜16を形成後コンタクト孔を開口し、ドレ
イン電極配線17を積層してポリSiと配線を接続させ
る。上記構成で2つの隣接ゲート電極端部18と19の
間隔を約1.8μmにでき、集積度を大幅向上できる。
Description
【0001】
【産業上の利用分野】本発明は半導体装置およびその製
造方法、特に、半導体装置のドレイン領域におけるコン
タクトおよびその形成方法に関する。
造方法、特に、半導体装置のドレイン領域におけるコン
タクトおよびその形成方法に関する。
【0002】
【従来の技術】図2に従来の半導体装置の一例として、
EPROMのドレイン領域におけるコンタクトを形成す
る工程の断面図を示す。図2(a)において、1はSi
基板、2はドレイン領域、3は酸化膜、4はフローティ
ングゲート、5はコントロールゲートであり、フローテ
ィングゲート4とコントロールゲート5で2層ポリシリ
コンゲートを構成している。次に図2(b)のように酸
化膜3上にさらに絶縁膜6を形成し、酸化膜3および絶
縁膜6を選択的に除去することにより、コンタクトホー
ルを形成したのち図2(c)のようにドレイン電極配線
となる導電層7を形成する。
EPROMのドレイン領域におけるコンタクトを形成す
る工程の断面図を示す。図2(a)において、1はSi
基板、2はドレイン領域、3は酸化膜、4はフローティ
ングゲート、5はコントロールゲートであり、フローテ
ィングゲート4とコントロールゲート5で2層ポリシリ
コンゲートを構成している。次に図2(b)のように酸
化膜3上にさらに絶縁膜6を形成し、酸化膜3および絶
縁膜6を選択的に除去することにより、コンタクトホー
ルを形成したのち図2(c)のようにドレイン電極配線
となる導電層7を形成する。
【0003】ここで、EPROMのビット線のドレイン
領域におけるコンタクトを形成する際には、プロセスの
安定化を図るために、絶縁膜の平坦部にコンタクトホー
ルを開口することが必要である。しかしながら、上述し
た従来の方法では、段差の大きなEPROM上に直接絶
縁膜を被着させているので、絶縁膜の平坦性を考える
と、ゲート電極端部8,9から一定の余裕間隔を設けて
開口しなければならない。そのため、互いに隣接するE
PROMゲート電極間隔(ゲート電極端部8,9間の距
離)は、例えば2.8μm程度必要になってしまい、高
集積化の妨げになっていた。
領域におけるコンタクトを形成する際には、プロセスの
安定化を図るために、絶縁膜の平坦部にコンタクトホー
ルを開口することが必要である。しかしながら、上述し
た従来の方法では、段差の大きなEPROM上に直接絶
縁膜を被着させているので、絶縁膜の平坦性を考える
と、ゲート電極端部8,9から一定の余裕間隔を設けて
開口しなければならない。そのため、互いに隣接するE
PROMゲート電極間隔(ゲート電極端部8,9間の距
離)は、例えば2.8μm程度必要になってしまい、高
集積化の妨げになっていた。
【0004】
【発明が解決しようとする課題】上述したように半導体
装置のビット線のドレイン領域におけるコンタクトを形
成するためには、プロセスの安定化を図るために、絶縁
膜の平坦部にコンタクトホールを開口しなければならな
いが、従来の技術では段差の大きいゲート電極上に直接
絶縁膜を被着させているので、コンタクトホールを開口
する部分の絶縁膜の平坦性を考慮すると、ゲート電極端
部からある一定の余裕間隔を設けて開口しなければなら
なかった。そのため、隣接する相互のゲート電極間隔が
大きくなってしまい、高集積化の妨げになっていた。
装置のビット線のドレイン領域におけるコンタクトを形
成するためには、プロセスの安定化を図るために、絶縁
膜の平坦部にコンタクトホールを開口しなければならな
いが、従来の技術では段差の大きいゲート電極上に直接
絶縁膜を被着させているので、コンタクトホールを開口
する部分の絶縁膜の平坦性を考慮すると、ゲート電極端
部からある一定の余裕間隔を設けて開口しなければなら
なかった。そのため、隣接する相互のゲート電極間隔が
大きくなってしまい、高集積化の妨げになっていた。
【0005】さらに、特開昭60−140870号公報
には、基板およびゲート電極上に形成された絶縁膜のゲ
ート電極およびソース、ドレイン領域上の部分にコンタ
クトホールを開口し、この開口部を埋込みコンタクト層
によって埋込む発明が開示されている。しかしながら、
この発明においては絶縁膜の平坦化はなされておらず、
その上に形成する配線層に支障を来すことが考えられ
る。
には、基板およびゲート電極上に形成された絶縁膜のゲ
ート電極およびソース、ドレイン領域上の部分にコンタ
クトホールを開口し、この開口部を埋込みコンタクト層
によって埋込む発明が開示されている。しかしながら、
この発明においては絶縁膜の平坦化はなされておらず、
その上に形成する配線層に支障を来すことが考えられ
る。
【0006】さらに、特開昭61−216478号公報
には、ソース、ドレイン電極上の導電層を窒化シリコン
膜および酸化シリコン膜で覆ったのちその間にポリシリ
コンを埋込み、ゲート電極を形成する発明が開示されて
いる。しかしながら、この発明においても、隣接する2
つのゲート電極およびその間に埋込まれたポリシリコン
上の絶縁膜を平坦化することは開示されておらず、さら
にその上に形成する配線層に支障を来すことが考えられ
る。また、ポリシリコンを埋込むためにゲート電極上面
に窒化シリコン膜を形成し、ポリシリコンを埋込んだあ
とにその窒化シリコン膜を除去する必要があるため、製
造工程が複雑になるという問題もあった。
には、ソース、ドレイン電極上の導電層を窒化シリコン
膜および酸化シリコン膜で覆ったのちその間にポリシリ
コンを埋込み、ゲート電極を形成する発明が開示されて
いる。しかしながら、この発明においても、隣接する2
つのゲート電極およびその間に埋込まれたポリシリコン
上の絶縁膜を平坦化することは開示されておらず、さら
にその上に形成する配線層に支障を来すことが考えられ
る。また、ポリシリコンを埋込むためにゲート電極上面
に窒化シリコン膜を形成し、ポリシリコンを埋込んだあ
とにその窒化シリコン膜を除去する必要があるため、製
造工程が複雑になるという問題もあった。
【0007】本発明は、上記従来の技術における問題点
を解決するためになされたものであり、隣接するゲート
電極間を導電層で埋め込み、ゲート電極上面との平坦化
を行なうことにより、集積度の高い半導体装置を得るこ
とを目的とする。
を解決するためになされたものであり、隣接するゲート
電極間を導電層で埋め込み、ゲート電極上面との平坦化
を行なうことにより、集積度の高い半導体装置を得るこ
とを目的とする。
【0008】
【課題を解決するための手段】本発明における半導体装
置は、半導体基板上に形成された少なくとも2つの隣接
するゲート電極と、前記少なくとも2つの隣接するゲー
ト電極間に形成された第1の導電層と、前記少なくとも
2つの隣接するゲート電極および第1の導電層の上に選
択的に形成された絶縁層と、前記絶縁層および露出した
第1の導電層上に形成された第2の導電層を有すること
を特徴とする。
置は、半導体基板上に形成された少なくとも2つの隣接
するゲート電極と、前記少なくとも2つの隣接するゲー
ト電極間に形成された第1の導電層と、前記少なくとも
2つの隣接するゲート電極および第1の導電層の上に選
択的に形成された絶縁層と、前記絶縁層および露出した
第1の導電層上に形成された第2の導電層を有すること
を特徴とする。
【0009】また、本発明における半導体装置は、ゲー
ト電極が2層ポリシリコンスタックゲートであることを
特徴とする。
ト電極が2層ポリシリコンスタックゲートであることを
特徴とする。
【0010】さらに、本発明における半導体装置の製造
方法は、半導体基板上に少なくとも2つの隣接するゲー
ト電極を形成しそれらを熱酸化する工程、前記少なくと
も2つの隣接するゲート電極間を第1の導電層で埋め込
んだ後エッチバックすることにより前記少なくとも2つ
の隣接するゲート電極表面と前記第1の導電層表面を平
坦化する工程、前記少なくとも2つの隣接するゲート電
極および第1の導電層の上に絶縁層を堆積させた後前記
絶縁層を選択的に除去して前記第1の導電層を露出させ
る工程、前記絶縁層および露出した第1の導電層上にさ
らに第2の導電層を形成する工程を含むことを特徴とす
る。
方法は、半導体基板上に少なくとも2つの隣接するゲー
ト電極を形成しそれらを熱酸化する工程、前記少なくと
も2つの隣接するゲート電極間を第1の導電層で埋め込
んだ後エッチバックすることにより前記少なくとも2つ
の隣接するゲート電極表面と前記第1の導電層表面を平
坦化する工程、前記少なくとも2つの隣接するゲート電
極および第1の導電層の上に絶縁層を堆積させた後前記
絶縁層を選択的に除去して前記第1の導電層を露出させ
る工程、前記絶縁層および露出した第1の導電層上にさ
らに第2の導電層を形成する工程を含むことを特徴とす
る。
【0011】
【作用】この発明によれば、ソース領域またはドレイン
領域のコンタクトホールとゲート電極との間の間隔を狭
くすることができるので、隣接するゲート電極相互の間
隔を狭くすることができ、集積度の高い半導体装置を得
ることができる。また、従来のように隣接するゲート電
極間の谷間でコンタクトをとる必要がなく、メモリ上の
すべてのコンタクトを同じ高さに形成することができる
ので、メモリ領域でのコンタクト形成歩留まりが向上す
る。さらに、ゲート電極および隣接するゲート電極間部
分が平坦化されるので、その上に形成される導電層(第
2導電層)の段切れ等もなく、配線の歩留まり信頼性の
向上を図ることができる。
領域のコンタクトホールとゲート電極との間の間隔を狭
くすることができるので、隣接するゲート電極相互の間
隔を狭くすることができ、集積度の高い半導体装置を得
ることができる。また、従来のように隣接するゲート電
極間の谷間でコンタクトをとる必要がなく、メモリ上の
すべてのコンタクトを同じ高さに形成することができる
ので、メモリ領域でのコンタクト形成歩留まりが向上す
る。さらに、ゲート電極および隣接するゲート電極間部
分が平坦化されるので、その上に形成される導電層(第
2導電層)の段切れ等もなく、配線の歩留まり信頼性の
向上を図ることができる。
【0012】さらに、この発明によれば、使用する薄膜
形成材料や薄膜形成装置、基板(例えば、プラスチック
基板などにも適用可能)をも選ぶことなく、良好な薄膜
を得ることができる。
形成材料や薄膜形成装置、基板(例えば、プラスチック
基板などにも適用可能)をも選ぶことなく、良好な薄膜
を得ることができる。
【0013】以下にEPROMを例に挙げ、実施例を用
いて本発明をより詳細に説明する。図1に本発明による
半導体装置の製造方法を示す。まず、図1(a)に示す
ように、基板10上に、フローティングゲート11、コ
ントロールゲート12、酸化膜20からなるEPROM
の2層ポリシリコンスタックゲートを形成し、ドレイン
となる領域に、基板とは反対導電型の不純物を導入して
活性領域14を形成したのち熱酸化し、熱酸化膜13を
形成する。ここでは基板10としてP型シリコン基板、
不純物としてN型不純物を用いている。なお、このN型
活性領域の注入量および注入エネルギーは、本実施例に
おいては、各々6E15/cm2、50KeVとし、ま
た、その後の熱酸化は950℃で10分間行なってい
る。ここまでは従来の技術と同様にして作製できる。次
に図1(b)に示すように、酸化膜13の所定の部分を
エッチングすることにより、ドレイン領域に対するコン
タクトホールを開口する。その後650℃で気相成長を
行なうことにより、全面にN型ポリシリコンを約100
00Å被着させ、隣接する相互のゲート電極間をポリシ
リコン15で埋め込む。次に図1(c)に示すように、
ポリシリコン15をエッチバックすることにより、ゲー
ト電極と埋込みポリシリコンの平坦化を行なう。ここで
は、ポリシリコン15のエッチバックは、CCl4、H
Br等によって異方性エッチングすることによって行な
っている。その後写真製版により不要なポリシリコン1
5をエッチングして隣接する相互のビットラインの分離
を行なう(図1(c)の奥行き方向)。次に図1(d)
に示すように、CVD法により全面に絶縁膜(BPSG
膜)16を約8000Å形成する。最後に図1(e)に
示すように、写真製版により絶縁膜にコンタクトホール
を形成し、ドレイン電極配線17を積層して、ポリシリ
コン15と配線とのコンタクトを形成する。
いて本発明をより詳細に説明する。図1に本発明による
半導体装置の製造方法を示す。まず、図1(a)に示す
ように、基板10上に、フローティングゲート11、コ
ントロールゲート12、酸化膜20からなるEPROM
の2層ポリシリコンスタックゲートを形成し、ドレイン
となる領域に、基板とは反対導電型の不純物を導入して
活性領域14を形成したのち熱酸化し、熱酸化膜13を
形成する。ここでは基板10としてP型シリコン基板、
不純物としてN型不純物を用いている。なお、このN型
活性領域の注入量および注入エネルギーは、本実施例に
おいては、各々6E15/cm2、50KeVとし、ま
た、その後の熱酸化は950℃で10分間行なってい
る。ここまでは従来の技術と同様にして作製できる。次
に図1(b)に示すように、酸化膜13の所定の部分を
エッチングすることにより、ドレイン領域に対するコン
タクトホールを開口する。その後650℃で気相成長を
行なうことにより、全面にN型ポリシリコンを約100
00Å被着させ、隣接する相互のゲート電極間をポリシ
リコン15で埋め込む。次に図1(c)に示すように、
ポリシリコン15をエッチバックすることにより、ゲー
ト電極と埋込みポリシリコンの平坦化を行なう。ここで
は、ポリシリコン15のエッチバックは、CCl4、H
Br等によって異方性エッチングすることによって行な
っている。その後写真製版により不要なポリシリコン1
5をエッチングして隣接する相互のビットラインの分離
を行なう(図1(c)の奥行き方向)。次に図1(d)
に示すように、CVD法により全面に絶縁膜(BPSG
膜)16を約8000Å形成する。最後に図1(e)に
示すように、写真製版により絶縁膜にコンタクトホール
を形成し、ドレイン電極配線17を積層して、ポリシリ
コン15と配線とのコンタクトを形成する。
【0014】上述した構成によれば、ゲート電極端部1
8および19の間隔は約1.8μmとすることができ、
従来の技術と比較して大幅に集積度を高めることができ
る。
8および19の間隔は約1.8μmとすることができ、
従来の技術と比較して大幅に集積度を高めることができ
る。
【0015】なお、本発明においては、半導体基板上に
形成された少なくとも2つの隣接するゲート電極に関す
るものとして説明している。これは、半導体基板上に多
数形成されるゲート電極のうち隣接する少なくとも2つ
のゲート電極間で上述したような構成になっていれば本
発明の適用範囲に属するということを意味するものであ
る。
形成された少なくとも2つの隣接するゲート電極に関す
るものとして説明している。これは、半導体基板上に多
数形成されるゲート電極のうち隣接する少なくとも2つ
のゲート電極間で上述したような構成になっていれば本
発明の適用範囲に属するということを意味するものであ
る。
【0016】また、本実施例においては、ドレイン領域
上にコンタクトを形成する場合を説明したが、ソース領
域上にコンタクトを形成する場合においても本発明は適
用できることは言うまでもない。
上にコンタクトを形成する場合を説明したが、ソース領
域上にコンタクトを形成する場合においても本発明は適
用できることは言うまでもない。
【0017】さらに、本実施例においては、ゲート電極
の高さが比較的高く、本発明の効果がより顕著に表われ
るEPROMを例として取り上げたが、本発明の趣旨を
逸脱しない範囲で他の半導体装置に対しても適用でき
る。
の高さが比較的高く、本発明の効果がより顕著に表われ
るEPROMを例として取り上げたが、本発明の趣旨を
逸脱しない範囲で他の半導体装置に対しても適用でき
る。
【0018】
【発明の効果】以上のように本発明においては、コンタ
クトホールとゲート電極との間の間隔を狭くすることが
できるので、隣接するゲート電極相互の間隔を狭くする
ことができ、集積度の高い半導体装置を得ることができ
る。また、従来のように隣接するゲート電極間の谷間で
コンタクトをとる必要がなく、メモリ上のすべてのコン
タクトを同じ高さに形成することができるので、メモリ
領域でのコンタクト形成歩留まりが向上する。さらに、
ゲート電極および隣接するゲート電極間部分が平坦化さ
れるので、その上に形成される導電層(第2導電層)の
段切れ等もなく、配線の歩留まり信頼性の向上を図るこ
とができる。
クトホールとゲート電極との間の間隔を狭くすることが
できるので、隣接するゲート電極相互の間隔を狭くする
ことができ、集積度の高い半導体装置を得ることができ
る。また、従来のように隣接するゲート電極間の谷間で
コンタクトをとる必要がなく、メモリ上のすべてのコン
タクトを同じ高さに形成することができるので、メモリ
領域でのコンタクト形成歩留まりが向上する。さらに、
ゲート電極および隣接するゲート電極間部分が平坦化さ
れるので、その上に形成される導電層(第2導電層)の
段切れ等もなく、配線の歩留まり信頼性の向上を図るこ
とができる。
【図1】本発明によるEPROMのドレイン領域におけ
るコンタクトを形成する工程の断面図である。
るコンタクトを形成する工程の断面図である。
【図2】従来のEPROMのドレイン領域におけるコン
タクトを形成する工程の断面図である。
タクトを形成する工程の断面図である。
1,10 基板 2,11 フローティングゲート 3,12 コントロールゲート 4,13,20 酸化膜 5,14 活性領域(ドレイン領域) 15 導電層(埋込みポリシリコン) 6,16 絶縁膜 7,17 導電層(配線) 8,9,18,19 ゲート電極端部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/8247 29/788 29/792
Claims (3)
- 【請求項1】半導体基板上に形成された少なくとも2つ
の隣接するゲート電極と、前記少なくとも2つの隣接す
るゲート電極間に形成された第1の導電層と、前記少な
くとも2つの隣接するゲート電極および第1の導電層の
上に選択的に形成された絶縁層と、前記絶縁層および露
出した第1の導電層上に形成された第2の導電層を有す
ることを特徴とする半導体装置。 - 【請求項2】前記ゲート電極は2層ポリシリコンスタッ
クゲートであることを特徴とする請求項1に記載の半導
体装置。 - 【請求項3】半導体基板上に少なくとも2つの隣接する
ゲート電極を形成しそれらを酸化する工程、前記少なく
とも2つの隣接するゲート電極間を第1の導電層で埋め
込んだ後エッチバックすることにより前記少なくとも2
つの隣接するゲート電極表面と前記第1の導電層表面を
平坦化する工程、前記少なくとも2つの隣接するゲート
電極および第1の導電層の上に絶縁層を堆積させた後前
記絶縁層を選択的に除去して前記第1の導電層を露出さ
せる工程、前記絶縁層および露出した第1の導電層上に
さらに第2の導電層を形成する工程を含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22757293A JPH0786205A (ja) | 1993-09-13 | 1993-09-13 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22757293A JPH0786205A (ja) | 1993-09-13 | 1993-09-13 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0786205A true JPH0786205A (ja) | 1995-03-31 |
Family
ID=16863019
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22757293A Pending JPH0786205A (ja) | 1993-09-13 | 1993-09-13 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0786205A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100940644B1 (ko) * | 2007-12-27 | 2010-02-05 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조방법 |
-
1993
- 1993-09-13 JP JP22757293A patent/JPH0786205A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100940644B1 (ko) * | 2007-12-27 | 2010-02-05 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조방법 |
US7884441B2 (en) | 2007-12-27 | 2011-02-08 | Dongbu Hitek Co., Ltd. | Semiconductor device having polysilicon bit line contact |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH05304297A (ja) | 電力用半導体装置およびその製造方法 | |
US5834816A (en) | MOSFET having tapered gate electrode | |
JPH06252359A (ja) | 半導体装置の製造方法 | |
JP3146316B2 (ja) | 半導体装置及びその製造方法 | |
JPH09205154A (ja) | 半導体装置及びその製造方法 | |
JP2513287B2 (ja) | 積層型メモリセルの製造方法 | |
JP2560517B2 (ja) | 浮遊ゲート型半導体記憶装置およびその製造方法 | |
JPH03220778A (ja) | Mos型不揮発性半導体記憶装置の製造方法 | |
KR100408414B1 (ko) | 반도체 소자 및 그 제조방법 | |
JP2867782B2 (ja) | 半導体不揮発性記憶装置の製造方法 | |
JPH04348070A (ja) | 半導体装置及びその製造方法 | |
JPH0786205A (ja) | 半導体装置およびその製造方法 | |
JP3483090B2 (ja) | 半導体装置の製造方法 | |
JP2833030B2 (ja) | 不揮発性半導体装置の製造方法 | |
US5714787A (en) | Semiconductor device with a reduced element isolation region | |
JP2792089B2 (ja) | 半導体記憶装置の製造方法 | |
US5160988A (en) | Semiconductor device with composite surface insulator | |
JPH1197529A (ja) | 半導体装置の製造方法 | |
JP3190144B2 (ja) | 半導体集積回路の製造方法 | |
JP2855981B2 (ja) | 半導体装置の製造方法 | |
JPS6386560A (ja) | 半導体装置の製造方法 | |
JP2876670B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
JP3047871B2 (ja) | 半導体装置およびその製造方法 | |
JP2822795B2 (ja) | 半導体装置の製造方法 | |
JP2556155B2 (ja) | 半導体装置の製造方法 |