JPH03220778A - Ｍｏｓ型不揮発性半導体記憶装置の製造方法 - Google Patents
Ｍｏｓ型不揮発性半導体記憶装置の製造方法Info
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- JPH03220778A JPH03220778A JP2016838A JP1683890A JPH03220778A JP H03220778 A JPH03220778 A JP H03220778A JP 2016838 A JP2016838 A JP 2016838A JP 1683890 A JP1683890 A JP 1683890A JP H03220778 A JPH03220778 A JP H03220778A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯＳ型不揮発性半導体記憶装置の製造方法
に関し、特に浮遊ゲート電極と制御ゲート電極の積層構
造を有するＭＯＳ型不揮発性半導体装置の製造方法に関
する。
に関し、特に浮遊ゲート電極と制御ゲート電極の積層構
造を有するＭＯＳ型不揮発性半導体装置の製造方法に関
する。
従来、この種のＭＯ３型不揮発性半導体記憶装置の製造
方法は第２図に示す様に、まずＰ型Ｓｉからなる半導体
基板１上に絶縁膜２として例えば３０ｎｍ〜１１００ｎ
の厚さの熱酸化膜を形成しく第２図（ａ））、フォトレ
ジスト膜４を用いた公知のフォトリソグラフィー技術を
用いて絶縁膜２及び半導体基板１の一部を順次選択的に
除去して溝を形成して素子形成領域を区画しく第２図（
ｂ））、フォトレジスト膜４を除去した後に例えば化学
気相成長法（以下ＣＶＤ法と称す）によりリンやホウ素
を含有した酸化シリコン膜を厚さ１０００〜２０００ｎ
ｍ形威し、８０００Ｃ〜１０００℃程度の熱処理を行な
ってリフローして平坦化することによって埋込み絶縁膜
６を形成しく第２図（Ｃ））、全面を半導体基板１の表
面が露出する迄エッチバックしく第２図（ｄ））、ゲー
ト絶縁膜７として例えば厚さ１０〜５０ｎｍの熱酸化膜
を形成し、全面に不純物例えばリンを含有した第１の多
結晶シリコン膜８を例えば厚さｌＯＯ〜５００ｎｍ形威
しく第２図（ｅ））、フォトレジスト膜９を用いた公知
のフ才１へリソグラフィー技術により所定の領域の第１
の多結晶シリコン膜８をエツチング除去しく第２図（ｆ
〉〉、フォトレジスト膜９を除去した後に第１の多結晶
シリコン膜上に第２の絶縁膜１０として例えば厚さ１０
〜１１００ｎの熱酸化膜を形成し、不純物例えばリンを
含有した第２の多結晶シリコン膜１１を形成しく第２図
（ｇ））、所定形状にパタニングして浮遊ゲート電極−
制御ゲート絶縁膜制御ゲート電極の積層構造を形成した
のちこの積層構造及び埋込み絶縁膜８からなるフィール
ド酸化膜をマスクとしてＮ型不純物を注入して半導体基
板１の表面部に拡散層を形成し、眉間絶縁膜■２を形成
し、コンタクト孔を形成し、配線電極１３を形成し、カ
バー絶縁膜１４を形成していた（第２図（ｈ〉）。
方法は第２図に示す様に、まずＰ型Ｓｉからなる半導体
基板１上に絶縁膜２として例えば３０ｎｍ〜１１００ｎ
の厚さの熱酸化膜を形成しく第２図（ａ））、フォトレ
ジスト膜４を用いた公知のフォトリソグラフィー技術を
用いて絶縁膜２及び半導体基板１の一部を順次選択的に
除去して溝を形成して素子形成領域を区画しく第２図（
ｂ））、フォトレジスト膜４を除去した後に例えば化学
気相成長法（以下ＣＶＤ法と称す）によりリンやホウ素
を含有した酸化シリコン膜を厚さ１０００〜２０００ｎ
ｍ形威し、８０００Ｃ〜１０００℃程度の熱処理を行な
ってリフローして平坦化することによって埋込み絶縁膜
６を形成しく第２図（Ｃ））、全面を半導体基板１の表
面が露出する迄エッチバックしく第２図（ｄ））、ゲー
ト絶縁膜７として例えば厚さ１０〜５０ｎｍの熱酸化膜
を形成し、全面に不純物例えばリンを含有した第１の多
結晶シリコン膜８を例えば厚さｌＯＯ〜５００ｎｍ形威
しく第２図（ｅ））、フォトレジスト膜９を用いた公知
のフ才１へリソグラフィー技術により所定の領域の第１
の多結晶シリコン膜８をエツチング除去しく第２図（ｆ
〉〉、フォトレジスト膜９を除去した後に第１の多結晶
シリコン膜上に第２の絶縁膜１０として例えば厚さ１０
〜１１００ｎの熱酸化膜を形成し、不純物例えばリンを
含有した第２の多結晶シリコン膜１１を形成しく第２図
（ｇ））、所定形状にパタニングして浮遊ゲート電極−
制御ゲート絶縁膜制御ゲート電極の積層構造を形成した
のちこの積層構造及び埋込み絶縁膜８からなるフィール
ド酸化膜をマスクとしてＮ型不純物を注入して半導体基
板１の表面部に拡散層を形成し、眉間絶縁膜■２を形成
し、コンタクト孔を形成し、配線電極１３を形成し、カ
バー絶縁膜１４を形成していた（第２図（ｈ〉）。
上述した従来のＭＯ３型不揮発性半導体記憶装置の製造
方法は、第２図（ｆ）に示す様に、第１の多結晶シリコ
ン膜８のパターンを形成する際にフォトリソグラフィー
技術を用いている為に以下の問題点がある。
方法は、第２図（ｆ）に示す様に、第１の多結晶シリコ
ン膜８のパターンを形成する際にフォトリソグラフィー
技術を用いている為に以下の問題点がある。
第３図（ａ）に示す様に、第１の多結晶シリコン膜８の
パターンを形成する際に位置合せずれが生じるのでゲー
ト絶縁膜７を完全に覆う為には位置合せずれに対する余
裕Ｌ２を持たせなければならずパターンが大きくなって
しまう。また、位置合せずれに対する余裕Ｌ２を小さく
してパターンを小さくしようとすると今度は、第１の多
結晶シリコン膜８と第２の多結晶シリコン膜１１との対
向面積が減少しこれらの間の容量値（つまり制御ゲート
電極−浮遊ゲート電極間容量値）が小さくなる為にデー
タの書込・消去スピードのような電気的性能が低下する
と云う問題が生じる。
パターンを形成する際に位置合せずれが生じるのでゲー
ト絶縁膜７を完全に覆う為には位置合せずれに対する余
裕Ｌ２を持たせなければならずパターンが大きくなって
しまう。また、位置合せずれに対する余裕Ｌ２を小さく
してパターンを小さくしようとすると今度は、第１の多
結晶シリコン膜８と第２の多結晶シリコン膜１１との対
向面積が減少しこれらの間の容量値（つまり制御ゲート
電極−浮遊ゲート電極間容量値）が小さくなる為にデー
タの書込・消去スピードのような電気的性能が低下する
と云う問題が生じる。
５
本発明のＭＯ３型不揮発性半導体記憶装置の製造方法は
、半導体基板の一主表面上に絶縁膜及び多結晶シリコン
膜を順次被着する工程と、フォトリソグラフィー技術を
用いて選択的に前記多結晶シリコン膜及び前記絶縁膜及
び前記半導体基板の一部を除去して前記半導体基板に溝
を形成して素子形成領域を区画する工程と、全面に前記
溝が全て埋まらない膜厚の第１の絶縁膜を被着する工程
と、全面に前記溝を全て埋める膜厚の埋込み絶縁膜を堆
積する工程と、前記多結晶シリコン膜の表面が露出する
迄全面をエッチバックする工程と、残った前記多結晶シ
リコン膜及び前記絶縁膜を順次除去した後露出した素子
形成領域の半導体基板表面にゲート絶縁膜を形成する工
程と、全面に不純物を含有した第１の多結晶シリコン膜
を被着する工程と、全面に平坦化物質を被着して表面を
平坦化した後に、前記第１の絶縁膜が露出す迄全面をエ
ッチバックする工程と、前記平坦化物質を除去した後、
前記埋込み絶縁膜の表面が前記第１の多結晶シリコン膜
の底面に一致する迄前記埋込み絶縁膜をエッチバックす
る工程と、前記第１の多結晶シリコン股上に第２の絶縁
膜を形成し、全面に不純物を含有した第２の多結晶シリ
コン膜を被着する工程と、フォトリソグラフィー技術を
用いて前記第２の多結晶シリコン膜、前記第２の絶縁膜
及び前記第１の多結晶シリコン膜を選択的に除去して浮
遊ゲート電極−制御グー１−絶縁膜−制御ゲート電極の
積層構造を形成する工程と前記半導体基板と逆導電型の
不純物を前記半導体基板に選択的に注入してソース領域
及びトレイン領域を形成する工程とを有するというもの
である。
、半導体基板の一主表面上に絶縁膜及び多結晶シリコン
膜を順次被着する工程と、フォトリソグラフィー技術を
用いて選択的に前記多結晶シリコン膜及び前記絶縁膜及
び前記半導体基板の一部を除去して前記半導体基板に溝
を形成して素子形成領域を区画する工程と、全面に前記
溝が全て埋まらない膜厚の第１の絶縁膜を被着する工程
と、全面に前記溝を全て埋める膜厚の埋込み絶縁膜を堆
積する工程と、前記多結晶シリコン膜の表面が露出する
迄全面をエッチバックする工程と、残った前記多結晶シ
リコン膜及び前記絶縁膜を順次除去した後露出した素子
形成領域の半導体基板表面にゲート絶縁膜を形成する工
程と、全面に不純物を含有した第１の多結晶シリコン膜
を被着する工程と、全面に平坦化物質を被着して表面を
平坦化した後に、前記第１の絶縁膜が露出す迄全面をエ
ッチバックする工程と、前記平坦化物質を除去した後、
前記埋込み絶縁膜の表面が前記第１の多結晶シリコン膜
の底面に一致する迄前記埋込み絶縁膜をエッチバックす
る工程と、前記第１の多結晶シリコン股上に第２の絶縁
膜を形成し、全面に不純物を含有した第２の多結晶シリ
コン膜を被着する工程と、フォトリソグラフィー技術を
用いて前記第２の多結晶シリコン膜、前記第２の絶縁膜
及び前記第１の多結晶シリコン膜を選択的に除去して浮
遊ゲート電極−制御グー１−絶縁膜−制御ゲート電極の
積層構造を形成する工程と前記半導体基板と逆導電型の
不純物を前記半導体基板に選択的に注入してソース領域
及びトレイン領域を形成する工程とを有するというもの
である。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｊ）は本発明の一実施例を説明するた
めの工程順に示す半導体チップの縦断面図である。
めの工程順に示す半導体チップの縦断面図である。
まず、Ｐ型Ｓｉからなる半導体基板］−ａ上に絶縁膜２
ａを例えは熱酸化法により厚さ２０〜］、 ＯＯｎ ｍ
形成し、その上に多結晶シリコン膜３ａを例えば化学気
相成長法（以下ＣＶＤ法と称す〉により厚さ１００〜５
００ｎｍ堆積しく第１図（ａ）、公知のフォトリソグラ
フィー技術を用いて所定の領域の多結晶シリコン膜３ａ
、絶縁膜２ａ及び半導体基板１ａの一部を順次エツチン
グ除去して溝を形成して素子形成領域を区画しく第１図
（ｂ））、全面に第１の絶縁膜５ａとして例えばＣＶＤ
法による窒化シリコン膜を厚さ１ｏ〜］、 ＯＯｎ ｍ
形成し、続いて全面に例えばＣＶＤ法による酸化シリコ
ン膜を厚さ１００〜１１０００ｎ堆積し、８００℃〜１
ｏｏｏ℃程度の熱処理を行なって表面を平坦化して埋込
み絶縁膜６ａを形成しく第１図（ｃ））、全面を多結晶
シリコン膜３ａが露出する迄エッチバックしく第１図〈
ｄ））、多結晶シリコンＭ３ａを選択的エツチングによ
り除去し、全面を酸化膜エツチングガスに晒し絶縁膜２
ａを除去して半導体基板１ａの表面を露出させ（第１図
（ｅ））−ゲート絶縁膜７ａを例えば熱酸化法により厚
さ１０〜１１００ｎ形成し、全面に不純物例えばリンを
含有した第１−の多結晶シリコンＭ８ａを例えはＣＶＤ
法により厚さ］、 ＯＯ〜６００ｎｍ形成し、全面に平
坦化物質としてフォトレジスト膜９ａを形成して表面を
平坦化しく第１図（ｆ））、全面を埋込み絶縁膜６ａの
表面か露出する迄エッチバックして、第１の多結晶シリ
コン膜８ａを素子形成領域上に残しく第１図（ｇ））、
フォトレジスト膜９ａを除去した後に、全面を酸化膜エ
ツチングガスに晒し埋込み絶縁膜６ａの表面が第１の多
結晶シリコン膜８ａの底面に一致する迄エツチングしく
第１図（ｈ））、第］の多結晶シリコン膜８ａ上に第２
の絶縁Ｍ ］、 Ｏａを例えは熱酸化法により厚さ１０
〜１１００ｎ形成し、不純物例えはリンを含有した第２
の多結晶シリコン膜１ Ｆ、 ａを例えはＣＶＤ法によ
り厚さ１００〜６００ｎｍ形戒しく第１図（ｉ））、公
知のフォトリソグラフィー技術により第２の多結晶シリ
コン１１ａ、第２の絶縁膜１０ａ及び第１の多結晶シリ
コン膜８ａを順次エツチング除去することによってパタ
ーニングして浮遊ゲート電極−制御ゲート絶縁膜−制御
ゲート電極の積層構造を形成し、この積層構造及び埋込
み絶縁膜６ａからなるフィールド絶縁膜をマスクとして
Ｎ型不純物を半導体基板表面部に選択的に注入してソー
ス領域及びドレイン領域を形成し、層間絶縁膜１２ａを
形成し、コンタクト孔を形成し、配線電極１３ａを形成
し、カバー絶縁膜］４ａを形成する（第１図（ｊ））。
ａを例えは熱酸化法により厚さ２０〜］、 ＯＯｎ ｍ
形成し、その上に多結晶シリコン膜３ａを例えば化学気
相成長法（以下ＣＶＤ法と称す〉により厚さ１００〜５
００ｎｍ堆積しく第１図（ａ）、公知のフォトリソグラ
フィー技術を用いて所定の領域の多結晶シリコン膜３ａ
、絶縁膜２ａ及び半導体基板１ａの一部を順次エツチン
グ除去して溝を形成して素子形成領域を区画しく第１図
（ｂ））、全面に第１の絶縁膜５ａとして例えばＣＶＤ
法による窒化シリコン膜を厚さ１ｏ〜］、 ＯＯｎ ｍ
形成し、続いて全面に例えばＣＶＤ法による酸化シリコ
ン膜を厚さ１００〜１１０００ｎ堆積し、８００℃〜１
ｏｏｏ℃程度の熱処理を行なって表面を平坦化して埋込
み絶縁膜６ａを形成しく第１図（ｃ））、全面を多結晶
シリコン膜３ａが露出する迄エッチバックしく第１図〈
ｄ））、多結晶シリコンＭ３ａを選択的エツチングによ
り除去し、全面を酸化膜エツチングガスに晒し絶縁膜２
ａを除去して半導体基板１ａの表面を露出させ（第１図
（ｅ））−ゲート絶縁膜７ａを例えば熱酸化法により厚
さ１０〜１１００ｎ形成し、全面に不純物例えばリンを
含有した第１−の多結晶シリコンＭ８ａを例えはＣＶＤ
法により厚さ］、 ＯＯ〜６００ｎｍ形成し、全面に平
坦化物質としてフォトレジスト膜９ａを形成して表面を
平坦化しく第１図（ｆ））、全面を埋込み絶縁膜６ａの
表面か露出する迄エッチバックして、第１の多結晶シリ
コン膜８ａを素子形成領域上に残しく第１図（ｇ））、
フォトレジスト膜９ａを除去した後に、全面を酸化膜エ
ツチングガスに晒し埋込み絶縁膜６ａの表面が第１の多
結晶シリコン膜８ａの底面に一致する迄エツチングしく
第１図（ｈ））、第］の多結晶シリコン膜８ａ上に第２
の絶縁Ｍ ］、 Ｏａを例えは熱酸化法により厚さ１０
〜１１００ｎ形成し、不純物例えはリンを含有した第２
の多結晶シリコン膜１ Ｆ、 ａを例えはＣＶＤ法によ
り厚さ１００〜６００ｎｍ形戒しく第１図（ｉ））、公
知のフォトリソグラフィー技術により第２の多結晶シリ
コン１１ａ、第２の絶縁膜１０ａ及び第１の多結晶シリ
コン膜８ａを順次エツチング除去することによってパタ
ーニングして浮遊ゲート電極−制御ゲート絶縁膜−制御
ゲート電極の積層構造を形成し、この積層構造及び埋込
み絶縁膜６ａからなるフィールド絶縁膜をマスクとして
Ｎ型不純物を半導体基板表面部に選択的に注入してソー
ス領域及びドレイン領域を形成し、層間絶縁膜１２ａを
形成し、コンタクト孔を形成し、配線電極１３ａを形成
し、カバー絶縁膜］４ａを形成する（第１図（ｊ））。
このようにして、第３図（ａ）、（ｂ）に示すように、
１素子の幅を（Ｌ１＋２ＸＬ２＋Ｗ）から（Ｌ］＋Ｗ＞
に低減することができる。浮遊ゲート電極−制御ゲート
電極間の容量は、浮遊グー１〜電極の形状が断面凹字形
をしているので従来例と同程度又はそれ以上にすること
が可能となる。
１素子の幅を（Ｌ１＋２ＸＬ２＋Ｗ）から（Ｌ］＋Ｗ＞
に低減することができる。浮遊ゲート電極−制御ゲート
電極間の容量は、浮遊グー１〜電極の形状が断面凹字形
をしているので従来例と同程度又はそれ以上にすること
が可能となる。
以上説明したように本発明は、素子分離用の溝と自己整
合して断面凹字形の、浮遊ゲート電極制御ゲート絶縁膜
−制御ゲート電極の積層構造を実現できるので、フォト
リソグラフィー技術における位置合せずれに対する余裕
分だけ平面的な素子寸法を小さくでき、又浮遊ゲート電
極−制御ゲ０ −ト電極間容量に依存するデータの書込・消去スピード
のような電気的特性の低下を招くことはない。従って、
ＭＯ３型不揮発性記憶装置の集積度を改善することがで
きる効果がある。
合して断面凹字形の、浮遊ゲート電極制御ゲート絶縁膜
−制御ゲート電極の積層構造を実現できるので、フォト
リソグラフィー技術における位置合せずれに対する余裕
分だけ平面的な素子寸法を小さくでき、又浮遊ゲート電
極−制御ゲ０ −ト電極間容量に依存するデータの書込・消去スピード
のような電気的特性の低下を招くことはない。従って、
ＭＯ３型不揮発性記憶装置の集積度を改善することがで
きる効果がある。
第１図（ａ）〜（ｊ）は本発明の一実施例を説明するた
めの工程順に示す半導体チップの断面図、第２図（ａ）
〜（ｈ）は従来例を説明するための工程順に示す半導体
チップの断面図、第３図（ａ）、（ｂ）はそれぞれ従来
例及び一実施例によるＭＯＳ型不揮発性半導体記憶装置
の素子寸法を説明するための図である。 １．１ａ・・・半導体基板、２，２ａ・・・絶縁膜、３
．３ａ・・・多結晶シリコン膜、４，４ａ・・・フォト
レジスト膜、５，５ａ・・・第１の絶縁膜、６，６ａ・
・・埋込み絶縁膜、７，７ａ・・・ゲート絶縁膜、８゜
８ａ・・・第１の多結晶シリコン膜、９，９ａ・・・フ
ォトレジスト膜、１０．１０ａ・・・第２の絶縁膜、１
１、ｌｌａ・・・第２の多結晶シリコン膜、１２゜２ａ
・・・層間絶縁膜、 １３゜ ３ａ・・・配線電極、 １４゜ １４ａ・・・カバー絶縁膜。
めの工程順に示す半導体チップの断面図、第２図（ａ）
〜（ｈ）は従来例を説明するための工程順に示す半導体
チップの断面図、第３図（ａ）、（ｂ）はそれぞれ従来
例及び一実施例によるＭＯＳ型不揮発性半導体記憶装置
の素子寸法を説明するための図である。 １．１ａ・・・半導体基板、２，２ａ・・・絶縁膜、３
．３ａ・・・多結晶シリコン膜、４，４ａ・・・フォト
レジスト膜、５，５ａ・・・第１の絶縁膜、６，６ａ・
・・埋込み絶縁膜、７，７ａ・・・ゲート絶縁膜、８゜
８ａ・・・第１の多結晶シリコン膜、９，９ａ・・・フ
ォトレジスト膜、１０．１０ａ・・・第２の絶縁膜、１
１、ｌｌａ・・・第２の多結晶シリコン膜、１２゜２ａ
・・・層間絶縁膜、 １３゜ ３ａ・・・配線電極、 １４゜ １４ａ・・・カバー絶縁膜。
Claims (1)
- 半導体基板の一主表面上に絶縁膜及び多結晶シリコン膜
を順次被着する工程と、フォトリソグラフィー技術を用
いて選択的に前記多結晶シリコン膜及び前記絶縁膜及び
前記半導体基板の一部を除去して前記半導体基板に溝を
形成して素子形成領域を区画する工程と、全面に前記溝
が全て埋まらない膜厚の第１の絶縁膜を被着する工程と
、全面に前記溝を全て埋める膜厚の埋込み絶縁膜を堆積
する工程と、前記多結晶シリコン膜の表面が露出する迄
全面をエッチバックする工程と、残った前記多結晶シリ
コン膜及び前記絶縁膜を順次除去した後露出した素子形
成領域の半導体基板表面にゲート絶縁膜を形成する工程
と、全面に不純物を含有した第１の多結晶シリコン膜を
被着する工程と、全面に平坦化物質を被着して表面を平
坦化した後に、前記第１の絶縁膜が露出す迄全面をエッ
チバックする工程と、前記平坦化物質を除去した後、前
記埋込み絶縁膜の表面が前記第１の多結晶シリコン膜の
底面に一致する迄前記埋込み絶縁膜をエッチバックする
工程と、前記第１の多結晶シリコン膜上に第２の絶縁膜
を形成し、全面に不純物を含有した第２の多結晶シリコ
ン膜を被着する工程と、フォトリソグラフィー技術を用
いて前記第２の多結晶シリコン膜、前記第２の絶縁膜及
び前記第１の多結晶シリコン膜を選択的に除去して浮遊
ゲート電極−制御ゲート絶縁膜−制御ゲート電極の積層
構造を形成する工程と前記半導体基板と逆導電型の不純
物を前記半導体基板に選択的に注入してソース領域及び
ドレイン領域を形成する工程とを有する事を特徴とする
ＭＯＳ型不揮発性半導体記憶装置の製造方法。
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|---|---|---|---|
| JP2016838A JP2870086B2 (ja) | 1990-01-25 | 1990-01-25 | Ｍｏｓ型不揮発性半導体記憶装置の製造方法 |
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ID=11927346
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1990
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