JPH03220778A - Mos型不揮発性半導体記憶装置の製造方法 - Google Patents
Mos型不揮発性半導体記憶装置の製造方法Info
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- JPH03220778A JPH03220778A JP2016838A JP1683890A JPH03220778A JP H03220778 A JPH03220778 A JP H03220778A JP 2016838 A JP2016838 A JP 2016838A JP 1683890 A JP1683890 A JP 1683890A JP H03220778 A JPH03220778 A JP H03220778A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、MOS型不揮発性半導体記憶装置の製造方法
に関し、特に浮遊ゲート電極と制御ゲート電極の積層構
造を有するMOS型不揮発性半導体装置の製造方法に関
する。
に関し、特に浮遊ゲート電極と制御ゲート電極の積層構
造を有するMOS型不揮発性半導体装置の製造方法に関
する。
従来、この種のMO3型不揮発性半導体記憶装置の製造
方法は第2図に示す様に、まずP型Siからなる半導体
基板1上に絶縁膜2として例えば30nm〜1100n
の厚さの熱酸化膜を形成しく第2図(a))、フォトレ
ジスト膜4を用いた公知のフォトリソグラフィー技術を
用いて絶縁膜2及び半導体基板1の一部を順次選択的に
除去して溝を形成して素子形成領域を区画しく第2図(
b))、フォトレジスト膜4を除去した後に例えば化学
気相成長法(以下CVD法と称す)によりリンやホウ素
を含有した酸化シリコン膜を厚さ1000〜2000n
m形威し、8000C〜1000℃程度の熱処理を行な
ってリフローして平坦化することによって埋込み絶縁膜
6を形成しく第2図(C))、全面を半導体基板1の表
面が露出する迄エッチバックしく第2図(d))、ゲー
ト絶縁膜7として例えば厚さ10〜50nmの熱酸化膜
を形成し、全面に不純物例えばリンを含有した第1の多
結晶シリコン膜8を例えば厚さlOO〜500nm形威
しく第2図(e))、フォトレジスト膜9を用いた公知
のフ才1へリソグラフィー技術により所定の領域の第1
の多結晶シリコン膜8をエツチング除去しく第2図(f
〉〉、フォトレジスト膜9を除去した後に第1の多結晶
シリコン膜上に第2の絶縁膜10として例えば厚さ10
〜1100nの熱酸化膜を形成し、不純物例えばリンを
含有した第2の多結晶シリコン膜11を形成しく第2図
(g))、所定形状にパタニングして浮遊ゲート電極−
制御ゲート絶縁膜制御ゲート電極の積層構造を形成した
のちこの積層構造及び埋込み絶縁膜8からなるフィール
ド酸化膜をマスクとしてN型不純物を注入して半導体基
板1の表面部に拡散層を形成し、眉間絶縁膜■2を形成
し、コンタクト孔を形成し、配線電極13を形成し、カ
バー絶縁膜14を形成していた(第2図(h〉)。
方法は第2図に示す様に、まずP型Siからなる半導体
基板1上に絶縁膜2として例えば30nm〜1100n
の厚さの熱酸化膜を形成しく第2図(a))、フォトレ
ジスト膜4を用いた公知のフォトリソグラフィー技術を
用いて絶縁膜2及び半導体基板1の一部を順次選択的に
除去して溝を形成して素子形成領域を区画しく第2図(
b))、フォトレジスト膜4を除去した後に例えば化学
気相成長法(以下CVD法と称す)によりリンやホウ素
を含有した酸化シリコン膜を厚さ1000〜2000n
m形威し、8000C〜1000℃程度の熱処理を行な
ってリフローして平坦化することによって埋込み絶縁膜
6を形成しく第2図(C))、全面を半導体基板1の表
面が露出する迄エッチバックしく第2図(d))、ゲー
ト絶縁膜7として例えば厚さ10〜50nmの熱酸化膜
を形成し、全面に不純物例えばリンを含有した第1の多
結晶シリコン膜8を例えば厚さlOO〜500nm形威
しく第2図(e))、フォトレジスト膜9を用いた公知
のフ才1へリソグラフィー技術により所定の領域の第1
の多結晶シリコン膜8をエツチング除去しく第2図(f
〉〉、フォトレジスト膜9を除去した後に第1の多結晶
シリコン膜上に第2の絶縁膜10として例えば厚さ10
〜1100nの熱酸化膜を形成し、不純物例えばリンを
含有した第2の多結晶シリコン膜11を形成しく第2図
(g))、所定形状にパタニングして浮遊ゲート電極−
制御ゲート絶縁膜制御ゲート電極の積層構造を形成した
のちこの積層構造及び埋込み絶縁膜8からなるフィール
ド酸化膜をマスクとしてN型不純物を注入して半導体基
板1の表面部に拡散層を形成し、眉間絶縁膜■2を形成
し、コンタクト孔を形成し、配線電極13を形成し、カ
バー絶縁膜14を形成していた(第2図(h〉)。
上述した従来のMO3型不揮発性半導体記憶装置の製造
方法は、第2図(f)に示す様に、第1の多結晶シリコ
ン膜8のパターンを形成する際にフォトリソグラフィー
技術を用いている為に以下の問題点がある。
方法は、第2図(f)に示す様に、第1の多結晶シリコ
ン膜8のパターンを形成する際にフォトリソグラフィー
技術を用いている為に以下の問題点がある。
第3図(a)に示す様に、第1の多結晶シリコン膜8の
パターンを形成する際に位置合せずれが生じるのでゲー
ト絶縁膜7を完全に覆う為には位置合せずれに対する余
裕L2を持たせなければならずパターンが大きくなって
しまう。また、位置合せずれに対する余裕L2を小さく
してパターンを小さくしようとすると今度は、第1の多
結晶シリコン膜8と第2の多結晶シリコン膜11との対
向面積が減少しこれらの間の容量値(つまり制御ゲート
電極−浮遊ゲート電極間容量値)が小さくなる為にデー
タの書込・消去スピードのような電気的性能が低下する
と云う問題が生じる。
パターンを形成する際に位置合せずれが生じるのでゲー
ト絶縁膜7を完全に覆う為には位置合せずれに対する余
裕L2を持たせなければならずパターンが大きくなって
しまう。また、位置合せずれに対する余裕L2を小さく
してパターンを小さくしようとすると今度は、第1の多
結晶シリコン膜8と第2の多結晶シリコン膜11との対
向面積が減少しこれらの間の容量値(つまり制御ゲート
電極−浮遊ゲート電極間容量値)が小さくなる為にデー
タの書込・消去スピードのような電気的性能が低下する
と云う問題が生じる。
5
本発明のMO3型不揮発性半導体記憶装置の製造方法は
、半導体基板の一主表面上に絶縁膜及び多結晶シリコン
膜を順次被着する工程と、フォトリソグラフィー技術を
用いて選択的に前記多結晶シリコン膜及び前記絶縁膜及
び前記半導体基板の一部を除去して前記半導体基板に溝
を形成して素子形成領域を区画する工程と、全面に前記
溝が全て埋まらない膜厚の第1の絶縁膜を被着する工程
と、全面に前記溝を全て埋める膜厚の埋込み絶縁膜を堆
積する工程と、前記多結晶シリコン膜の表面が露出する
迄全面をエッチバックする工程と、残った前記多結晶シ
リコン膜及び前記絶縁膜を順次除去した後露出した素子
形成領域の半導体基板表面にゲート絶縁膜を形成する工
程と、全面に不純物を含有した第1の多結晶シリコン膜
を被着する工程と、全面に平坦化物質を被着して表面を
平坦化した後に、前記第1の絶縁膜が露出す迄全面をエ
ッチバックする工程と、前記平坦化物質を除去した後、
前記埋込み絶縁膜の表面が前記第1の多結晶シリコン膜
の底面に一致する迄前記埋込み絶縁膜をエッチバックす
る工程と、前記第1の多結晶シリコン股上に第2の絶縁
膜を形成し、全面に不純物を含有した第2の多結晶シリ
コン膜を被着する工程と、フォトリソグラフィー技術を
用いて前記第2の多結晶シリコン膜、前記第2の絶縁膜
及び前記第1の多結晶シリコン膜を選択的に除去して浮
遊ゲート電極−制御グー1−絶縁膜−制御ゲート電極の
積層構造を形成する工程と前記半導体基板と逆導電型の
不純物を前記半導体基板に選択的に注入してソース領域
及びトレイン領域を形成する工程とを有するというもの
である。
、半導体基板の一主表面上に絶縁膜及び多結晶シリコン
膜を順次被着する工程と、フォトリソグラフィー技術を
用いて選択的に前記多結晶シリコン膜及び前記絶縁膜及
び前記半導体基板の一部を除去して前記半導体基板に溝
を形成して素子形成領域を区画する工程と、全面に前記
溝が全て埋まらない膜厚の第1の絶縁膜を被着する工程
と、全面に前記溝を全て埋める膜厚の埋込み絶縁膜を堆
積する工程と、前記多結晶シリコン膜の表面が露出する
迄全面をエッチバックする工程と、残った前記多結晶シ
リコン膜及び前記絶縁膜を順次除去した後露出した素子
形成領域の半導体基板表面にゲート絶縁膜を形成する工
程と、全面に不純物を含有した第1の多結晶シリコン膜
を被着する工程と、全面に平坦化物質を被着して表面を
平坦化した後に、前記第1の絶縁膜が露出す迄全面をエ
ッチバックする工程と、前記平坦化物質を除去した後、
前記埋込み絶縁膜の表面が前記第1の多結晶シリコン膜
の底面に一致する迄前記埋込み絶縁膜をエッチバックす
る工程と、前記第1の多結晶シリコン股上に第2の絶縁
膜を形成し、全面に不純物を含有した第2の多結晶シリ
コン膜を被着する工程と、フォトリソグラフィー技術を
用いて前記第2の多結晶シリコン膜、前記第2の絶縁膜
及び前記第1の多結晶シリコン膜を選択的に除去して浮
遊ゲート電極−制御グー1−絶縁膜−制御ゲート電極の
積層構造を形成する工程と前記半導体基板と逆導電型の
不純物を前記半導体基板に選択的に注入してソース領域
及びトレイン領域を形成する工程とを有するというもの
である。
次に、本発明について図面を参照して説明する。
第1図(a)〜(j)は本発明の一実施例を説明するた
めの工程順に示す半導体チップの縦断面図である。
めの工程順に示す半導体チップの縦断面図である。
まず、P型Siからなる半導体基板]−a上に絶縁膜2
aを例えは熱酸化法により厚さ20〜]、 OOn m
形成し、その上に多結晶シリコン膜3aを例えば化学気
相成長法(以下CVD法と称す〉により厚さ100〜5
00nm堆積しく第1図(a)、公知のフォトリソグラ
フィー技術を用いて所定の領域の多結晶シリコン膜3a
、絶縁膜2a及び半導体基板1aの一部を順次エツチン
グ除去して溝を形成して素子形成領域を区画しく第1図
(b))、全面に第1の絶縁膜5aとして例えばCVD
法による窒化シリコン膜を厚さ1o〜]、 OOn m
形成し、続いて全面に例えばCVD法による酸化シリコ
ン膜を厚さ100〜11000n堆積し、800℃〜1
ooo℃程度の熱処理を行なって表面を平坦化して埋込
み絶縁膜6aを形成しく第1図(c))、全面を多結晶
シリコン膜3aが露出する迄エッチバックしく第1図〈
d))、多結晶シリコンM3aを選択的エツチングによ
り除去し、全面を酸化膜エツチングガスに晒し絶縁膜2
aを除去して半導体基板1aの表面を露出させ(第1図
(e))−ゲート絶縁膜7aを例えば熱酸化法により厚
さ10〜1100n形成し、全面に不純物例えばリンを
含有した第1−の多結晶シリコンM8aを例えはCVD
法により厚さ]、 OO〜600nm形成し、全面に平
坦化物質としてフォトレジスト膜9aを形成して表面を
平坦化しく第1図(f))、全面を埋込み絶縁膜6aの
表面か露出する迄エッチバックして、第1の多結晶シリ
コン膜8aを素子形成領域上に残しく第1図(g))、
フォトレジスト膜9aを除去した後に、全面を酸化膜エ
ツチングガスに晒し埋込み絶縁膜6aの表面が第1の多
結晶シリコン膜8aの底面に一致する迄エツチングしく
第1図(h))、第]の多結晶シリコン膜8a上に第2
の絶縁M ]、 Oaを例えは熱酸化法により厚さ10
〜1100n形成し、不純物例えはリンを含有した第2
の多結晶シリコン膜1 F、 aを例えはCVD法によ
り厚さ100〜600nm形戒しく第1図(i))、公
知のフォトリソグラフィー技術により第2の多結晶シリ
コン11a、第2の絶縁膜10a及び第1の多結晶シリ
コン膜8aを順次エツチング除去することによってパタ
ーニングして浮遊ゲート電極−制御ゲート絶縁膜−制御
ゲート電極の積層構造を形成し、この積層構造及び埋込
み絶縁膜6aからなるフィールド絶縁膜をマスクとして
N型不純物を半導体基板表面部に選択的に注入してソー
ス領域及びドレイン領域を形成し、層間絶縁膜12aを
形成し、コンタクト孔を形成し、配線電極13aを形成
し、カバー絶縁膜]4aを形成する(第1図(j))。
aを例えは熱酸化法により厚さ20〜]、 OOn m
形成し、その上に多結晶シリコン膜3aを例えば化学気
相成長法(以下CVD法と称す〉により厚さ100〜5
00nm堆積しく第1図(a)、公知のフォトリソグラ
フィー技術を用いて所定の領域の多結晶シリコン膜3a
、絶縁膜2a及び半導体基板1aの一部を順次エツチン
グ除去して溝を形成して素子形成領域を区画しく第1図
(b))、全面に第1の絶縁膜5aとして例えばCVD
法による窒化シリコン膜を厚さ1o〜]、 OOn m
形成し、続いて全面に例えばCVD法による酸化シリコ
ン膜を厚さ100〜11000n堆積し、800℃〜1
ooo℃程度の熱処理を行なって表面を平坦化して埋込
み絶縁膜6aを形成しく第1図(c))、全面を多結晶
シリコン膜3aが露出する迄エッチバックしく第1図〈
d))、多結晶シリコンM3aを選択的エツチングによ
り除去し、全面を酸化膜エツチングガスに晒し絶縁膜2
aを除去して半導体基板1aの表面を露出させ(第1図
(e))−ゲート絶縁膜7aを例えば熱酸化法により厚
さ10〜1100n形成し、全面に不純物例えばリンを
含有した第1−の多結晶シリコンM8aを例えはCVD
法により厚さ]、 OO〜600nm形成し、全面に平
坦化物質としてフォトレジスト膜9aを形成して表面を
平坦化しく第1図(f))、全面を埋込み絶縁膜6aの
表面か露出する迄エッチバックして、第1の多結晶シリ
コン膜8aを素子形成領域上に残しく第1図(g))、
フォトレジスト膜9aを除去した後に、全面を酸化膜エ
ツチングガスに晒し埋込み絶縁膜6aの表面が第1の多
結晶シリコン膜8aの底面に一致する迄エツチングしく
第1図(h))、第]の多結晶シリコン膜8a上に第2
の絶縁M ]、 Oaを例えは熱酸化法により厚さ10
〜1100n形成し、不純物例えはリンを含有した第2
の多結晶シリコン膜1 F、 aを例えはCVD法によ
り厚さ100〜600nm形戒しく第1図(i))、公
知のフォトリソグラフィー技術により第2の多結晶シリ
コン11a、第2の絶縁膜10a及び第1の多結晶シリ
コン膜8aを順次エツチング除去することによってパタ
ーニングして浮遊ゲート電極−制御ゲート絶縁膜−制御
ゲート電極の積層構造を形成し、この積層構造及び埋込
み絶縁膜6aからなるフィールド絶縁膜をマスクとして
N型不純物を半導体基板表面部に選択的に注入してソー
ス領域及びドレイン領域を形成し、層間絶縁膜12aを
形成し、コンタクト孔を形成し、配線電極13aを形成
し、カバー絶縁膜]4aを形成する(第1図(j))。
このようにして、第3図(a)、(b)に示すように、
1素子の幅を(L1+2XL2+W)から(L]+W>
に低減することができる。浮遊ゲート電極−制御ゲート
電極間の容量は、浮遊グー1〜電極の形状が断面凹字形
をしているので従来例と同程度又はそれ以上にすること
が可能となる。
1素子の幅を(L1+2XL2+W)から(L]+W>
に低減することができる。浮遊ゲート電極−制御ゲート
電極間の容量は、浮遊グー1〜電極の形状が断面凹字形
をしているので従来例と同程度又はそれ以上にすること
が可能となる。
以上説明したように本発明は、素子分離用の溝と自己整
合して断面凹字形の、浮遊ゲート電極制御ゲート絶縁膜
−制御ゲート電極の積層構造を実現できるので、フォト
リソグラフィー技術における位置合せずれに対する余裕
分だけ平面的な素子寸法を小さくでき、又浮遊ゲート電
極−制御ゲ0 −ト電極間容量に依存するデータの書込・消去スピード
のような電気的特性の低下を招くことはない。従って、
MO3型不揮発性記憶装置の集積度を改善することがで
きる効果がある。
合して断面凹字形の、浮遊ゲート電極制御ゲート絶縁膜
−制御ゲート電極の積層構造を実現できるので、フォト
リソグラフィー技術における位置合せずれに対する余裕
分だけ平面的な素子寸法を小さくでき、又浮遊ゲート電
極−制御ゲ0 −ト電極間容量に依存するデータの書込・消去スピード
のような電気的特性の低下を招くことはない。従って、
MO3型不揮発性記憶装置の集積度を改善することがで
きる効果がある。
第1図(a)〜(j)は本発明の一実施例を説明するた
めの工程順に示す半導体チップの断面図、第2図(a)
〜(h)は従来例を説明するための工程順に示す半導体
チップの断面図、第3図(a)、(b)はそれぞれ従来
例及び一実施例によるMOS型不揮発性半導体記憶装置
の素子寸法を説明するための図である。 1.1a・・・半導体基板、2,2a・・・絶縁膜、3
.3a・・・多結晶シリコン膜、4,4a・・・フォト
レジスト膜、5,5a・・・第1の絶縁膜、6,6a・
・・埋込み絶縁膜、7,7a・・・ゲート絶縁膜、8゜
8a・・・第1の多結晶シリコン膜、9,9a・・・フ
ォトレジスト膜、10.10a・・・第2の絶縁膜、1
1、lla・・・第2の多結晶シリコン膜、12゜2a
・・・層間絶縁膜、 13゜ 3a・・・配線電極、 14゜ 14a・・・カバー絶縁膜。
めの工程順に示す半導体チップの断面図、第2図(a)
〜(h)は従来例を説明するための工程順に示す半導体
チップの断面図、第3図(a)、(b)はそれぞれ従来
例及び一実施例によるMOS型不揮発性半導体記憶装置
の素子寸法を説明するための図である。 1.1a・・・半導体基板、2,2a・・・絶縁膜、3
.3a・・・多結晶シリコン膜、4,4a・・・フォト
レジスト膜、5,5a・・・第1の絶縁膜、6,6a・
・・埋込み絶縁膜、7,7a・・・ゲート絶縁膜、8゜
8a・・・第1の多結晶シリコン膜、9,9a・・・フ
ォトレジスト膜、10.10a・・・第2の絶縁膜、1
1、lla・・・第2の多結晶シリコン膜、12゜2a
・・・層間絶縁膜、 13゜ 3a・・・配線電極、 14゜ 14a・・・カバー絶縁膜。
Claims (1)
- 半導体基板の一主表面上に絶縁膜及び多結晶シリコン膜
を順次被着する工程と、フォトリソグラフィー技術を用
いて選択的に前記多結晶シリコン膜及び前記絶縁膜及び
前記半導体基板の一部を除去して前記半導体基板に溝を
形成して素子形成領域を区画する工程と、全面に前記溝
が全て埋まらない膜厚の第1の絶縁膜を被着する工程と
、全面に前記溝を全て埋める膜厚の埋込み絶縁膜を堆積
する工程と、前記多結晶シリコン膜の表面が露出する迄
全面をエッチバックする工程と、残った前記多結晶シリ
コン膜及び前記絶縁膜を順次除去した後露出した素子形
成領域の半導体基板表面にゲート絶縁膜を形成する工程
と、全面に不純物を含有した第1の多結晶シリコン膜を
被着する工程と、全面に平坦化物質を被着して表面を平
坦化した後に、前記第1の絶縁膜が露出す迄全面をエッ
チバックする工程と、前記平坦化物質を除去した後、前
記埋込み絶縁膜の表面が前記第1の多結晶シリコン膜の
底面に一致する迄前記埋込み絶縁膜をエッチバックする
工程と、前記第1の多結晶シリコン膜上に第2の絶縁膜
を形成し、全面に不純物を含有した第2の多結晶シリコ
ン膜を被着する工程と、フォトリソグラフィー技術を用
いて前記第2の多結晶シリコン膜、前記第2の絶縁膜及
び前記第1の多結晶シリコン膜を選択的に除去して浮遊
ゲート電極−制御ゲート絶縁膜−制御ゲート電極の積層
構造を形成する工程と前記半導体基板と逆導電型の不純
物を前記半導体基板に選択的に注入してソース領域及び
ドレイン領域を形成する工程とを有する事を特徴とする
MOS型不揮発性半導体記憶装置の製造方法。
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