JPH0783052B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
- Publication number
- JPH0783052B2 JPH0783052B2 JP60162736A JP16273685A JPH0783052B2 JP H0783052 B2 JPH0783052 B2 JP H0783052B2 JP 60162736 A JP60162736 A JP 60162736A JP 16273685 A JP16273685 A JP 16273685A JP H0783052 B2 JPH0783052 B2 JP H0783052B2
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- metal wiring
- layer
- hole
- integrated circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、多層金属配線構造を有する半導体集積回路の
製造方法に関する。
製造方法に関する。
本発明は、多層金属配線構造を有する半導体集積回路の
製造方法において、 第一層金属配線構造形成後、すぐに半導体基板と電気的
接続を得るための熱処理を行い、その後上層の金属配線
を行うことにより、 多層金属配線間のスルーホール位置の接近化を可能と
し、より微細化された半導体集積回路が得られるように
したものである。
製造方法において、 第一層金属配線構造形成後、すぐに半導体基板と電気的
接続を得るための熱処理を行い、その後上層の金属配線
を行うことにより、 多層金属配線間のスルーホール位置の接近化を可能と
し、より微細化された半導体集積回路が得られるように
したものである。
第２図は従来の製造方法で製造されたMOS型半導体集積
回路の一例を示す断面図である。第２図において、１は
シリコン基板、２はフィールド酸化膜、３はソース・ド
レイン領域となる拡散層、４はゲート酸化膜、５はゲー
ト電極、６は第一層アルミニウム配線で、ソース・ドレ
イン領域となる拡散層３の取出し電極を形成する。７、
８は層間絶縁膜、９は第二層アルミニウム配線、10は保
護絶縁膜である。
回路の一例を示す断面図である。第２図において、１は
シリコン基板、２はフィールド酸化膜、３はソース・ド
レイン領域となる拡散層、４はゲート酸化膜、５はゲー
ト電極、６は第一層アルミニウム配線で、ソース・ドレ
イン領域となる拡散層３の取出し電極を形成する。７、
８は層間絶縁膜、９は第二層アルミニウム配線、10は保
護絶縁膜である。
上述した従来のアルミニウム・シリコン層の共晶化は、
第２図に示すように、第一層アルミニウム配線６と、拡
散層３とのコンタクトのためのスルーホール21と、第二
層アルミニウム配線９と第一層アルミニウム配線６との
コンタクトのためのスルーホール22との間隔がある程度
近い距離に存在すると、アルミニウムとシリコンの共晶
化のときの熱処理により拡散層３にスパイクが発生し、
その程度が一層配線の場合より大きく、拡散層３の接合
をつきやぶりリーク不良となる。このため、従来では第
一層アルミニウム配線６と第二層アルミニウム配線９と
のスルーホール22と、第一層アルミニウム配線６と、拡
散層３とのスルーホール21との距離に規定を設け、ある
程度の間隔をとらざるを得ない。よってより微細化が進
んだ場合、上記の規定が微細化を進めていく場合の障壁
となり、大きな問題となる。
第２図に示すように、第一層アルミニウム配線６と、拡
散層３とのコンタクトのためのスルーホール21と、第二
層アルミニウム配線９と第一層アルミニウム配線６との
コンタクトのためのスルーホール22との間隔がある程度
近い距離に存在すると、アルミニウムとシリコンの共晶
化のときの熱処理により拡散層３にスパイクが発生し、
その程度が一層配線の場合より大きく、拡散層３の接合
をつきやぶりリーク不良となる。このため、従来では第
一層アルミニウム配線６と第二層アルミニウム配線９と
のスルーホール22と、第一層アルミニウム配線６と、拡
散層３とのスルーホール21との距離に規定を設け、ある
程度の間隔をとらざるを得ない。よってより微細化が進
んだ場合、上記の規定が微細化を進めていく場合の障壁
となり、大きな問題となる。
本発明の目的は、上記の問題点を解消することにより、
より微細化された半導体集積回路を得ることのできる半
導体集積回路の製造方法を提供することにある。
より微細化された半導体集積回路を得ることのできる半
導体集積回路の製造方法を提供することにある。
本発明は、多層金属配線構造を有する半導体集積回路の
製造方法において、上記多層金属配線のうち第一層金属
配線を形成し、半導体基板と電気的接続をとるための熱
処理を行った後、上層の金属配線を形成することを特徴
とする。
製造方法において、上記多層金属配線のうち第一層金属
配線を形成し、半導体基板と電気的接続をとるための熱
処理を行った後、上層の金属配線を形成することを特徴
とする。
本発明は、第一層金属配線を形成し、半導体基板と電気
的接続をとるための配線金属と半導体との共晶化のため
の熱処理を行った後で、上層の金属配線形成を行う。従
ってこの共晶化処理には必ず第一金属配線しか関与しな
いので、金属の半導体層中へのスパイクの発生も少なく
リーク不良となることもない。さらに、上層の配線との
間のスルーホールの位置は、共晶化処理に関係なく定め
られるので、より微細化した半導体集積回路を製造する
ことが可能となる。
的接続をとるための配線金属と半導体との共晶化のため
の熱処理を行った後で、上層の金属配線形成を行う。従
ってこの共晶化処理には必ず第一金属配線しか関与しな
いので、金属の半導体層中へのスパイクの発生も少なく
リーク不良となることもない。さらに、上層の配線との
間のスルーホールの位置は、共晶化処理に関係なく定め
られるので、より微細化した半導体集積回路を製造する
ことが可能となる。
以下、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ）〜（ｃ）は本発明の一実施例によるMOS型
半導体集積回路の主要工程における部分断面図で、第２
図の従来例に対応する。
半導体集積回路の主要工程における部分断面図で、第２
図の従来例に対応する。
まず、第１図（ａ）に示すように、拡散層３が形成され
たシリコン基板１上にスルーホール21と層間絶縁膜７を
介して第一層アルミニウム配線６を形成し、所定の熱処
理を行い、スルーホール21下にシリコンとアルミニウム
の共晶を形成する。
たシリコン基板１上にスルーホール21と層間絶縁膜７を
介して第一層アルミニウム配線６を形成し、所定の熱処
理を行い、スルーホール21下にシリコンとアルミニウム
の共晶を形成する。
次に第１図（ｂ）に示すように、第一層アルミニウム配
線６上に層間絶縁膜８を形成し、所定位置にスルーホー
ル22aを形成する。このスールホール22aの位置は、従来
のように共晶化のための熱処理を考慮する必要がないの
で、スルーホール21に十分に近づけて形成することがで
きる。
線６上に層間絶縁膜８を形成し、所定位置にスルーホー
ル22aを形成する。このスールホール22aの位置は、従来
のように共晶化のための熱処理を考慮する必要がないの
で、スルーホール21に十分に近づけて形成することがで
きる。
次に第１図（ｃ）に示すように、第二層アルミニウム配
線９を形成する。
線９を形成する。
なお、本実施例は二層配線の場合を示したが、三層配線
以上の場合にも本発明は同様に適用される。
以上の場合にも本発明は同様に適用される。
以上説明したように本発明は、金属多層配線を有する半
導体集積回路において、第一層金属配線形成後、配線金
属と半導体の共晶化のための熱処理を実施後上層の金属
配線を形成することにより、各層間をつなぐスルーホー
ルを、上下の層間のスールホールに影響されず、任意に
選択でき、よりパターンの微細化、縮小化ができる効果
がある。
導体集積回路において、第一層金属配線形成後、配線金
属と半導体の共晶化のための熱処理を実施後上層の金属
配線を形成することにより、各層間をつなぐスルーホー
ルを、上下の層間のスールホールに影響されず、任意に
選択でき、よりパターンの微細化、縮小化ができる効果
がある。
第１図（ａ）〜（ｃ）は本発明の一実施例によるMOS型
半導体装置の主要工程における部分的断面図。 第２図は従来例によるMOS型半導体集積回路の断面図。 第３図はその部分的断面図。 １……シリコン基板、２……フィールド酸化膜、３……
拡散層、４……ゲート酸化膜、５……ゲート電極、６…
…第一層アルミニウム配線、７、８……層間絶縁膜、９
……第二層アルミニウム配線、10……保護絶縁膜、21、
22、22a……スルーホール。
半導体装置の主要工程における部分的断面図。 第２図は従来例によるMOS型半導体集積回路の断面図。 第３図はその部分的断面図。 １……シリコン基板、２……フィールド酸化膜、３……
拡散層、４……ゲート酸化膜、５……ゲート電極、６…
…第一層アルミニウム配線、７、８……層間絶縁膜、９
……第二層アルミニウム配線、10……保護絶縁膜、21、
22、22a……スルーホール。
Claims (1)
- 【請求項１】半導体基板にフィールド絶縁膜とこのフィ
ールド絶縁膜で一端部が規定された拡散層とを選択的に
形成する工程と、前記フィールド絶縁膜および前記拡散
層を覆う第１の絶縁膜を形成する工程と、前記第１の絶
縁膜に選択的に第１のスルーホールを形成して前記拡散
層の一部を露出する工程と、前記第１のスルーホールを
介して前記拡散層の一部に接触して前記フィールド絶縁
膜上の前記第１の絶縁膜部分上に延在された第１の金属
配線を含む第１層目の金属配線を形成し、熱処理を行っ
て前記第１の金属配線と前記拡散層の一部との間の電気
的接続をとる工程と、しかる後、前記第１層目の金属配
線および前記第１の絶縁膜を第２の絶縁膜で覆う工程
と、前記第２の絶縁膜の前記フィールド絶縁膜から離れ
た部分であって前記フィールド絶縁膜と前記第１のスル
ーホールとの間の部分に第２のスルーホールを選択的に
形成して前記第１の金属配線の一部を露出する工程と、
前記第２のスルーホールを介して前記第１の金属配線の
一部に接触して前記第２の絶縁膜上に延在する第２の金
属配線を含む第２層目の金属配線を形成する工程とを有
する半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60162736A JPH0783052B2 (ja) | 1985-07-22 | 1985-07-22 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60162736A JPH0783052B2 (ja) | 1985-07-22 | 1985-07-22 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6222458A JPS6222458A (ja) | 1987-01-30 |
| JPH0783052B2 true JPH0783052B2 (ja) | 1995-09-06 |
Family
ID=15760283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60162736A Expired - Lifetime JPH0783052B2 (ja) | 1985-07-22 | 1985-07-22 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783052B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5211764A (en) * | 1975-07-17 | 1977-01-28 | Toshiba Corp | Method of manufacturing semiconductor device |
| JPS533066A (en) * | 1976-06-30 | 1978-01-12 | Toshiba Corp | Electrode formation method |
| JPS55138833A (en) * | 1979-04-17 | 1980-10-30 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS60124844A (ja) * | 1983-12-09 | 1985-07-03 | Nec Corp | 半導体装置の製造方法 |
-
1985
- 1985-07-22 JP JP60162736A patent/JPH0783052B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6222458A (ja) | 1987-01-30 |
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