JPH0778993B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH0778993B2 JPH0778993B2 JP60247578A JP24757885A JPH0778993B2 JP H0778993 B2 JPH0778993 B2 JP H0778993B2 JP 60247578 A JP60247578 A JP 60247578A JP 24757885 A JP24757885 A JP 24757885A JP H0778993 B2 JPH0778993 B2 JP H0778993B2
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体メモリに関し、特にダイナミツクMOS
メモリの過渡電流の抑制に好適な半導体メモリに関する
ものである。
メモリの過渡電流の抑制に好適な半導体メモリに関する
ものである。
ダイナミツクMOSメモリの大容量化とともに、チツプ内
に流れる過渡電流の大きさは、チツプ内の雑音の抑制と
いう点から設計における重要な項目の１つになつてい
る。従来、例えば、「ソリツド・ステート・サーキツ
ト」（IEEE J.“Solid−State Circuits"pp.585〜59
0,Oct.1984）に記載されているように、プリチヤージ時
のデータ線を充電する際に流れる充電電流を抑制するた
めに、メモリアレーを複数のサブアレーに分割し、それ
ぞれのサブアレーから発生する過渡電流（充電電流）の
発生時刻をずらすことにより、実効的にチツプ全体の過
渡電流を低減する方法がとられている。しかし、この方
法では、データ線をVcc（電源電圧，通常5V）レベルに
プリチヤージする方式において、メモリセルから微少信
号電圧が読み出され、それが増幅されてデータ線電圧が
0Vあるいは5Vになつた後の増幅動作完了後のプリチヤー
ジ過渡電流を問題にしている。すなわちメモリセルから
の微少信号電圧を扱つている時刻、つまり増幅時の過渡
電流を対象としているわけではない。しかし、近年、メ
モリの大容量化とともに、データ線の充放電電流の増大
に伴う消費電力の増大が深刻となり、これを解決するた
めに、データ線をVCC/2（2.5V）にプリチヤージする方
式と、センスアンプとしてCMOSセンスアンプ、つまりＮ
チヤネルMOSトランジスタからなるセンスアンプとＰチ
ヤネルMOSトランジスタからなるセンスアンプを組み合
せた方式が重要となつてきている。この方式では、後述
するように、増幅時の過渡電流が問題となる。すなわ
ち、増幅時に過渡電流が大きくなると、チツプ内に雑音
を誘起し、増幅時の安定動作が不可能になる。このため
に、アルミニウムの配線幅を大きくする等の対策がとら
れているが、チツプ面積が著しく増大する等の問題が生
じてしまう。一方、この方式では、VCCプリチヤージ方
式とは異なり、プリチヤージ時に電流線に流れる電流
は、データ対線内のプリチヤージでよいために、殆んど
問題にならないほど小さい。このようなVCC/2プリチヤ
ージ方式に、従来のVCCプリチヤージ方式で行われてき
た分割駆動する方式を適用しようとしても、雑音が大き
くなるために安定動作は不可能となる。すなわち、ある
２組のサブアレー内のそれぞれのワード線にパルスが印
加され、メモリセルからそれぞれのデータ線に微少信号
電圧が現われている場合を考える。その状態で、あるサ
ブアレー内のセンスアンプが動作を開始し、他のサブア
レー内のセンスアンプがまだ非動作状態にある時間帯を
考える。この時、センスアンプが動作しているサブアレ
ー内のデータ線の電圧変化が大きいので、これが各種の
寄生容量を通して、センスアンプがまだ非動作状態にあ
るサブアレーへ雑音として結合する。このために非動作
状態にあるサブアレーは、次の時刻に動作状態に入つて
信号電圧を増幅しようとしても、上記雑音のため安定動
作は不可能となるのである。
に流れる過渡電流の大きさは、チツプ内の雑音の抑制と
いう点から設計における重要な項目の１つになつてい
る。従来、例えば、「ソリツド・ステート・サーキツ
ト」（IEEE J.“Solid−State Circuits"pp.585〜59
0,Oct.1984）に記載されているように、プリチヤージ時
のデータ線を充電する際に流れる充電電流を抑制するた
めに、メモリアレーを複数のサブアレーに分割し、それ
ぞれのサブアレーから発生する過渡電流（充電電流）の
発生時刻をずらすことにより、実効的にチツプ全体の過
渡電流を低減する方法がとられている。しかし、この方
法では、データ線をVcc（電源電圧，通常5V）レベルに
プリチヤージする方式において、メモリセルから微少信
号電圧が読み出され、それが増幅されてデータ線電圧が
0Vあるいは5Vになつた後の増幅動作完了後のプリチヤー
ジ過渡電流を問題にしている。すなわちメモリセルから
の微少信号電圧を扱つている時刻、つまり増幅時の過渡
電流を対象としているわけではない。しかし、近年、メ
モリの大容量化とともに、データ線の充放電電流の増大
に伴う消費電力の増大が深刻となり、これを解決するた
めに、データ線をVCC/2（2.5V）にプリチヤージする方
式と、センスアンプとしてCMOSセンスアンプ、つまりＮ
チヤネルMOSトランジスタからなるセンスアンプとＰチ
ヤネルMOSトランジスタからなるセンスアンプを組み合
せた方式が重要となつてきている。この方式では、後述
するように、増幅時の過渡電流が問題となる。すなわ
ち、増幅時に過渡電流が大きくなると、チツプ内に雑音
を誘起し、増幅時の安定動作が不可能になる。このため
に、アルミニウムの配線幅を大きくする等の対策がとら
れているが、チツプ面積が著しく増大する等の問題が生
じてしまう。一方、この方式では、VCCプリチヤージ方
式とは異なり、プリチヤージ時に電流線に流れる電流
は、データ対線内のプリチヤージでよいために、殆んど
問題にならないほど小さい。このようなVCC/2プリチヤ
ージ方式に、従来のVCCプリチヤージ方式で行われてき
た分割駆動する方式を適用しようとしても、雑音が大き
くなるために安定動作は不可能となる。すなわち、ある
２組のサブアレー内のそれぞれのワード線にパルスが印
加され、メモリセルからそれぞれのデータ線に微少信号
電圧が現われている場合を考える。その状態で、あるサ
ブアレー内のセンスアンプが動作を開始し、他のサブア
レー内のセンスアンプがまだ非動作状態にある時間帯を
考える。この時、センスアンプが動作しているサブアレ
ー内のデータ線の電圧変化が大きいので、これが各種の
寄生容量を通して、センスアンプがまだ非動作状態にあ
るサブアレーへ雑音として結合する。このために非動作
状態にあるサブアレーは、次の時刻に動作状態に入つて
信号電圧を増幅しようとしても、上記雑音のため安定動
作は不可能となるのである。
このような理由から、VCC/2プリチヤージ方式では、増
幅時のサブアレー内の過渡電流を減らすことは、チツプ
面積を小にするためにも、また安定動作させるためにも
きわめて重要である。これらの問題点について、さらに
従来の回路を用いて詳述する。
幅時のサブアレー内の過渡電流を減らすことは、チツプ
面積を小にするためにも、また安定動作させるためにも
きわめて重要である。これらの問題点について、さらに
従来の回路を用いて詳述する。
第２図、第３図、および第４図は、従来の1Mビツトダイ
ナミツクメモリの構成例を示す図である。なお、このメ
モリの詳細は、例えば、特願昭56−081042号明細書、あ
るいは「CMOS技術を用いた20ナノ秒スタテイツクカラム
の１メガビツトダイナミツクRAM」（K.Sato etal.“Ａ
20ns Static Column 1Mb DRAM in CMOS Techn
ology"ISSCC Digest of Technical Papers,pp.254,
Feb.,1985）に論じられている。ただし、説明を簡単に
するために、センス方式は単純化している。また、アド
レス信号、各種クロツク信号あるいはアドレスマルチプ
レツクス方式の場合に、それに特有な各種クロツク等も
省略されている。
ナミツクメモリの構成例を示す図である。なお、このメ
モリの詳細は、例えば、特願昭56−081042号明細書、あ
るいは「CMOS技術を用いた20ナノ秒スタテイツクカラム
の１メガビツトダイナミツクRAM」（K.Sato etal.“Ａ
20ns Static Column 1Mb DRAM in CMOS Techn
ology"ISSCC Digest of Technical Papers,pp.254,
Feb.,1985）に論じられている。ただし、説明を簡単に
するために、センス方式は単純化している。また、アド
レス信号、各種クロツク信号あるいはアドレスマルチプ
レツクス方式の場合に、それに特有な各種クロツク等も
省略されている。
第２図は、256ビツトのサブアレーMAとＮチヤネルMOSト
ランジスタからなるセンスアンプNSとＰチヤネルMOSト
ランジスタからなるセンスアンプPS、あるいはプリチヤ
ージ回路PC等からなるブロツクBLK0を示している。メモ
リセルMCには、フオールデツトデータラインセル（fold
ed data line cell）を用いている。これについて
は、例えば、「高密度単一装置のダイナミツクMOSメモ
リセル」（K.Itoh and H.Sunami,“High Density O
ne−device dynamic MOSmemory cells"IEEPROC.,vo
l.130,pt1,No.3,June 1983,pp.127）に詳しく述べられ
ている。また、１本のワード線に1024個のメモリセルが
接続され、それに対応した1024対のデータ対線（D0,
０・・・・,D1023,1023）には、前述したプリチヤー
ジ回路PC,センスアンプPS,NSが接続されている。このよ
うなブロツクが４個で、第３図に示すような1Mビツトの
チツプを構成する。
ランジスタからなるセンスアンプNSとＰチヤネルMOSト
ランジスタからなるセンスアンプPS、あるいはプリチヤ
ージ回路PC等からなるブロツクBLK0を示している。メモ
リセルMCには、フオールデツトデータラインセル（fold
ed data line cell）を用いている。これについて
は、例えば、「高密度単一装置のダイナミツクMOSメモ
リセル」（K.Itoh and H.Sunami,“High Density O
ne−device dynamic MOSmemory cells"IEEPROC.,vo
l.130,pt1,No.3,June 1983,pp.127）に詳しく述べられ
ている。また、１本のワード線に1024個のメモリセルが
接続され、それに対応した1024対のデータ対線（D0,
０・・・・,D1023,1023）には、前述したプリチヤー
ジ回路PC,センスアンプPS,NSが接続されている。このよ
うなブロツクが４個で、第３図に示すような1Mビツトの
チツプを構成する。
次に、第２図のブロツクの動作を、第４図のタイミング
チヤートを用いて説明する。第４図におけるφＰはプリ
チヤージ信号、W0〜W225はワード線に印加される電圧、
φND,φPDはそれぞれＮチヤネルまたはＰチヤネルのMOS
トランジスタからなるセンスアンプ駆動回路の電圧、
iN,iPはそれぞれ共通駆動線CL00,CL10に流れる電流であ
る。
チヤートを用いて説明する。第４図におけるφＰはプリ
チヤージ信号、W0〜W225はワード線に印加される電圧、
φND,φPDはそれぞれＮチヤネルまたはＰチヤネルのMOS
トランジスタからなるセンスアンプ駆動回路の電圧、
iN,iPはそれぞれ共通駆動線CL00,CL10に流れる電流であ
る。
プリチヤージ信号φＰによつてすべてのデータ線D0〜D
1023およびセンスアンプNS,PSの駆動線CL00,CL10等がデ
ータ線プリチャージ手段PC及び駆動線プリチャージ手段
によりVCCの半分の電圧（VCC/2,通常VCCは5Vのため2.5
V）にプリチヤージされた後、複数のアドレス信号（図
示省略）によりＸデコーダ（XDEC）およびＸドライバ
（XD）が選択される。その後、クロツクφＸが印加さ
れ、選択されたワード線（例えば、W0）にパルスが印加
される。これによつて、ワード線W0に接続されている10
24個のメモリセルMCから容量CSに蓄積されている情報に
応じて読み出し信号電圧が対応するデータ線に出力され
る。この電圧は、データ線の寄生容量をCDとすると、ほ
ぼVST・CS/CDに比例する。ここで、VSTは、容量CSへの
蓄積電圧である。通常、CS/CDは小さな値であり、VSTは
情報“1"の場合5V、情報“0"の場合0Vであるため、読み
出し信号電圧は200mV程度となる。第４図では、データ
線D0に接続されているメモリセルに5Vが蓄積されていた
場合のデータ線D0への読み出し電圧波形のみを示してい
る。対線の一方である０には、メモリセルが接続され
ていないので、2.5Vのままである。なお、周知のよう
に、読み出し時の雑音を相殺するために、データ線に
は、ダミーセルを接続する方法もあるが、本発明の本質
には特に関係がないため、これは省略してある。次に、
φND,φPDがオンとなると、ドライバND,PDが動作する。
それに対応してセンスアンプNS,PSが動作し、データ対
線上の微小な信号電圧は図に示すように差動で増幅され
る。その後、複数のアドレス信号により選択されたＹデ
コーダ（YDEC）とドライバ（YD）により、例えばY0が選
択されたとすると、データ対線D0,０上の増幅された
信号は、I/O対線に出力されてデータ出力D0となる。書
き込み動作は、周知のように、読み出しの逆の経路で行
われ、データ入力Diが書き込み制御信号WEで制御され、
選択されたメモリセルに所望のデータが書き込まれる。
なお、上述した文献等で明らかにされているように、Y0
〜Y1023は立体配線で各サブアレー上に共通配線され
て、各サブアレー内のデータ対線とI/O線のデータの授
受を制御している。また、第３図で各ブロツクBLK0〜BL
K3に属するI/O対線は合計４個存在するが、これらが独
立にチップ外と並列にデータの授受を行う構成もある
し、あるいは４個のI/O対線をアドレス信号でデコード
し、チツプ外部からみて１組のDi,D0にする構成もあり
うるが、本発明とは直接関係がないため、詳細な説明は
省略する。
1023およびセンスアンプNS,PSの駆動線CL00,CL10等がデ
ータ線プリチャージ手段PC及び駆動線プリチャージ手段
によりVCCの半分の電圧（VCC/2,通常VCCは5Vのため2.5
V）にプリチヤージされた後、複数のアドレス信号（図
示省略）によりＸデコーダ（XDEC）およびＸドライバ
（XD）が選択される。その後、クロツクφＸが印加さ
れ、選択されたワード線（例えば、W0）にパルスが印加
される。これによつて、ワード線W0に接続されている10
24個のメモリセルMCから容量CSに蓄積されている情報に
応じて読み出し信号電圧が対応するデータ線に出力され
る。この電圧は、データ線の寄生容量をCDとすると、ほ
ぼVST・CS/CDに比例する。ここで、VSTは、容量CSへの
蓄積電圧である。通常、CS/CDは小さな値であり、VSTは
情報“1"の場合5V、情報“0"の場合0Vであるため、読み
出し信号電圧は200mV程度となる。第４図では、データ
線D0に接続されているメモリセルに5Vが蓄積されていた
場合のデータ線D0への読み出し電圧波形のみを示してい
る。対線の一方である０には、メモリセルが接続され
ていないので、2.5Vのままである。なお、周知のよう
に、読み出し時の雑音を相殺するために、データ線に
は、ダミーセルを接続する方法もあるが、本発明の本質
には特に関係がないため、これは省略してある。次に、
φND,φPDがオンとなると、ドライバND,PDが動作する。
それに対応してセンスアンプNS,PSが動作し、データ対
線上の微小な信号電圧は図に示すように差動で増幅され
る。その後、複数のアドレス信号により選択されたＹデ
コーダ（YDEC）とドライバ（YD）により、例えばY0が選
択されたとすると、データ対線D0,０上の増幅された
信号は、I/O対線に出力されてデータ出力D0となる。書
き込み動作は、周知のように、読み出しの逆の経路で行
われ、データ入力Diが書き込み制御信号WEで制御され、
選択されたメモリセルに所望のデータが書き込まれる。
なお、上述した文献等で明らかにされているように、Y0
〜Y1023は立体配線で各サブアレー上に共通配線され
て、各サブアレー内のデータ対線とI/O線のデータの授
受を制御している。また、第３図で各ブロツクBLK0〜BL
K3に属するI/O対線は合計４個存在するが、これらが独
立にチップ外と並列にデータの授受を行う構成もある
し、あるいは４個のI/O対線をアドレス信号でデコード
し、チツプ外部からみて１組のDi,D0にする構成もあり
うるが、本発明とは直接関係がないため、詳細な説明は
省略する。
ここまでの動作で問題となることは、１個のブロツク内
で1024個のセンスアンプNS,PSが同時に動作するため
に、共通駆動線CL00,CL10に流れる電流iN,iPは200〜300
mAと過大なものとなることである。この過大電流による
配線抵抗の電圧降下を防ぎ、低雑音化するために、通常
CL00,CL10配線はアルミニウムで形成されるが、それで
もそれぞれ50〜100μｍ幅にせざるを得ない場合もあ
る。1Mビツトメモリでは、データ線の寄生容量を低減
し、メモリセルからの信号電圧を大きくするために、第
３図に示すように、データ線が４分割されるのが普通で
ある。さらに、それ以上にメモリを大容量化する場合に
は、データ線の分割数はさらに増加するため、この共通
駆動線数が増加し、上述のCL00,CL10等の配線幅の増大
は大容量化とともにチツプ面積を増大するために、重大
な問題となる。
で1024個のセンスアンプNS,PSが同時に動作するため
に、共通駆動線CL00,CL10に流れる電流iN,iPは200〜300
mAと過大なものとなることである。この過大電流による
配線抵抗の電圧降下を防ぎ、低雑音化するために、通常
CL00,CL10配線はアルミニウムで形成されるが、それで
もそれぞれ50〜100μｍ幅にせざるを得ない場合もあ
る。1Mビツトメモリでは、データ線の寄生容量を低減
し、メモリセルからの信号電圧を大きくするために、第
３図に示すように、データ線が４分割されるのが普通で
ある。さらに、それ以上にメモリを大容量化する場合に
は、データ線の分割数はさらに増加するため、この共通
駆動線数が増加し、上述のCL00,CL10等の配線幅の増大
は大容量化とともにチツプ面積を増大するために、重大
な問題となる。
本発明の目的は、このような従来の問題点を改善し、低
雑音特性を維持したまま、センスアンプの共通駆動線に
流れる増幅時の電流を半減でき、チツプ面積を増加させ
ずに安定動作を行わせることが可能な半導体メモリを提
供することにある。
雑音特性を維持したまま、センスアンプの共通駆動線に
流れる増幅時の電流を半減でき、チツプ面積を増加させ
ずに安定動作を行わせることが可能な半導体メモリを提
供することにある。
本発明の代表的な実施例により本発明を説明すると、複
数のワード線（W0〜W255,W′０〜Ｗ′255）と、該複数
のワード線（W0〜W255,W′０〜Ｗ′255）と交叉する第
１と第２のデータ線対（D0,▲▼,D512,▲
▼）と、上記複数のワード線（W0〜W255,W′０〜Ｗ′
255）の上記第１と第２のデータ線対（D0,▲▼,D
512,▲▼）との任意の交点に設けられた複数の
メモリセル（MC）と、上記第１のデータ線対（D0,▲
▼）に現われた信号を差動増幅する第１のセンスアン
プ（NS,PS）と、上記第２のデータ線対（D512,▲
▼）に現われた信号を差動増幅する第２のセンスアン
プ（NS,PS）と、上記第１のセンスアンプ（NS,PS）に接
続された第１と第２の駆動線（CL00,CL10）と、上記第
２のセンスアンプ（NS,PS）に接続された第３と第４の
駆動線（CL00,CL10）と、上記第１乃至第４の駆動線を
第１と第２の電圧（0V,VCC）の間の電圧にプリチャージ
する駆動線プリチャージ手段とを具備してなり、上記第
１のセンスアンプ（NS,PS）と上記第２のセンスアンプ
（NS,PS）との各センスアンプはＮチャネルMOSトランジ
スタで構成されたアンプ（NS）とＰチャネルMOSトラン
ジスタで構成されたアンプ（PS）を有するとともに、上
記第１のセンスアンプのＮチャネルMOSトランジスタで
構成された上記アンプ（NS）には上記第１の駆動線（CL
00）が接続され、上記第１のセンスアンプのＰチャネル
MOSトランジスタで構成された上記アンプ（PS）には上
記第２の駆動線（CL10）が接続され、上記第２のセンス
アンプのＮチャネルMOSトランジスタで構成された上記
アンプ（NS）には上記第３の駆動線（CL00）が接続さ
れ、上記第２のセンスアンプのＰチャネルMOSトランジ
スタで構成された上記アンプ（PS）には上記第４の駆動
線（CL10）が接続され、 上記第１の駆動線（CL00）に上記第１の電圧（0V）が印
加されるとともに上記第４の駆動線（CL10）にも上記第
１の電圧（0V）が印加され、上記第２の駆動線（CL10）
に上記第２の電圧（VCC）が印加されるとともに上記第
３の駆動線（CL00）にも上記第２の電圧（VCC）が印加
されることを特徴とする（第１図参照）。
数のワード線（W0〜W255,W′０〜Ｗ′255）と、該複数
のワード線（W0〜W255,W′０〜Ｗ′255）と交叉する第
１と第２のデータ線対（D0,▲▼,D512,▲
▼）と、上記複数のワード線（W0〜W255,W′０〜Ｗ′
255）の上記第１と第２のデータ線対（D0,▲▼,D
512,▲▼）との任意の交点に設けられた複数の
メモリセル（MC）と、上記第１のデータ線対（D0,▲
▼）に現われた信号を差動増幅する第１のセンスアン
プ（NS,PS）と、上記第２のデータ線対（D512,▲
▼）に現われた信号を差動増幅する第２のセンスアン
プ（NS,PS）と、上記第１のセンスアンプ（NS,PS）に接
続された第１と第２の駆動線（CL00,CL10）と、上記第
２のセンスアンプ（NS,PS）に接続された第３と第４の
駆動線（CL00,CL10）と、上記第１乃至第４の駆動線を
第１と第２の電圧（0V,VCC）の間の電圧にプリチャージ
する駆動線プリチャージ手段とを具備してなり、上記第
１のセンスアンプ（NS,PS）と上記第２のセンスアンプ
（NS,PS）との各センスアンプはＮチャネルMOSトランジ
スタで構成されたアンプ（NS）とＰチャネルMOSトラン
ジスタで構成されたアンプ（PS）を有するとともに、上
記第１のセンスアンプのＮチャネルMOSトランジスタで
構成された上記アンプ（NS）には上記第１の駆動線（CL
00）が接続され、上記第１のセンスアンプのＰチャネル
MOSトランジスタで構成された上記アンプ（PS）には上
記第２の駆動線（CL10）が接続され、上記第２のセンス
アンプのＮチャネルMOSトランジスタで構成された上記
アンプ（NS）には上記第３の駆動線（CL00）が接続さ
れ、上記第２のセンスアンプのＰチャネルMOSトランジ
スタで構成された上記アンプ（PS）には上記第４の駆動
線（CL10）が接続され、 上記第１の駆動線（CL00）に上記第１の電圧（0V）が印
加されるとともに上記第４の駆動線（CL10）にも上記第
１の電圧（0V）が印加され、上記第２の駆動線（CL10）
に上記第２の電圧（VCC）が印加されるとともに上記第
３の駆動線（CL00）にも上記第２の電圧（VCC）が印加
されることを特徴とする（第１図参照）。
以下、本発明の実施例を、図面により詳細に説明する。
第１図は、本発明の一実施例を示す半導体メモリの構成
図である。ここでは、メモリアレーをサブアレーMA0,MA
1の２分割とし、一方のサブアレー（例えば、MA0）に属
するMOSトランジスタからなるセンスアンプNS群の共通
駆動線と、他のサブアレー（例えばMA1）に属する他のM
OSトランジスタからなるセンスアンプPS群の共通駆動線
をメモリアレーの分割部で結線し、またサブアレーMA0
に属するセンスアンプPS群の共通駆動線とMA1に属する
センスアンプNS群の共通駆動線を同じように結線した場
合である。センスアンプNS,PSとメモリアレーを含む部
分で、ブロツクBLK00,BLK10を構成する。これらのブロ
ツクが複数接続され、第３図と類似の第５図に示すよう
なメモリチツプを構成する。なお、簡単のため、メモリ
セル、プリチヤージ回路、I/O線等は、第２図と共通で
あるため、図示を省略している。この方式の新しい点
は、（ａ）分割されたメモリアレーの中、一方のメモリ
アレーに属するワード線のみを選択する。（ｂ）選択さ
れたワード線に属するセンスアンプ群のみを、共通駆動
線の本数を増加せずに活性化することである。
第１図は、本発明の一実施例を示す半導体メモリの構成
図である。ここでは、メモリアレーをサブアレーMA0,MA
1の２分割とし、一方のサブアレー（例えば、MA0）に属
するMOSトランジスタからなるセンスアンプNS群の共通
駆動線と、他のサブアレー（例えばMA1）に属する他のM
OSトランジスタからなるセンスアンプPS群の共通駆動線
をメモリアレーの分割部で結線し、またサブアレーMA0
に属するセンスアンプPS群の共通駆動線とMA1に属する
センスアンプNS群の共通駆動線を同じように結線した場
合である。センスアンプNS,PSとメモリアレーを含む部
分で、ブロツクBLK00,BLK10を構成する。これらのブロ
ツクが複数接続され、第３図と類似の第５図に示すよう
なメモリチツプを構成する。なお、簡単のため、メモリ
セル、プリチヤージ回路、I/O線等は、第２図と共通で
あるため、図示を省略している。この方式の新しい点
は、（ａ）分割されたメモリアレーの中、一方のメモリ
アレーに属するワード線のみを選択する。（ｂ）選択さ
れたワード線に属するセンスアンプ群のみを、共通駆動
線の本数を増加せずに活性化することである。
このように、本実施例においては、ブロツクを複数のサ
ブブロツクに分割し、あるサブブロツク内のＮチヤネル
MOSトランジスタで構成された複数のセンスアンプの共
通駆動線と、異なるサブブロツク内のＰチヤネルMOSト
ランジスタで構成された複数のセンスアンプの共通駆動
線とを互いに結線することにより、共通駆動線の配線数
の増大を抑え、また選択サブブロツク内のセンスアンプ
が動作する時刻に、非選択サブブロツク内のワード線を
非選択にし、かつセンスアンプも非動作状態にすること
により低消費電力化を図ることのできるブロツクの分割
法とその駆動法、および共通駆動線の結線法とその駆動
法を提案することである。
ブブロツクに分割し、あるサブブロツク内のＮチヤネル
MOSトランジスタで構成された複数のセンスアンプの共
通駆動線と、異なるサブブロツク内のＰチヤネルMOSト
ランジスタで構成された複数のセンスアンプの共通駆動
線とを互いに結線することにより、共通駆動線の配線数
の増大を抑え、また選択サブブロツク内のセンスアンプ
が動作する時刻に、非選択サブブロツク内のワード線を
非選択にし、かつセンスアンプも非動作状態にすること
により低消費電力化を図ることのできるブロツクの分割
法とその駆動法、および共通駆動線の結線法とその駆動
法を提案することである。
第６図、第７図は、それぞれ第１図の動作タイムチヤー
トであつて、第６図はメモリアレーMA0を選択した場
合、第７図はメモリアレーMA1を選択した場合の各動作
を示している。サブアレーMA0,MA1のいずれか一方の選
択は、第６図のタイミング図に示すように、Ｘデコーダ
が選択されてからクロツクφX0,φX1のいずれか一方
（例えば、φX0）をオンにすることにより、それに対応
したワード線（例えば、W0）をオンすることにより行わ
れる。これによつて、サブアレーMA0内のデータ対線に
メモリセルを読み出し信号電圧が出力される。次に、φ
ND0にパルスが印加されると、センスアンプ駆動回路ND
により共通駆動線CL00が駆動され、これによつてセンス
アンプNSが活性化され、データ線が放電される方向に増
幅される。次に、φPD0にパルスが印加されると、セン
スアンプ駆動回路PDにより共通駆動線CL10が駆動され
る。これにより、センスアンプPSが活性化され、データ
線が充電される方向にさらに増幅される。ここで重要な
ことは、共通駆動線CL00,CL10に印加されるパルスは、
非選択メモリアレーMA1に属するセンスアンプNSとPSに
も印加されるが、印加される極性が、常にNS,PSをカツ
トオフにする方向であるため、これらが活性化されるこ
とはない。このことは、非選択メモリアレーMA1内の全
データ線電圧はプリチヤージされた2.5Vに保持された状
態にあること、およびCL00とCL10をメモリアレー分割部
で交叉させていることを考慮すれば、明らかである。な
お、上記とは反対に、メモリアレーMA1を選択する場合
には、第７図に示すように、φND1,φPD1にパルスを印
加すればよい。なお、メモリセルとしては、通常のfold
ed data lineセルを使用できる。この場合、ワード線
はポリシリコンやポリサイド等の比較的高抵抗の材料で
作られ、その遅延時間が問題となる場合には、これらの
ワード線を複数のメモリセル単位ごとにアルミニウム配
線でシヤントし、高速化することも考えられる。通常、
データ線がアルミニウム配線であるため、ワード線のシ
ヤントは、その上層の第２層目のアルミニウム配線で行
うのがよい。
トであつて、第６図はメモリアレーMA0を選択した場
合、第７図はメモリアレーMA1を選択した場合の各動作
を示している。サブアレーMA0,MA1のいずれか一方の選
択は、第６図のタイミング図に示すように、Ｘデコーダ
が選択されてからクロツクφX0,φX1のいずれか一方
（例えば、φX0）をオンにすることにより、それに対応
したワード線（例えば、W0）をオンすることにより行わ
れる。これによつて、サブアレーMA0内のデータ対線に
メモリセルを読み出し信号電圧が出力される。次に、φ
ND0にパルスが印加されると、センスアンプ駆動回路ND
により共通駆動線CL00が駆動され、これによつてセンス
アンプNSが活性化され、データ線が放電される方向に増
幅される。次に、φPD0にパルスが印加されると、セン
スアンプ駆動回路PDにより共通駆動線CL10が駆動され
る。これにより、センスアンプPSが活性化され、データ
線が充電される方向にさらに増幅される。ここで重要な
ことは、共通駆動線CL00,CL10に印加されるパルスは、
非選択メモリアレーMA1に属するセンスアンプNSとPSに
も印加されるが、印加される極性が、常にNS,PSをカツ
トオフにする方向であるため、これらが活性化されるこ
とはない。このことは、非選択メモリアレーMA1内の全
データ線電圧はプリチヤージされた2.5Vに保持された状
態にあること、およびCL00とCL10をメモリアレー分割部
で交叉させていることを考慮すれば、明らかである。な
お、上記とは反対に、メモリアレーMA1を選択する場合
には、第７図に示すように、φND1,φPD1にパルスを印
加すればよい。なお、メモリセルとしては、通常のfold
ed data lineセルを使用できる。この場合、ワード線
はポリシリコンやポリサイド等の比較的高抵抗の材料で
作られ、その遅延時間が問題となる場合には、これらの
ワード線を複数のメモリセル単位ごとにアルミニウム配
線でシヤントし、高速化することも考えられる。通常、
データ線がアルミニウム配線であるため、ワード線のシ
ヤントは、その上層の第２層目のアルミニウム配線で行
うのがよい。
第８図は、本発明の第２の実施例を示す半導体メモリの
配置図である。
配置図である。
第１図において、ボンデイング配線により外部から電源
を供給するアース電源用パツドがブロツクBLK00の左側
に配置され、VCC電源用パツドがブロツクBLK10の右側に
配置される場合には、第８図に示すように、センスアン
プ駆動回路NDはBLK00の左側に、駆動回路PDはBLK10の右
側は、それぞれ配置するのがよい。このように配置しな
いと、ND,PDの電源線をブロツクの外側を通して電源パ
ツドまで配線しなければならず、その分だけチツプ面積
が増加してしまうためである。さらに、第８図におい
て、共通駆動線CL00に接続されるセンスアンプは、ブロ
ツクBLK00ではNS、ブロツクBLK10ではPSであり、CL00に
より活性化されるセンスアンプは常にドライバNDあるい
はPDに近いブロツク内にあるものである。一方、CL10で
は、遠いブロツク内にあるセンスアンプが活性化され
る。従つて、CL00の配線幅をCL10に比べて細くし、両者
の増幅時における速度の差を小さくすることも考えられ
る。
を供給するアース電源用パツドがブロツクBLK00の左側
に配置され、VCC電源用パツドがブロツクBLK10の右側に
配置される場合には、第８図に示すように、センスアン
プ駆動回路NDはBLK00の左側に、駆動回路PDはBLK10の右
側は、それぞれ配置するのがよい。このように配置しな
いと、ND,PDの電源線をブロツクの外側を通して電源パ
ツドまで配線しなければならず、その分だけチツプ面積
が増加してしまうためである。さらに、第８図におい
て、共通駆動線CL00に接続されるセンスアンプは、ブロ
ツクBLK00ではNS、ブロツクBLK10ではPSであり、CL00に
より活性化されるセンスアンプは常にドライバNDあるい
はPDに近いブロツク内にあるものである。一方、CL10で
は、遠いブロツク内にあるセンスアンプが活性化され
る。従つて、CL00の配線幅をCL10に比べて細くし、両者
の増幅時における速度の差を小さくすることも考えられ
る。
このように、本実施例においては、共通線駆動線数を増
加させずに、共通駆動線に流れる増加時の過渡電流を半
減できるので、従来よりも共通駆動線のアルミニウム配
線幅を小さくできる。これによつて、低雑音特性を維持
したままでチツプ面積の小さなメモリを実現することが
できる。
加させずに、共通駆動線に流れる増加時の過渡電流を半
減できるので、従来よりも共通駆動線のアルミニウム配
線幅を小さくできる。これによつて、低雑音特性を維持
したままでチツプ面積の小さなメモリを実現することが
できる。
第９図は、本発明の第３の実施例を示す半導体メモリの
要部構成図であつて、分割されたメモリアレーに属する
センスアンプ群NS,PSのデータ線上の配置を、それぞれ
互いに逆にすることによつて、CL00,CL10をメモリアレ
ーの分割部で交叉しないようにした場合を示している。
要部構成図であつて、分割されたメモリアレーに属する
センスアンプ群NS,PSのデータ線上の配置を、それぞれ
互いに逆にすることによつて、CL00,CL10をメモリアレ
ーの分割部で交叉しないようにした場合を示している。
一般に、CL00,CL10には、大きな過渡電流が流れるの
で、第１図では、交叉部の抵抗をアルミニウム２層配線
等を使用して極力小さくするようなレイアウトがなされ
る。このため、この交叉部の面積は大きくなつて、この
部分を他の回路のレイアウト用として有効に活用できな
くなる。本実施例では、このような問題を解決すること
ができる利点がある。なお、第１図等では、説明の都合
上、例えばメモリアレーMA0内のデータ線の最端部にPS
が接続された例を示しているが、同一データ線上に接続
される２種のセンスアンプの接続を変えて、最端部にNS
が接続されても何等問題はない。
で、第１図では、交叉部の抵抗をアルミニウム２層配線
等を使用して極力小さくするようなレイアウトがなされ
る。このため、この交叉部の面積は大きくなつて、この
部分を他の回路のレイアウト用として有効に活用できな
くなる。本実施例では、このような問題を解決すること
ができる利点がある。なお、第１図等では、説明の都合
上、例えばメモリアレーMA0内のデータ線の最端部にPS
が接続された例を示しているが、同一データ線上に接続
される２種のセンスアンプの接続を変えて、最端部にNS
が接続されても何等問題はない。
第10図は、本発明の第４の実施例を示す半導体メモリの
構成図であつて、ワード線の分割法に関するものであ
る。Ｘデコーダ（XDEC）を分割されたメモリアレーの端
部に配置し、ＸデコーダXDECの出力線XSを立体線（例え
ば、ワード線がポリシリコンあるいはポリサイド、デー
タ線が第１層目のアルミニウムであればXSは第２層目の
アルミニウム配線）によりメモリアレー上を通過させ、
このXSに現われたデコーダ選択出力信号とφX0あるいは
φX1とで、所望のメモリアレーにワードパルスを印加さ
せるようにしている。本実施例の変形として、２個のド
ライバXDを、メモリアレーの分割部にまとめて配置する
こともできる。このように、Ｘデコーダを端部に配置す
ると、図示省略しているが、チツプ端部のアドレスバツ
フア回路から出力された多数のアドレス配線をメモリア
レーの外側を通してＸデコーダに入力するという第１図
におけるレイアウト上の不都合は解消される。
構成図であつて、ワード線の分割法に関するものであ
る。Ｘデコーダ（XDEC）を分割されたメモリアレーの端
部に配置し、ＸデコーダXDECの出力線XSを立体線（例え
ば、ワード線がポリシリコンあるいはポリサイド、デー
タ線が第１層目のアルミニウムであればXSは第２層目の
アルミニウム配線）によりメモリアレー上を通過させ、
このXSに現われたデコーダ選択出力信号とφX0あるいは
φX1とで、所望のメモリアレーにワードパルスを印加さ
せるようにしている。本実施例の変形として、２個のド
ライバXDを、メモリアレーの分割部にまとめて配置する
こともできる。このように、Ｘデコーダを端部に配置す
ると、図示省略しているが、チツプ端部のアドレスバツ
フア回路から出力された多数のアドレス配線をメモリア
レーの外側を通してＸデコーダに入力するという第１図
におけるレイアウト上の不都合は解消される。
なお、第１図においては、ブロツク内の回路は、本発明
の本質に直接関係ないため、その詳細と変形例を述べな
かつたが、前述の文献に記載されているようなデータ線
を多分割にする方法、あるいは分割された２組の近接す
るデータ線とで第２図のI/O線を共用する方法等にも、
そのまま適用可能である。また、本実施例においては、
ワード線が分割され、分割されたその一部のワード線の
みが選択され、パルス電圧が印加される方法であるた
め、ダイナミツクメモリに特有なリフレツシユサイクル
の兼ね合いで、１度に2048個のセンスアンプNS,PSを動
作させる必要がある。従来、このリフレツシユ動作は、
第２図、第３図において、BLK0〜BLK3の中のいずれか２
個のブロツクを同時に選択することによつて行われてい
た。すなわち、例えばBLK0とBLK1が同時に選択され、ワ
ード線W0,W256にパルスが印加されると、それら２本の
ワード線に接続される合計2048個のメモリセルが読み出
され、それに対応した2048個のセンスアンプ対（NS,P
S）によつて増幅されることにより、リフレツシユ動作
が行われている。しかし、本実施例においては、2048個
のセンスアンプ対を同時に動作させるには、第５図の４
個のブロツク、例えばBLK00,BLK01,BLK02,BLK03を同時
に選択する必要がある。すなわち、ワード線方向を分割
した分だけ、ビツト線方向の選択すべきブロツク数を増
加する必要があり、これによつて初めて従来と同じリフ
レツシユ動作が行えることになる。
の本質に直接関係ないため、その詳細と変形例を述べな
かつたが、前述の文献に記載されているようなデータ線
を多分割にする方法、あるいは分割された２組の近接す
るデータ線とで第２図のI/O線を共用する方法等にも、
そのまま適用可能である。また、本実施例においては、
ワード線が分割され、分割されたその一部のワード線の
みが選択され、パルス電圧が印加される方法であるた
め、ダイナミツクメモリに特有なリフレツシユサイクル
の兼ね合いで、１度に2048個のセンスアンプNS,PSを動
作させる必要がある。従来、このリフレツシユ動作は、
第２図、第３図において、BLK0〜BLK3の中のいずれか２
個のブロツクを同時に選択することによつて行われてい
た。すなわち、例えばBLK0とBLK1が同時に選択され、ワ
ード線W0,W256にパルスが印加されると、それら２本の
ワード線に接続される合計2048個のメモリセルが読み出
され、それに対応した2048個のセンスアンプ対（NS,P
S）によつて増幅されることにより、リフレツシユ動作
が行われている。しかし、本実施例においては、2048個
のセンスアンプ対を同時に動作させるには、第５図の４
個のブロツク、例えばBLK00,BLK01,BLK02,BLK03を同時
に選択する必要がある。すなわち、ワード線方向を分割
した分だけ、ビツト線方向の選択すべきブロツク数を増
加する必要があり、これによつて初めて従来と同じリフ
レツシユ動作が行えることになる。
第11図は、本発明の第５の実施例を示す半導体メモリの
構成図であつて、リフレツシユ動作に関連し、ブロツク
の選択法を変えた場合を示す。なお、この図では、NS,P
Sは図示省略されている。第１図では、例えば、φX0に
よりブロツクBLK00,BLK01,BLK02,BLK03を同時に選択す
る構成であるが、第11図では、φX0により選択するブロ
ツクをBLK00,BLK01,BLK12,BLK13とし、φX1により残り
のブロツクを選択する構成となつている。本実施例にお
いては、信号増幅時に発生するチツプ内雑音をチツプ内
部で分散することができる。すなわち、第１図では、同
時に選択されるブロツクがデコーダXDECの左側、あるい
は右側のいずれか片側だけであるため、信号増幅時にデ
ータ線からシリコン基板に接合容量を介して結合する雑
音は、チツプの片側だけで発生し、その部分の雑音量を
実効的に大きくしてしまう。特に、メモリアレーがCMOS
構造におけるウエル内に形成されている場合、局所的な
ウエルの電位変動が問題となる。第11図では、同時に選
択されるブロツクがデコーダXDECの右と左に分散させて
いるため、信号増幅時に発生する雑音をチツプ内部で分
散させることができ、局所的な雑音の増大を防ぐことが
できる。また、第11図では、ドライバNDあるいはPDから
見て距離的に近いブロツクと遠いブロツクを同時に選択
するため、近いブロツクあるいは遠いブロツクばかりを
選択する第１図の構成に比べて、電源のピーク電流を平
均化することもできる。すなわち、一般的に、ドライバ
ND,PDに遠いブロツクを選択した場合のピーク電流は、
近いブロツクを選択した場合に比べ、共通駆動線の抵抗
により小さくなるため、一方のみを選択する場合、特に
近いブロツクのみを選択する場合に比べて、両方を混在
させて選択する方がチツプ全体のピーク電流の大きさを
平均化でき、小さくできる。
構成図であつて、リフレツシユ動作に関連し、ブロツク
の選択法を変えた場合を示す。なお、この図では、NS,P
Sは図示省略されている。第１図では、例えば、φX0に
よりブロツクBLK00,BLK01,BLK02,BLK03を同時に選択す
る構成であるが、第11図では、φX0により選択するブロ
ツクをBLK00,BLK01,BLK12,BLK13とし、φX1により残り
のブロツクを選択する構成となつている。本実施例にお
いては、信号増幅時に発生するチツプ内雑音をチツプ内
部で分散することができる。すなわち、第１図では、同
時に選択されるブロツクがデコーダXDECの左側、あるい
は右側のいずれか片側だけであるため、信号増幅時にデ
ータ線からシリコン基板に接合容量を介して結合する雑
音は、チツプの片側だけで発生し、その部分の雑音量を
実効的に大きくしてしまう。特に、メモリアレーがCMOS
構造におけるウエル内に形成されている場合、局所的な
ウエルの電位変動が問題となる。第11図では、同時に選
択されるブロツクがデコーダXDECの右と左に分散させて
いるため、信号増幅時に発生する雑音をチツプ内部で分
散させることができ、局所的な雑音の増大を防ぐことが
できる。また、第11図では、ドライバNDあるいはPDから
見て距離的に近いブロツクと遠いブロツクを同時に選択
するため、近いブロツクあるいは遠いブロツクばかりを
選択する第１図の構成に比べて、電源のピーク電流を平
均化することもできる。すなわち、一般的に、ドライバ
ND,PDに遠いブロツクを選択した場合のピーク電流は、
近いブロツクを選択した場合に比べ、共通駆動線の抵抗
により小さくなるため、一方のみを選択する場合、特に
近いブロツクのみを選択する場合に比べて、両方を混在
させて選択する方がチツプ全体のピーク電流の大きさを
平均化でき、小さくできる。
第12図は、本発明の第６の実施例を示す半導体メモリの
構成図であつて、第11図をさらに変形し、同時に選択す
るブロツクをさらに分散させている。第12図では、φX0
により同時に選択されるブロツクは、BLK00,BLK11,BLK
02,BLK13となり、デコーダXDECの左右のブロツクを交互
に選択する構成となつている。この実施例においては、
第11図に比べて、さらにチツプ内部の雑音を分散するこ
とができる。
構成図であつて、第11図をさらに変形し、同時に選択す
るブロツクをさらに分散させている。第12図では、φX0
により同時に選択されるブロツクは、BLK00,BLK11,BLK
02,BLK13となり、デコーダXDECの左右のブロツクを交互
に選択する構成となつている。この実施例においては、
第11図に比べて、さらにチツプ内部の雑音を分散するこ
とができる。
第13図は、本発明の第７の実施例を示す半導体メモリの
構成図であつて、ワード線方向にメモリアレーを４分割
した例を示す。センスアンプNS,PSは簡単のため、図示
を省略してある。４分割したメモリアレーの中、例えば
MA0とMA1、あるいはMA2とMA3という組合せで選択し、第
１図のようにCL00,CL10に流れる電流を半減させた例で
ある。勿論、４分割したメモリアレーの中から任意の２
個のメモリアレーを選択し、それに対応したCL00,CL10
の結線法を採用することもできる。この実施例では、ワ
ード線がポリシリコンやポリサイド等の比較的高抵抗の
材質で形成されているために、高速化のため多数に分割
せざるを得ない場合に有効である。
構成図であつて、ワード線方向にメモリアレーを４分割
した例を示す。センスアンプNS,PSは簡単のため、図示
を省略してある。４分割したメモリアレーの中、例えば
MA0とMA1、あるいはMA2とMA3という組合せで選択し、第
１図のようにCL00,CL10に流れる電流を半減させた例で
ある。勿論、４分割したメモリアレーの中から任意の２
個のメモリアレーを選択し、それに対応したCL00,CL10
の結線法を採用することもできる。この実施例では、ワ
ード線がポリシリコンやポリサイド等の比較的高抵抗の
材質で形成されているために、高速化のため多数に分割
せざるを得ない場合に有効である。
第14図は、本発明の第８の実施例を示す半導体メモリの
構成図であつて、ワード線方向にメモリアレーを４分割
にし、共通駆動線CL00,CL10,CL20,CL30にドライバND,PD
を設けた構成を示している。第13図と同じように、セン
スアンプNS,PSは簡単のため省略してある。この実施例
では、４分割したメモリアレーの中、MA0とMA2、あるい
はMA1とMA3の組合せで選択し、第13図の実施例に比べ、
各共通駆動線に流れる電流をさらに半減している。さら
に、ドライバPD,NDから見て近いメモリアレーと遠いメ
モリアレーとの組合せで選択するため、チツプ全体のピ
ー特電流の大きさを平均化することができる。
構成図であつて、ワード線方向にメモリアレーを４分割
にし、共通駆動線CL00,CL10,CL20,CL30にドライバND,PD
を設けた構成を示している。第13図と同じように、セン
スアンプNS,PSは簡単のため省略してある。この実施例
では、４分割したメモリアレーの中、MA0とMA2、あるい
はMA1とMA3の組合せで選択し、第13図の実施例に比べ、
各共通駆動線に流れる電流をさらに半減している。さら
に、ドライバPD,NDから見て近いメモリアレーと遠いメ
モリアレーとの組合せで選択するため、チツプ全体のピ
ー特電流の大きさを平均化することができる。
第15図は、本発明の第９の実施例を示す半導体メモリの
構成図であつて、ドライバPD,ND,これらを制御する信号
を発生する回路、および入出力回路を含む周辺回路、な
らびにパツド群をチツプ中央部すなわちメモリアレーに
挟まれた部分に配置した場合を示している。本実施例で
は、メモリアレーの中央部にドライバND,PDを設け、左
右のメモリアレーで共用しているため、第14図に比べて
ドライバの数を少なくすることができる。また、VCCパ
ツドおよびアース用パツドも中央部に設けているため、
ドライバとこれらのパツドとを結ぶ配線の長さを短くで
き、配線抵抗を小さくできる。なお、第15図において
も、第14図と同じように、ドライバPD,NDから見て、近
いメモリアレーと遠いメモリアレーとの組合せで選択す
ることにより、チツプ全体のピーク電流の大きさを平均
化できる。また、第13図、第14図、第15図において、第
11図、第12図で述べたチツプ内雑音の低減という観点か
ら、同時選択するブロツクを市松模様にすることが望ま
しい。
構成図であつて、ドライバPD,ND,これらを制御する信号
を発生する回路、および入出力回路を含む周辺回路、な
らびにパツド群をチツプ中央部すなわちメモリアレーに
挟まれた部分に配置した場合を示している。本実施例で
は、メモリアレーの中央部にドライバND,PDを設け、左
右のメモリアレーで共用しているため、第14図に比べて
ドライバの数を少なくすることができる。また、VCCパ
ツドおよびアース用パツドも中央部に設けているため、
ドライバとこれらのパツドとを結ぶ配線の長さを短くで
き、配線抵抗を小さくできる。なお、第15図において
も、第14図と同じように、ドライバPD,NDから見て、近
いメモリアレーと遠いメモリアレーとの組合せで選択す
ることにより、チツプ全体のピーク電流の大きさを平均
化できる。また、第13図、第14図、第15図において、第
11図、第12図で述べたチツプ内雑音の低減という観点か
ら、同時選択するブロツクを市松模様にすることが望ま
しい。
以上述べた実施例では、第６図、第７図で示したよう
に、Ｎチヤネルトランジスタで構成されたセンスアンプ
NSを最初に活性化した例を示したが、NS,PSのいずれも
センスアンプであるため、Ｐチヤネルトランジスタで構
成されたセンスアンプPSを初めに活性化し、次にセンス
アンプNSを活性化することも可能である。その場合、第
６図、第７図で説明したφND0,φPD0あるいはφND1,φ
PD1の位相関係をそれぞれ反対に印加すればよい。この
方式においても、以上述べた各実施例と同じような効果
を得ることができる。また、さらに、センスアンプNSを
最初に活性化するメモリアレーと、PSを最初に活性化す
るメモリアレーを混在させる方法も考えられる。第16図
は、その一例である。
に、Ｎチヤネルトランジスタで構成されたセンスアンプ
NSを最初に活性化した例を示したが、NS,PSのいずれも
センスアンプであるため、Ｐチヤネルトランジスタで構
成されたセンスアンプPSを初めに活性化し、次にセンス
アンプNSを活性化することも可能である。その場合、第
６図、第７図で説明したφND0,φPD0あるいはφND1,φ
PD1の位相関係をそれぞれ反対に印加すればよい。この
方式においても、以上述べた各実施例と同じような効果
を得ることができる。また、さらに、センスアンプNSを
最初に活性化するメモリアレーと、PSを最初に活性化す
るメモリアレーを混在させる方法も考えられる。第16図
は、その一例である。
第16図は、本発明の第10の実施例を示す半導体メモリの
構成図であつて、メモリアレーの構成は第11図の場合と
同じであるが、メモリアレーの右側つまりVCCパツド側
には、ドライバPDだけを、メモリアレーの左側つまりア
ース用パツド側にはドライバNDだけを、各共通駆動線に
設けた例を示している。
構成図であつて、メモリアレーの構成は第11図の場合と
同じであるが、メモリアレーの右側つまりVCCパツド側
には、ドライバPDだけを、メモリアレーの左側つまりア
ース用パツド側にはドライバNDだけを、各共通駆動線に
設けた例を示している。
第17図は、第16図の動作タイムチヤートである。先ず、
信号φX0によりブロツクBLK00内のワード線W0およびブ
ロツクBLK12内のワード線W512′にパルスが印加され、
各ブロツク内のデータ線、例えばD0（０）,D512（２）
に信号が読み出される。次に、ブロツクBLK00内のＰチ
ヤネルトランジスタで構成されたセンスアンプPSを、共
通駆動線CL10をドライバPDにより2.5Vから5Vに立ち上げ
ることにより、活性化させる。一方、ブロツクBLK12内
では、Ｎチヤネルトランジスタで構成されるセンスアン
プNSを、共通駆動線CL12をドライバNDにより2.5Vから0V
に立ち下げることにより、活性化させる。その後、ブロ
ツクBLK00内では、NSを活性化し、ブロツクBLK12内で
は、PSを活性化し、各々のブロツク内にデータ線上の読
み出し信号の増幅を完了する。第17図で示した動作にお
いて、重要なことは、各ブロツクにおいて、２つあるセ
ンスアンプつまりPS,NSのうち、ドライバPD,NDとの距離
が遠い方から活性化させることである。例えば、ブロツ
クBLK00では、PSがPDとの距離が遠く、PSを先に活性化
させる。
信号φX0によりブロツクBLK00内のワード線W0およびブ
ロツクBLK12内のワード線W512′にパルスが印加され、
各ブロツク内のデータ線、例えばD0（０）,D512（２）
に信号が読み出される。次に、ブロツクBLK00内のＰチ
ヤネルトランジスタで構成されたセンスアンプPSを、共
通駆動線CL10をドライバPDにより2.5Vから5Vに立ち上げ
ることにより、活性化させる。一方、ブロツクBLK12内
では、Ｎチヤネルトランジスタで構成されるセンスアン
プNSを、共通駆動線CL12をドライバNDにより2.5Vから0V
に立ち下げることにより、活性化させる。その後、ブロ
ツクBLK00内では、NSを活性化し、ブロツクBLK12内で
は、PSを活性化し、各々のブロツク内にデータ線上の読
み出し信号の増幅を完了する。第17図で示した動作にお
いて、重要なことは、各ブロツクにおいて、２つあるセ
ンスアンプつまりPS,NSのうち、ドライバPD,NDとの距離
が遠い方から活性化させることである。例えば、ブロツ
クBLK00では、PSがPDとの距離が遠く、PSを先に活性化
させる。
「5V単独64KダイナミツクRAMの高S/N設計」（H.Masuda
et al“Ａ 5V−Only 64K Dynamic RAM Based
on High S/N Design"IEEE J.Solid−State Circui
ts,vol.sc−15,No.5,0ct.1980,P.846）に記載されてい
るように、信号増幅時の雑音の大きさは、NSの場合、共
通駆動線の立ち下げる速度（PSの場合には立ち上げる速
度）が遅い程、小さいことが知られている。従つて、ド
ライバND（あるいはPD）から遠いNSによる増幅に比べ、
同じ信号量の場合、増幅時の雑音は小さい。すなわち、
共通駆動線の立ち下がり速度が異なるからである。従つ
て、第17図で示した実施例では、ドライバからの距離が
遠い方のセンスアンプを先ず活性化し、このセンスアン
プにより充分に増幅した後、他方のセンスアンプにより
最大振幅（5V）に増幅することにより、増幅時の雑音を
低減している。また、ブロツクBLK00とBLK12とで、PS
（あるいはNS）が活性化される時間が異なるため、各々
のブロツクで発生する電源電流のピーク位置は時間的に
ずれており、チツプ全体で見た場合のピーク電流の大き
さを小さくすることができる。
et al“Ａ 5V−Only 64K Dynamic RAM Based
on High S/N Design"IEEE J.Solid−State Circui
ts,vol.sc−15,No.5,0ct.1980,P.846）に記載されてい
るように、信号増幅時の雑音の大きさは、NSの場合、共
通駆動線の立ち下げる速度（PSの場合には立ち上げる速
度）が遅い程、小さいことが知られている。従つて、ド
ライバND（あるいはPD）から遠いNSによる増幅に比べ、
同じ信号量の場合、増幅時の雑音は小さい。すなわち、
共通駆動線の立ち下がり速度が異なるからである。従つ
て、第17図で示した実施例では、ドライバからの距離が
遠い方のセンスアンプを先ず活性化し、このセンスアン
プにより充分に増幅した後、他方のセンスアンプにより
最大振幅（5V）に増幅することにより、増幅時の雑音を
低減している。また、ブロツクBLK00とBLK12とで、PS
（あるいはNS）が活性化される時間が異なるため、各々
のブロツクで発生する電源電流のピーク位置は時間的に
ずれており、チツプ全体で見た場合のピーク電流の大き
さを小さくすることができる。
また、センスアンプNS,PSとも、ほぼ同時刻に活性化す
ることも可能である。同時刻に活性化すると、データ線
からシリコン基板に接合容量を介して結合する雑音は、
データ線を2.5Vにプリチヤージするfolded data line
セル方式であるため、相殺される利点があり、安定なメ
モリ動作が可能になる。
ることも可能である。同時刻に活性化すると、データ線
からシリコン基板に接合容量を介して結合する雑音は、
データ線を2.5Vにプリチヤージするfolded data line
セル方式であるため、相殺される利点があり、安定なメ
モリ動作が可能になる。
さらに、上述の実施例は、センスアンプ、例えばNSを動
作させる場合、１個のドライバNDで駆動する例を示し
た。しかし、増幅時の雑音を減らすために、NDとして１
個のドライバではなく、駆動能力の異なる２個のドライ
バを並列接続し、先ず駆動能力の弱いドライバを活性化
して、データ線上の信号電圧をある程度まで増幅し、続
いて駆動能力の強いドライバを活性化して信号電圧を充
分に増幅するという従来から知られている２段増幅方式
も適用可能である。
作させる場合、１個のドライバNDで駆動する例を示し
た。しかし、増幅時の雑音を減らすために、NDとして１
個のドライバではなく、駆動能力の異なる２個のドライ
バを並列接続し、先ず駆動能力の弱いドライバを活性化
して、データ線上の信号電圧をある程度まで増幅し、続
いて駆動能力の強いドライバを活性化して信号電圧を充
分に増幅するという従来から知られている２段増幅方式
も適用可能である。
以上説明したように、本発明によれば、低雑音特性を維
持したままで、センスアンプの共通駆動線に流れる増幅
時の電流を半減でき、それに応じて配線幅も細くできる
ので、半導体メモリのチツプ面積を減少させることが可
能である。
持したままで、センスアンプの共通駆動線に流れる増幅
時の電流を半減でき、それに応じて配線幅も細くできる
ので、半導体メモリのチツプ面積を減少させることが可
能である。
第１図は本発明の第１の実施例を示す半導体メモリの構
成図、第２図，第３図は従来のダイナミツクメモリの回
路構成図、第４図は第２図における動作タイムチヤー
ト、第５図は本発明の第１の実施例の全体を示す半導体
メモリ群の構成図、第６図、第７図はそれぞれ第１図に
おける動作タイムチヤート、第８図〜第16図はそれぞれ
本発明の第２〜第10の実施例を示す半導体メモリの構成
図、第17図は第16図における動作タイムチヤートであ
る。 PC:プリチヤージ回路、NS,PS:Nチヤネル，またはＰチヤ
ネルMOSトランジスタで構成されるセンスアンプ、CL093
60,CL10:センスアンプの共通駆動線、ND,PD:Nチヤネル,
PチヤネルMOSトランジスタから構成されるセンスアンプ
駆動回路。
成図、第２図，第３図は従来のダイナミツクメモリの回
路構成図、第４図は第２図における動作タイムチヤー
ト、第５図は本発明の第１の実施例の全体を示す半導体
メモリ群の構成図、第６図、第７図はそれぞれ第１図に
おける動作タイムチヤート、第８図〜第16図はそれぞれ
本発明の第２〜第10の実施例を示す半導体メモリの構成
図、第17図は第16図における動作タイムチヤートであ
る。 PC:プリチヤージ回路、NS,PS:Nチヤネル，またはＰチヤ
ネルMOSトランジスタで構成されるセンスアンプ、CL093
60,CL10:センスアンプの共通駆動線、ND,PD:Nチヤネル,
PチヤネルMOSトランジスタから構成されるセンスアンプ
駆動回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀 陵一 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 衛藤 潤 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (10)
- 【請求項１】複数のワード線と、該複数のワード線と交
叉する第１と第２のデータ線対と、上記複数のワード線
と上記第１と第２のデータ線対との任意の交点に設けら
れた複数のメモリセルと、上記第１のデータ線対に現わ
れた信号を差動増幅する第１のセンスアンプと、上記第
２のデータ線対に現われた信号を差動増幅する第２のセ
ンスアンプと、上記第１のセンスアンプに接続された第
１と第２の駆動線と、上記第２のセンスアンプに接続さ
れた第３と第４の駆動線と、上記第１乃至第４の駆動線
を第１と第２の電圧のほぼ中間の電圧にプリチャージす
る駆動線プリチャージ手段とを具備してなり、 上記第１のセンスアンプと上記第２のセンスアンプとの
各センスアンプはＮチャネルMOSトランジスタで構成さ
れたアンプとＰチャネルMOSトランジスタで構成された
アンプを有するとともに、上記第１のセンスアンプのＮ
チャネルMOSトランジスタで構成された上記アンプには
上記第１の駆動線が接続され、上記第１のセンスアンプ
のＰチャネルMOSトランジスタで構成された上記アンプ
には上記第２の駆動線が接続され、上記第２のセンスア
ンプのＮチャネルMOSトランジスタで構成された上記ア
ンプには上記第３の駆動線が接続され、上記第２のセン
スアンプのＰチャネルMOSトランジスタで構成された上
記アンプには上記第４の駆動線が接続され、 上記第１の駆動線と上記第４の駆動線は互いに接続され
て上記第１の電圧または第２の電圧が印加され、上記第
２の駆動線と上記第３の駆動線は互いに接続されて上記
第２の電圧または上記第１の電圧が印加されることを特
徴とする半導体メモリ。 - 【請求項２】上記複数のワード線のうち上記第１のデー
タ線対に交叉するワード線が選択される時は上記第２の
データ線対に交叉するワード線は非選択とされることを
特徴とする特許請求の範囲第１項記載の半導体メモリ。 - 【請求項３】上記第１の電圧を供給する第１の電源線と
上記第２の電圧を供給する第２の電源線とは、上記第１
のデータ線対と上記第２のデータ線対とを挟んで互いに
反対側に配置されることを特徴とする特許請求の範囲第
１項または第２項に記載の半導体メモリ。 - 【請求項４】上記第１の駆動線は第１のスイッチ手段を
介して上記第１の電源線と接続され、上記第２の駆動線
は第２のスイッチ手段を介して上記第１の電源線と接続
され、上記第３の駆動線は第３のスイッチ手段を介して
上記第２の電源線と接続され、上記第４の駆動線は第４
のスイッチ手段を介して上記第２の電源線と接続される
ことを特徴とする特許請求の範囲第３項記載の半導体メ
モリ。 - 【請求項５】上記第１のデータ線対と上記第２のデータ
線対は互いに対向して平行に配置され、 上記第１のデータ線対の長手方向に沿った第１の方向に
上記第１のセンスアンプのＮチャネルMOSトランジスタ
で構成された上記アンプ、上記第１のセンスアンプのＰ
チャネルMOSトランジスタで構成された上記アンプの順
に配置される一方、上記第１の方向に上記第２のセンス
アンプのＰチャネルMOSトランジスタで構成された上記
アンプ、上記第２のセンスアンプのＮチャネルMOSトラ
ンジスタで構成された上記アンプの順に配置されること
を特徴とする特許請求の範囲第１項乃至第４項のいずれ
か１項に記載の半導体メモリ。 - 【請求項６】上記第１の電圧を供給する第１の電源線と
上記第２の電圧を供給する第２の電源線と上記第１のデ
ータ線対と上記第２のデータ線対とは、所定の方向に上
記第１の電源線、上記第１のデータ線対、上記第２のデ
ータ線対、上記第２の電源線の順に配置され、 上記第１のデータ線対が選択される場合には上記第２の
電源線から上記第２および第３の駆動線に上記第２の電
圧が印加された後に上記第１の電源線から上記第１およ
び第４の駆動線に上記第１の電圧が印加され、 上記第２のデータ線対が選択される場合には上記第１の
電源線から上記第２および第３の駆動線に上記第１の電
圧が印加された後に上記第２の電源線から上記第１およ
び第４の駆動線に上記第２の電圧が印加されるようにし
たことを特徴とする特許請求の範囲第１項乃至第５項の
いずれか１項に記載の半導体メモリ。 - 【請求項７】上記複数のメモリセルのそれぞれは、１つ
のトランジスタと１つのキャパシタを有することを特徴
とする特許請求の範囲第１項乃至第６項のいずれか１項
に記載の半導体メモリ。 - 【請求項８】上記第１のデータ線対と上記第２のデータ
線対との各データ線対は、互いに対向して平行に配置さ
れた２本のデータ線からなることを特徴とする特許請求
の範囲第１項乃至第７項のいずれか１項に記載の半導体
メモリ。 - 【請求項９】上記第１と第２のデータ線対は上記第１と
第２の電圧の間の電圧にプリチャージするデータ線プリ
チャージ手段に接続されることを特徴とする特許請求の
範囲第１項乃至第８項のいずれか１項に記載の半導体メ
モリ。 - 【請求項１０】上記データ線プリチャージ手段は、上記
第１の電圧と上記第２の電圧とのほぼ中間の電圧を出力
することを特徴とする特許請求の範囲第９項に記載の半
導体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60247578A JPH0778993B2 (ja) | 1985-11-05 | 1985-11-05 | 半導体メモリ |
| KR1019860009106A KR940002856B1 (ko) | 1985-11-05 | 1986-10-30 | Cmos센스 앰프를 가진 반도체 메모리 |
| US06/927,144 US4796234A (en) | 1985-11-05 | 1986-11-05 | Semiconductor memory having selectively activated blocks including CMOS sense amplifiers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60247578A JPH0778993B2 (ja) | 1985-11-05 | 1985-11-05 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62107497A JPS62107497A (ja) | 1987-05-18 |
| JPH0778993B2 true JPH0778993B2 (ja) | 1995-08-23 |
Family
ID=17165579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60247578A Expired - Lifetime JPH0778993B2 (ja) | 1985-11-05 | 1985-11-05 | 半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4796234A (ja) |
| JP (1) | JPH0778993B2 (ja) |
| KR (1) | KR940002856B1 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4935901A (en) * | 1987-02-23 | 1990-06-19 | Hitachi, Ltd. | Semiconductor memory with divided bit load and data bus lines |
| US5172335A (en) * | 1987-02-23 | 1992-12-15 | Hitachi, Ltd. | Semiconductor memory with divided bit load and data bus lines |
| US5222047A (en) * | 1987-05-15 | 1993-06-22 | Mitsubishi Denki Kabushiki Kaisha | Method and apparatus for driving word line in block access memory |
| EP0293933B1 (en) * | 1987-06-04 | 1993-10-13 | Nec Corporation | Dynamic memory circuit with improved sensing scheme |
| JPS6488662A (en) * | 1987-09-29 | 1989-04-03 | Fujitsu Ltd | Semiconductor memory |
| JPH0197016A (ja) * | 1987-10-09 | 1989-04-14 | Fujitsu Ltd | 半導体集積回路装置 |
| US5426607A (en) * | 1988-04-27 | 1995-06-20 | Sharp Kabushiki Kaisha | Redundant circuit for memory having redundant block operatively connected to special one of normal blocks |
| JPH0756885B2 (ja) * | 1988-12-27 | 1995-06-14 | 日本電気株式会社 | 半導体メモリ |
| US5343406A (en) * | 1989-07-28 | 1994-08-30 | Xilinx, Inc. | Distributed memory architecture for a configurable logic array and method for using distributed memory |
| JPH03235290A (ja) * | 1990-02-09 | 1991-10-21 | Mitsubishi Electric Corp | 階層的な行選択線を有する半導体記憶装置 |
| US5280450A (en) * | 1990-05-14 | 1994-01-18 | Hitachi, Ltd. | High-speed semicondustor memory integrated circuit arrangement having power and signal lines with reduced resistance |
| JP3361825B2 (ja) * | 1990-08-22 | 2003-01-07 | テキサス インスツルメンツ インコーポレイテツド | メモリ・アレイ・アーキテクチャ |
| ATE114864T1 (de) * | 1990-09-20 | 1994-12-15 | Siemens Ag | Dynamischer halbleiterspeicher mit lokalen und hinsichtlich ihrer ansteuerfunktion optimierten leseverstärker-treiberschaltungen. |
| TW212852B (ja) * | 1990-09-20 | 1993-09-11 | Siemens Ag | |
| JP3109750B2 (ja) * | 1991-06-27 | 2000-11-20 | 株式会社東芝 | 半導体記憶装置 |
| JPH04278288A (ja) * | 1991-03-07 | 1992-10-02 | Toshiba Corp | 半導体記憶装置 |
| JP3096314B2 (ja) * | 1991-04-10 | 2000-10-10 | 沖電気工業株式会社 | 半導体記憶装置 |
| FR2700402B1 (fr) * | 1993-01-13 | 1995-04-07 | Sgs Thomson Microelectronics | Microcontrôleur à mémoire électriquement programmable multimode. |
| US5745420A (en) * | 1995-07-31 | 1998-04-28 | Sgs-Thomson Microelectronics, Inc. | Integrated memory circuit with sequenced bitlines for stress test |
| US7157314B2 (en) | 1998-11-16 | 2007-01-02 | Sandisk Corporation | Vertically stacked field programmable nonvolatile memory and method of fabrication |
| US8575719B2 (en) | 2000-04-28 | 2013-11-05 | Sandisk 3D Llc | Silicon nitride antifuse for use in diode-antifuse memory arrays |
| CN1307647C (zh) * | 2000-07-07 | 2007-03-28 | 睦塞德技术公司 | 动态随机存取存储器、存储器器件及其执行读命令的方法 |
| US7386749B2 (en) * | 2005-03-04 | 2008-06-10 | Intel Corporation | Controlling sequence of clock distribution to clock distribution domains |
| US7525866B2 (en) * | 2006-04-19 | 2009-04-28 | Freescale Semiconductor, Inc. | Memory circuit |
| JP2011008858A (ja) * | 2009-06-25 | 2011-01-13 | Fujitsu Ltd | 半導体記憶装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4222112A (en) * | 1979-02-09 | 1980-09-09 | Bell Telephone Laboratories, Incorporated | Dynamic RAM organization for reducing peak current |
| JPS5766587A (en) * | 1980-10-09 | 1982-04-22 | Fujitsu Ltd | Static semiconductor storage device |
| JPS589285A (ja) * | 1981-07-08 | 1983-01-19 | Toshiba Corp | 半導体装置 |
| EP0166642A3 (en) * | 1984-05-30 | 1989-02-22 | Fujitsu Limited | Block-divided semiconductor memory device having divided bit lines |
-
1985
- 1985-11-05 JP JP60247578A patent/JPH0778993B2/ja not_active Expired - Lifetime
-
1986
- 1986-10-30 KR KR1019860009106A patent/KR940002856B1/ko not_active IP Right Cessation
- 1986-11-05 US US06/927,144 patent/US4796234A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR870005472A (ko) | 1987-06-09 |
| US4796234A (en) | 1989-01-03 |
| KR940002856B1 (ko) | 1994-04-04 |
| JPS62107497A (ja) | 1987-05-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |