JPH0775330A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0775330A JPH0775330A JP5159805A JP15980593A JPH0775330A JP H0775330 A JPH0775330 A JP H0775330A JP 5159805 A JP5159805 A JP 5159805A JP 15980593 A JP15980593 A JP 15980593A JP H0775330 A JPH0775330 A JP H0775330A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
- G11C5/146—Substrate bias generators
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dram (AREA)
- Dc-Dc Converters (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】電源電圧が低い場合でも、十分に深いレベルま
でＳＵＢを引けるようにする。 【構成】ＳＵＢ電位を出力するＰ型ＭＯＳトランジスタ
のゲートをたたくコンデンサの前に電源電圧を昇圧する
ブースト回路をつけることにより、上記Ｐ型ＭＯＳトラ
ンジスタのゲートレベルが−ＶCCよりも低い電位になる
ようにする。これにより、ＳＵＢ電位のＶTP１段上がり
がなくなり、ＳＵＢが−ＶCCまで引けるようになる。
でＳＵＢを引けるようにする。 【構成】ＳＵＢ電位を出力するＰ型ＭＯＳトランジスタ
のゲートをたたくコンデンサの前に電源電圧を昇圧する
ブースト回路をつけることにより、上記Ｐ型ＭＯＳトラ
ンジスタのゲートレベルが−ＶCCよりも低い電位になる
ようにする。これにより、ＳＵＢ電位のＶTP１段上がり
がなくなり、ＳＵＢが−ＶCCまで引けるようになる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
負電位を安定に供給する回路を備えた半導体装置に関す
る。
負電位を安定に供給する回路を備えた半導体装置に関す
る。
【０００２】
【従来の技術】従来から、半導体装置に用いられる半導
体基板や所定の導電型に形成されたウェル領域は、その
表面に形成される素子のバイアス条件等が変動すること
による誤動作を防止するために、所定の電位が供給され
ている。例えばＮ型ＭＯＳトランジスタを用いるＤＲＡ
Ｍ装置においては、基板を負電位に固定するためのＳＵ
Ｂ電位発生回路を備えている。
体基板や所定の導電型に形成されたウェル領域は、その
表面に形成される素子のバイアス条件等が変動すること
による誤動作を防止するために、所定の電位が供給され
ている。例えばＮ型ＭＯＳトランジスタを用いるＤＲＡ
Ｍ装置においては、基板を負電位に固定するためのＳＵ
Ｂ電位発生回路を備えている。
【０００３】以下に、このＳＵＢ電位発生回路を備えた
半導体装置について説明する。
半導体装置について説明する。
【０００４】図４は従来のＳＵＢ電位発生回路の回路図
であり、出力ＶBBから得られる負電位は、図示しない半
導体基板に供給されている。
であり、出力ＶBBから得られる負電位は、図示しない半
導体基板に供給されている。
【０００５】図４において、オシレータ回路は複数のイ
ンバータ回路により構成され、電源電圧に依存した一定
周期のクロック信号を発生させる回路である。また、Ｃ
1 ，Ｃ2 ，Ｃ3 は左側のレベルの変動に追従して、右側
のレベルを“Ｈ”→“Ｌ”に降圧または“Ｌ”→“Ｈ”
に昇圧させる為にコンデンサン、Ｑ1 はＳＵＢ電位とな
るＶBBを出力するＰ型ＭＯＳトランジスタ、Ｑ2 は節点
Ｂが“Ｈ”の時のレベルをＧＮＤとする為のＰ型ＭＯＳ
トランジスタ、Ｑ3 ，Ｑ4 は節点Ｄが“Ｌ”の時のレベ
ルが−ＶCCとなるようにする為のＰ型ＭＯＳトランジス
タである。
ンバータ回路により構成され、電源電圧に依存した一定
周期のクロック信号を発生させる回路である。また、Ｃ
1 ，Ｃ2 ，Ｃ3 は左側のレベルの変動に追従して、右側
のレベルを“Ｈ”→“Ｌ”に降圧または“Ｌ”→“Ｈ”
に昇圧させる為にコンデンサン、Ｑ1 はＳＵＢ電位とな
るＶBBを出力するＰ型ＭＯＳトランジスタ、Ｑ2 は節点
Ｂが“Ｈ”の時のレベルをＧＮＤとする為のＰ型ＭＯＳ
トランジスタ、Ｑ3 ，Ｑ4 は節点Ｄが“Ｌ”の時のレベ
ルが−ＶCCとなるようにする為のＰ型ＭＯＳトランジス
タである。
【０００６】次に動作について説明する。
【０００７】電源が投入され、ある一定レベルの電圧に
達するとオシレータ回路からＶCC−ＧＮＤの振幅をもつ
一定周期のクロック信号が出力される。まず節点Ｃが
“Ｈ”→“Ｌ”に切りかわる場合について説明する。節
点Ｃが“Ｈ”→“Ｌ”すなわちＶCCレベルからＧＮＤレ
ベルに変化するとコンデンサＣ2 を介してのカップリン
グにより節点ＤのレベルはＶCC分引き下げられる。もと
もと節点Ｃが“Ｈ”のときの節点ＤのレベルはＰ型ＭＯ
ＳトランジスタとコンデンサＣ3 によりＧＮＤレベルと
されている為、節点Ｃが“Ｌ”となったときの節点Ｄの
レベルは−ＶCCレベルとなる。
達するとオシレータ回路からＶCC−ＧＮＤの振幅をもつ
一定周期のクロック信号が出力される。まず節点Ｃが
“Ｈ”→“Ｌ”に切りかわる場合について説明する。節
点Ｃが“Ｈ”→“Ｌ”すなわちＶCCレベルからＧＮＤレ
ベルに変化するとコンデンサＣ2 を介してのカップリン
グにより節点ＤのレベルはＶCC分引き下げられる。もと
もと節点Ｃが“Ｈ”のときの節点ＤのレベルはＰ型ＭＯ
ＳトランジスタとコンデンサＣ3 によりＧＮＤレベルと
されている為、節点Ｃが“Ｌ”となったときの節点Ｄの
レベルは−ＶCCレベルとなる。
【０００８】従って、Ｐ型ＭＯＳトランジスタＱ2 がＯ
Ｎ状態となり、節点ＢのレベルはＧＮＤレベルまで引き
下げられる。次に節点Ｃが“Ｌ”→“Ｈ”すなわちＧＮ
ＤレベルカラＶCCレベルに変化するとコンデンサＣ1 を
介してのカップリングにより節点ＢのレベルはＶCC分引
き下げられ、−ＶCCレベルとなる。これによりＰ型ＭＯ
ＳトランジスタＱ1 がＯＮ状態となり、ＳＵＢ電位であ
るＶBBがマイナスに引かれはじめる。これは、ＶBBの電
位と節点Ｂの電位との下がＰ型ＭＯＳトランジスタのス
レッシュホールド電圧（以下ＶＴＰと記す）以下になる
まで続き、以後Ｐ型ＭＯＳトランジスタＱ1 がＯＦＦ状
態となることにより、この動作はストップする。続い
て、再び節点Ｃのレベルが“Ｈ”→“Ｌ”になることに
より節点ＢのレベルはＧＮＤレベルとなる。この時Ｐ型
ＭＯＳトランジスタＱ1 はＯＦＦ状態である。
Ｎ状態となり、節点ＢのレベルはＧＮＤレベルまで引き
下げられる。次に節点Ｃが“Ｌ”→“Ｈ”すなわちＧＮ
ＤレベルカラＶCCレベルに変化するとコンデンサＣ1 を
介してのカップリングにより節点ＢのレベルはＶCC分引
き下げられ、−ＶCCレベルとなる。これによりＰ型ＭＯ
ＳトランジスタＱ1 がＯＮ状態となり、ＳＵＢ電位であ
るＶBBがマイナスに引かれはじめる。これは、ＶBBの電
位と節点Ｂの電位との下がＰ型ＭＯＳトランジスタのス
レッシュホールド電圧（以下ＶＴＰと記す）以下になる
まで続き、以後Ｐ型ＭＯＳトランジスタＱ1 がＯＦＦ状
態となることにより、この動作はストップする。続い
て、再び節点Ｃのレベルが“Ｈ”→“Ｌ”になることに
より節点ＢのレベルはＧＮＤレベルとなる。この時Ｐ型
ＭＯＳトランジスタＱ1 はＯＦＦ状態である。
【０００９】以上のように、オシレータ回路から出力さ
れるクロック信号が“Ｈ”→“Ｌ”，“Ｌ”→“Ｈ”を
繰り返す毎にＳＵＢ電位ＶBBは徐々にマイナスレベルま
で引かれ、ある一定レベルまで引かれると、その電位で
安定することになる。
れるクロック信号が“Ｈ”→“Ｌ”，“Ｌ”→“Ｈ”を
繰り返す毎にＳＵＢ電位ＶBBは徐々にマイナスレベルま
で引かれ、ある一定レベルまで引かれると、その電位で
安定することになる。
【００１０】
【発明が解決しようとする課題】この従来のＳＵＢ電位
発生回路では、ＳＵＢ電位ＶBBを出力するＰ型ＭＯＳト
ランジスタのＱ1 のゲートレベルが−ＶCCにしかならな
い為、Ｐ型ＭＯＳトランジスタＱ2 のＶＴＰ１段上が
り、すなわち−ＶCC＋｜ＶＴＰ｜までしかＳＵＢを引く
ことができない。例えばＶCCが３Ｖの時、ＳＵＢは−
１．５Ｖ程度までしか引けない為、ＳＵＢレベルが浅す
ぎることにより、デバイスの特性が悪化するという問題
点があった。またＰ型ＭＯＳトランジスタＱ1 のゲート
とソースの差電位が小さい為、Ｑ2 の電流能力も小さい
ものとなり、電源投入後、ＳＵＢが引けるまでに非常に
長い時間がかかってしまうという問題点があった。
発生回路では、ＳＵＢ電位ＶBBを出力するＰ型ＭＯＳト
ランジスタのＱ1 のゲートレベルが−ＶCCにしかならな
い為、Ｐ型ＭＯＳトランジスタＱ2 のＶＴＰ１段上が
り、すなわち−ＶCC＋｜ＶＴＰ｜までしかＳＵＢを引く
ことができない。例えばＶCCが３Ｖの時、ＳＵＢは−
１．５Ｖ程度までしか引けない為、ＳＵＢレベルが浅す
ぎることにより、デバイスの特性が悪化するという問題
点があった。またＰ型ＭＯＳトランジスタＱ1 のゲート
とソースの差電位が小さい為、Ｑ2 の電流能力も小さい
ものとなり、電源投入後、ＳＵＢが引けるまでに非常に
長い時間がかかってしまうという問題点があった。
【００１１】
【課題を解決するための手段】本願発明によれば、正の
電源電圧を供給され第１のクロックに応じて第１の負電
圧信号を出力する回路と、電源電圧を供給され第２のク
ロックに応じて第１の負電圧信号よりも低い第２の負電
圧信号を出力する回路と、第２の負電圧信号により制御
されて第１の負電圧信号と等しい負電圧を出力する回路
とを備えた半導体装置を得る。また第１の負電圧信号は
電源電圧を反転した電圧とすることができる。
電源電圧を供給され第１のクロックに応じて第１の負電
圧信号を出力する回路と、電源電圧を供給され第２のク
ロックに応じて第１の負電圧信号よりも低い第２の負電
圧信号を出力する回路と、第２の負電圧信号により制御
されて第１の負電圧信号と等しい負電圧を出力する回路
とを備えた半導体装置を得る。また第１の負電圧信号は
電源電圧を反転した電圧とすることができる。
【００１２】さらに、この出力する回路はＰ型ＭＯＳト
ランジスタを有し、そのゲートには第２の負電圧信号が
印加され、第２の負電圧信号は、第１の負電圧信号の電
圧からＰ型ＭＯＳトランジスタの閾値電圧を引いた値以
下の電圧を有するようにしても良い。
ランジスタを有し、そのゲートには第２の負電圧信号が
印加され、第２の負電圧信号は、第１の負電圧信号の電
圧からＰ型ＭＯＳトランジスタの閾値電圧を引いた値以
下の電圧を有するようにしても良い。
【００１３】より詳細には、第１及び第２のクロックは
それぞれ電源電圧を有するクロックであり、第１の負電
圧信号を出力する回路は、一端に第１のクロックが入力
され、この一端を正極として電源電圧に充電された第１
のコンデンサを有し、第２の負電圧信号を出力する回路
は、第２のクロックを昇圧した第３のクロックを一端に
入力され、この一端を正極としてこの昇圧した電圧に充
電された第２のコンデンサを有する。
それぞれ電源電圧を有するクロックであり、第１の負電
圧信号を出力する回路は、一端に第１のクロックが入力
され、この一端を正極として電源電圧に充電された第１
のコンデンサを有し、第２の負電圧信号を出力する回路
は、第２のクロックを昇圧した第３のクロックを一端に
入力され、この一端を正極としてこの昇圧した電圧に充
電された第２のコンデンサを有する。
【００１４】また、本願発明によれば、第１のクロック
がハイレベルである期間に電源電位の反転電位を出力す
る反転回路と、第２のクロックがハイレベルである期間
に電源電位を出力する反転回路と、第２のクロックがハ
イレベルである期間に電源電位を昇圧した電位を出力す
る昇圧回路と、昇圧回路の出力を反転して出力する制御
回路と、反転回路の出力を入力され制御回路の出力によ
り制御されて、第２のクロックがロウレベルである期間
に反転電位を出力する回路とを有する半導体装置を得
る。
がハイレベルである期間に電源電位の反転電位を出力す
る反転回路と、第２のクロックがハイレベルである期間
に電源電位を出力する反転回路と、第２のクロックがハ
イレベルである期間に電源電位を昇圧した電位を出力す
る昇圧回路と、昇圧回路の出力を反転して出力する制御
回路と、反転回路の出力を入力され制御回路の出力によ
り制御されて、第２のクロックがロウレベルである期間
に反転電位を出力する回路とを有する半導体装置を得
る。
【００１５】
【実施例】本願発明につき、図面を参照しつつ説明す
る。
る。
【００１６】図１は本願発明の第１の実施例である半導
体装置におけるＳＵＢ電位発生回路の回路図であり、図
２はＳＵＢ電位発生回路の動作を説明するための、タイ
ミングチャートである。
体装置におけるＳＵＢ電位発生回路の回路図であり、図
２はＳＵＢ電位発生回路の動作を説明するための、タイ
ミングチャートである。
【００１７】オシレータ回路は位相の異なる２つの信号
ＯＳＣ１とＯＳＣ２を出力し、ＯＳＬ１はインバータ回
路ＩＮＶ１と、インバータ回路ＩＮＶ3 及びコンデンサ
Ｃ１及びＮ型ＭＯＳトランジスタＱ1 ，Ｑ3 及びＰ型Ｍ
ＯＳトランジスタＱ2 よりなるブースト回路と、コンデ
ンサＣ2 を介してＰ型ＭＯＳトランジスタＱ6 のゲート
に接続される構成となっている。またＯＳＣＺはインバ
ータ回路ＩＮＶ２，ＩＮＶ４とコンデンサＣ3 を介して
Ｐ型ＭＯＳトランジスタＱ6 のドレインに接続される構
成となっている。
ＯＳＣ１とＯＳＣ２を出力し、ＯＳＬ１はインバータ回
路ＩＮＶ１と、インバータ回路ＩＮＶ3 及びコンデンサ
Ｃ１及びＮ型ＭＯＳトランジスタＱ1 ，Ｑ3 及びＰ型Ｍ
ＯＳトランジスタＱ2 よりなるブースト回路と、コンデ
ンサＣ2 を介してＰ型ＭＯＳトランジスタＱ6 のゲート
に接続される構成となっている。またＯＳＣＺはインバ
ータ回路ＩＮＶ２，ＩＮＶ４とコンデンサＣ3 を介して
Ｐ型ＭＯＳトランジスタＱ6 のドレインに接続される構
成となっている。
【００１８】Ｐ型ＭＯＳトランジスタＱ4 は接点Ｃが
“Ｈ”のときのレベルをＧＮＤとするためのものであ
り、Ｐ型ＭＯＳトランジスタＱ5 は、節点Ｇが“Ｈ”の
ときのレベルをＧＮＤとするためのものである。
“Ｈ”のときのレベルをＧＮＤとするためのものであ
り、Ｐ型ＭＯＳトランジスタＱ5 は、節点Ｇが“Ｈ”の
ときのレベルをＧＮＤとするためのものである。
【００１９】次に動作について説明する。
【００２０】クロックＯＳＣ１、２は共にＶCCレベルと
ＧＮＤレベルとの間で振動する信号であり、周期は等し
く、クロックＯＳＣ２がＶCCレベルである期間が、クロ
ックＯＳＣ１がＶCCレベルである期間に一致するか又は
包含されるように、デューティー比および位相がそれぞ
れ設定されている。
ＧＮＤレベルとの間で振動する信号であり、周期は等し
く、クロックＯＳＣ２がＶCCレベルである期間が、クロ
ックＯＳＣ１がＶCCレベルである期間に一致するか又は
包含されるように、デューティー比および位相がそれぞ
れ設定されている。
【００２１】最初に、ブースト回路１及び低電位発生回
路２の動作についてそれぞれ説明する。
路２の動作についてそれぞれ説明する。
【００２２】まずブースト回路１において、時刻ｔ１よ
りも前にクロックＯＳＣ１がＧＮＤレベルのときは、イ
ンバータＩＮＶ３の出力もＧＮＤレベルとなるので、コ
ンデンサＣ１はＮ型ＭＯＳトランジスタＱ１により、Ｎ
型ＭＯＳトランジスタＱ１の閾値電圧をＶTNとして、Ｖ
CC−ＶTNレベルまで充電される。このとき、Ｎ型ＭＯＳ
トランジスタＱ３は導通しているので、ブースト回路１
の出力である節点Ｂの電位はＧＮＤレベルとなる。そし
てクロックＯＳＣ１が時刻ｔ１に立ち上がってＶCCレベ
ルになると、インバータＩＮＶ３の出力はＶCCとなり、
コンデンサＣ１の端子Ｈは２ＶCC−ＶTNレベルにまで上
昇する。これに伴いＮ型ＭＯＳトランジスタＱ１は非道
通となる。そして、このときＰ型ＭＯＳトランジスタＱ
２は導通しているので、節点Ｂからの出力は２ＶCC−Ｖ
TNレベルになる。その後時刻ｔ４にクロックＯＳＣ１が
ＧＮＤレベルに立ち下がると、節点Ｂの出力は再びＧＮ
Ｄレベルになる。即ち、ブースト回路１の出力である節
点Ｂの電位は、クロックＯＳＣ１のＶCCレベル、ＧＮＤ
レベル間の振動に同期して、２ＶCC−ＶTNレベル、ＧＮ
Ｄレベル間で振動することになる。
りも前にクロックＯＳＣ１がＧＮＤレベルのときは、イ
ンバータＩＮＶ３の出力もＧＮＤレベルとなるので、コ
ンデンサＣ１はＮ型ＭＯＳトランジスタＱ１により、Ｎ
型ＭＯＳトランジスタＱ１の閾値電圧をＶTNとして、Ｖ
CC−ＶTNレベルまで充電される。このとき、Ｎ型ＭＯＳ
トランジスタＱ３は導通しているので、ブースト回路１
の出力である節点Ｂの電位はＧＮＤレベルとなる。そし
てクロックＯＳＣ１が時刻ｔ１に立ち上がってＶCCレベ
ルになると、インバータＩＮＶ３の出力はＶCCとなり、
コンデンサＣ１の端子Ｈは２ＶCC−ＶTNレベルにまで上
昇する。これに伴いＮ型ＭＯＳトランジスタＱ１は非道
通となる。そして、このときＰ型ＭＯＳトランジスタＱ
２は導通しているので、節点Ｂからの出力は２ＶCC−Ｖ
TNレベルになる。その後時刻ｔ４にクロックＯＳＣ１が
ＧＮＤレベルに立ち下がると、節点Ｂの出力は再びＧＮ
Ｄレベルになる。即ち、ブースト回路１の出力である節
点Ｂの電位は、クロックＯＳＣ１のＶCCレベル、ＧＮＤ
レベル間の振動に同期して、２ＶCC−ＶTNレベル、ＧＮ
Ｄレベル間で振動することになる。
【００２３】一方、低電位発生回路２の動作は以下のよ
うになる。時刻ｔ２においてクロックＯＳＣ２が立ち上
がり、ＶCCレベルに達すると、節点Ｄ，ＥはそれぞれＧ
ＮＤレベル、ＶCCレベルとなる。このとき、後に説明す
るように、コンデンサＣ４は節点Ｄの側の端子が高電位
となるようにＶCCレベルに充電されているので、節点Ｇ
は−ＶCCレベルとなる。またコンデンサＣ３も、以下に
説明するように、ＶCCに充電されているので、接点Ｆは
ＧＮＤレベルとなる。よってＰ型ＭＯＳトランジスタＱ
７は、ゲート、ソースがそれぞれ−ＶCC、ＧＮＤレベル
となって導通し、節点ＦはＧＮＤレベルとなり、よって
コンデンサＣ３はＶCCレベルに充電される。このときＰ
型ＭＯＳトランジスＱ５は、ゲートがＧＮＤ、ソースが
−ＶCCレベルなので非導通状態となり、このため節点Ｇ
の−ＶCCレベルは維持される。
うになる。時刻ｔ２においてクロックＯＳＣ２が立ち上
がり、ＶCCレベルに達すると、節点Ｄ，ＥはそれぞれＧ
ＮＤレベル、ＶCCレベルとなる。このとき、後に説明す
るように、コンデンサＣ４は節点Ｄの側の端子が高電位
となるようにＶCCレベルに充電されているので、節点Ｇ
は−ＶCCレベルとなる。またコンデンサＣ３も、以下に
説明するように、ＶCCに充電されているので、接点Ｆは
ＧＮＤレベルとなる。よってＰ型ＭＯＳトランジスタＱ
７は、ゲート、ソースがそれぞれ−ＶCC、ＧＮＤレベル
となって導通し、節点ＦはＧＮＤレベルとなり、よって
コンデンサＣ３はＶCCレベルに充電される。このときＰ
型ＭＯＳトランジスＱ５は、ゲートがＧＮＤ、ソースが
−ＶCCレベルなので非導通状態となり、このため節点Ｇ
の−ＶCCレベルは維持される。
【００２４】そして時刻ｔ３において、クロックＯＳＣ
２が立ち下がってＧＮＤレベルになると、節点Ｄ，Ｅは
それぞれＶCCレベル、ＧＮＤレベルとなり、このときコ
ンデンサＣ３、Ｃ４はともにＶCCに充電されているの
で、節点Ｆ，Ｇはそれぞれ−ＶCC、ＧＮＤレベルとな
る。するとＰ型ＭＯＳトランジスタＱ５はゲート、ソー
スがそれぞれ−ＶCC、ＧＮＤレベルとなって導通するの
で、コンデンサＣ４は上述のようにＶCCレベルまで充電
されることになる。なお、Ｐ型ＭＯＳトランジスタＱ７
はこの時非導通状態になっており、したがって節点Ｆは
−ＶCCレベルに維持されている。
２が立ち下がってＧＮＤレベルになると、節点Ｄ，Ｅは
それぞれＶCCレベル、ＧＮＤレベルとなり、このときコ
ンデンサＣ３、Ｃ４はともにＶCCに充電されているの
で、節点Ｆ，Ｇはそれぞれ−ＶCC、ＧＮＤレベルとな
る。するとＰ型ＭＯＳトランジスタＱ５はゲート、ソー
スがそれぞれ−ＶCC、ＧＮＤレベルとなって導通するの
で、コンデンサＣ４は上述のようにＶCCレベルまで充電
されることになる。なお、Ｐ型ＭＯＳトランジスタＱ７
はこの時非導通状態になっており、したがって節点Ｆは
−ＶCCレベルに維持されている。
【００２５】即ち、節点Ｆ及びＧの電位はそれぞれ、ク
ロックＯＳＣ２のＶCCレベル、ＧＮＤレベル間の変化に
対して同位相及び逆位相で、ＧＮＤレベル、−ＶCCレベ
ル間を振動し、また節点Ｅの電位はクロックＯＳＣ２と
同位相で、ＶCC、ＧＮＤ両レベル間を振動することにな
る。
ロックＯＳＣ２のＶCCレベル、ＧＮＤレベル間の変化に
対して同位相及び逆位相で、ＧＮＤレベル、−ＶCCレベ
ル間を振動し、また節点Ｅの電位はクロックＯＳＣ２と
同位相で、ＶCC、ＧＮＤ両レベル間を振動することにな
る。
【００２６】次に、ＳＵＢ出力回路３の動作について説
明する。ＳＵＢ出力回路３は、ブースト回路１の制御に
よって、低電位発生回路２で発生される低電位を出力す
る回路である。
明する。ＳＵＢ出力回路３は、ブースト回路１の制御に
よって、低電位発生回路２で発生される低電位を出力す
る回路である。
【００２７】まず時刻ｔ１において、クロックＯＳＣ１
が立ち上がりＶCCレベルに達すると、上述のように節点
Ｂは２ＶCC−ＶTNレベルになり、またこのときコンデン
サＣ２は以下に説明するように２ＶCC−ＶTNに充電され
ているので、節点ＣはＧＮＤレベルとなる。この場合に
おいて出力ＶBBのレベルは、以下に説明するように負の
電位に降圧されて図示しない負荷回路の容量によって維
持されているので、Ｐ型ＭＯＳトランジスタＱ６はゲー
トがＧＮＤレベル、ソースが負電位となり、非導通とな
る。
が立ち上がりＶCCレベルに達すると、上述のように節点
Ｂは２ＶCC−ＶTNレベルになり、またこのときコンデン
サＣ２は以下に説明するように２ＶCC−ＶTNに充電され
ているので、節点ＣはＧＮＤレベルとなる。この場合に
おいて出力ＶBBのレベルは、以下に説明するように負の
電位に降圧されて図示しない負荷回路の容量によって維
持されているので、Ｐ型ＭＯＳトランジスタＱ６はゲー
トがＧＮＤレベル、ソースが負電位となり、非導通とな
る。
【００２８】そして、時刻ｔ２にクロックＯＳＣ２が立
ち上がり、節点Ｇが−ＶCCになると、Ｐ型ＭＯＳトラン
ジスタＱＱ４が導通し、コンデンサＣ２は節点Ｂの電位
である２ＶCC−ＶTNレベルに充電される。この場合、Ｐ
型ＭＯＳトランジスタＱ６は非導通のままである。
ち上がり、節点Ｇが−ＶCCになると、Ｐ型ＭＯＳトラン
ジスタＱＱ４が導通し、コンデンサＣ２は節点Ｂの電位
である２ＶCC−ＶTNレベルに充電される。この場合、Ｐ
型ＭＯＳトランジスタＱ６は非導通のままである。
【００２９】次に時刻ｔ３において、クロックＯＳＣ２
が立ち下がってＧＮＤレベルになり、節点ＧがＧＮＤレ
ベルに上昇すると、Ｐ型ＭＯＳトランジスタＱ４は非導
通となり、よって節点Ｃは節点Ｂの電位及びコンデンサ
Ｃ２の充電電圧によってＧＮＤレベルに維持される。
が立ち下がってＧＮＤレベルになり、節点ＧがＧＮＤレ
ベルに上昇すると、Ｐ型ＭＯＳトランジスタＱ４は非導
通となり、よって節点Ｃは節点Ｂの電位及びコンデンサ
Ｃ２の充電電圧によってＧＮＤレベルに維持される。
【００３０】そして、時刻ｔ４にクロックＯＳＣ１が立
ち下がって節点ＢがＧＮＤレベルになると、コンデンサ
Ｃ２のカップリングにより節点Ｃは−２ＶCC＋ＶTNレベ
ルにまで下降する。従って、Ｐ型ＭＯＳトランジスタＱ
６はゲートが−２ＶCC＋ＶTNレベルにまで下降するので
強く導通し、出力ＶBBからは、節点Ｆのレベルである−
ＶCCレベルが出力される。即ち、Ｐ型ＭＯＳトランジス
タの閾値電圧をＶTPとして、−２ＶCC＋ＶTN＜−ＶCC−
ＶTPなる関係が成立するように、各閾値電圧ＶTN、ＶTP
及び電源電圧ＶCCを設定することにより、節点Ｆのレベ
ルである−ＶCCレベルがそのまま、出力ＶBBのレベルと
なる。従って出力ＶBBに接続されている外部負荷の電位
は−ＶCCレベルまで降圧される。より詳しくは、この外
部負荷はコンデンサＣ３との容量分割によって降圧さ
れ、以上説明した動作を繰り返すことにより、漸次−Ｖ
CCレベルにまで下降することになる。
ち下がって節点ＢがＧＮＤレベルになると、コンデンサ
Ｃ２のカップリングにより節点Ｃは−２ＶCC＋ＶTNレベ
ルにまで下降する。従って、Ｐ型ＭＯＳトランジスタＱ
６はゲートが−２ＶCC＋ＶTNレベルにまで下降するので
強く導通し、出力ＶBBからは、節点Ｆのレベルである−
ＶCCレベルが出力される。即ち、Ｐ型ＭＯＳトランジス
タの閾値電圧をＶTPとして、−２ＶCC＋ＶTN＜−ＶCC−
ＶTPなる関係が成立するように、各閾値電圧ＶTN、ＶTP
及び電源電圧ＶCCを設定することにより、節点Ｆのレベ
ルである−ＶCCレベルがそのまま、出力ＶBBのレベルと
なる。従って出力ＶBBに接続されている外部負荷の電位
は−ＶCCレベルまで降圧される。より詳しくは、この外
部負荷はコンデンサＣ３との容量分割によって降圧さ
れ、以上説明した動作を繰り返すことにより、漸次−Ｖ
CCレベルにまで下降することになる。
【００３１】即ち、以上説明した第１の実施例において
は、出力電位を＝ＶCCに一致させることができ、基板電
位を確実に−ＶCCレベルにまで低下させることができ
る。またこのとき、出力部のＰ型ＭＯＳトランジスタＱ
６のゲートは−２ＶCC＋ＶTNレベルまで大きく低下する
ので、ゲート、ソース間の電位差が非常に大きくなり、
Ｐ型ＭＯＳトランジスタＱ６の電流駆動能力が大きくな
って、短時間で基板電位を引き落とすことができる。
は、出力電位を＝ＶCCに一致させることができ、基板電
位を確実に−ＶCCレベルにまで低下させることができ
る。またこのとき、出力部のＰ型ＭＯＳトランジスタＱ
６のゲートは−２ＶCC＋ＶTNレベルまで大きく低下する
ので、ゲート、ソース間の電位差が非常に大きくなり、
Ｐ型ＭＯＳトランジスタＱ６の電流駆動能力が大きくな
って、短時間で基板電位を引き落とすことができる。
【００３２】図３は本発明の第２の実施例である。
【００３３】本実施例は、デバイス内部に昇圧電位を常
時供給する回路を備えている製品の場合であり、図３に
示すＶBTがその昇圧された電源である。動作について
は、第１の実施例の回路と全く同じである。
時供給する回路を備えている製品の場合であり、図３に
示すＶBTがその昇圧された電源である。動作について
は、第１の実施例の回路と全く同じである。
【００３４】
【発明の効果】以上説明したように本発明は、ＳＵＢ電
位発生回路内に、電源電圧をそれよりも高い電圧に昇圧
するブースト回路を追加し、この回路の出力を反転する
ことにより、ＳＵＢ電位を出力するＰ型ＭＯＳトラジス
タのゲートレベルを−ＶCCよりも低い電圧にできるよう
にしたので、ＳＵＢ電位のＶTP１段上がりがなくなり、
電源電圧が低い場合でも、ＳＵＢレベルを十分に深い電
位まで引くことができ、また短時間でＳＵＢを引くこと
ができるという効果を有する。
位発生回路内に、電源電圧をそれよりも高い電圧に昇圧
するブースト回路を追加し、この回路の出力を反転する
ことにより、ＳＵＢ電位を出力するＰ型ＭＯＳトラジス
タのゲートレベルを−ＶCCよりも低い電圧にできるよう
にしたので、ＳＵＢ電位のＶTP１段上がりがなくなり、
電源電圧が低い場合でも、ＳＵＢレベルを十分に深い電
位まで引くことができ、また短時間でＳＵＢを引くこと
ができるという効果を有する。
【図１】本発明の第１の実施例を示す回路図。
【図２】図１に示した回路図の動作を表わす各部信号の
波形図。
波形図。
【図３】本発明の第２の実施例を示す回路図。
【図４】従来例の回路図。
【図５】図４に示した回路図の動作を表わす各部信号の
波形図。
波形図。
ＩＮＶ１〜ＩＮＶ４ インバータ回路 Ｑ1 〜Ｑ7 ＭＯＳトランジスタ Ｃ1 〜Ｃ4 コンデンサ
Claims (6)
- 【請求項１】 正の電源電圧を供給され第１のクロック
に応じて第１の負電圧信号を出力する回路と、前記電源
電圧を供給され第２のクロックに応じて前記第１の負電
圧信号よりも低い第２の負電圧信号を出力する回路と、
前記第２の負電圧信号により制御されて前記第１の負電
圧信号と等しい電圧を出力する回路とを備えた半導体装
置。 - 【請求項２】 前記第１の負電圧信号は前記電源電圧を
反転した電圧を有することを特徴とする請求項１記載の
半導体装置。 - 【請求項３】 前記出力する回路はＰ型ＭＯＳトランジ
スタを有し、前記Ｐ型ＭＯＳトランジスタのゲートには
前記第２の負電圧信号が印加されることを特徴とする請
求項１記載の半導体装置。 - 【請求項４】 前記第２の負電圧信号は、前記第１の負
電圧信号の電圧から前記Ｐ型ＭＯＳトランジスタの閾値
電圧を引いた値以下の電圧を有することを特徴とする請
求項３記載の半導体装置。 - 【請求項５】 前記第１及び第２のクロックはそれぞれ
前記電源電圧を有し、前記第１の負電圧信号を出力する
回路は、一端に前記第１のクロックが入力され、該一端
を正極として前記電源電圧に充電された第１のコンデン
サを有し、前記第２の負電圧信号を出力する回路は、前
記第２のクロックを昇圧した第３のクロックを一端に入
力され、該一端を正極として前記昇圧した電圧に充電さ
れた第２のコンデンサを有することを特徴とする請求項
１記載の半導体装置。 - 【請求項６】 第１のクロックがハイレベルである期間
に電源電位の反転電位を出力する反転回路と、第２のク
ロックがハイレベルである期間に前記電源電位を昇圧し
た電位を出力する昇圧回路と、前記昇圧回路の出力を反
転して出力する制御回路と、前記反転回路の出力を入力
され前記制御回路の出力により制御されて、前記第２の
クロックがロウレベルである期間に前記反転電位を出力
する回路とを有することを有する半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5159805A JP2560983B2 (ja) | 1993-06-30 | 1993-06-30 | 半導体装置 |
| DE69420209T DE69420209T2 (de) | 1993-06-30 | 1994-06-29 | Spannungserzeugungsschaltung, die eine negative Spannung erzeugt |
| EP94110128A EP0632456B1 (en) | 1993-06-30 | 1994-06-29 | Voltage generator circuit generating negative potential |
| US08/268,450 US5532640A (en) | 1993-06-30 | 1994-06-30 | Voltage generator circuit generating stable negative potential |
| KR1019940015394A KR0165988B1 (ko) | 1993-06-30 | 1994-06-30 | 안정된 부성 전위를 발생시키기 위한 전압 발생기 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5159805A JP2560983B2 (ja) | 1993-06-30 | 1993-06-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0775330A true JPH0775330A (ja) | 1995-03-17 |
| JP2560983B2 JP2560983B2 (ja) | 1996-12-04 |
Family
ID=15701649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5159805A Expired - Lifetime JP2560983B2 (ja) | 1993-06-30 | 1993-06-30 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5532640A (ja) |
| EP (1) | EP0632456B1 (ja) |
| JP (1) | JP2560983B2 (ja) |
| KR (1) | KR0165988B1 (ja) |
| DE (1) | DE69420209T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002367374A (ja) * | 2001-06-11 | 2002-12-20 | Hitachi Ltd | 負電圧発生回路および半導体記憶装置 |
| JP2005224014A (ja) * | 2004-02-05 | 2005-08-18 | Toppan Printing Co Ltd | チャージポンプ回路およびパルス昇圧回路 |
| JP2009111722A (ja) * | 2007-10-30 | 2009-05-21 | Panasonic Corp | 発振制御装置及び発振器 |
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|---|---|---|---|---|
| JP3561060B2 (ja) * | 1995-12-08 | 2004-09-02 | 三菱電機株式会社 | 負電圧発生回路 |
| US5892400A (en) * | 1995-12-15 | 1999-04-06 | Anadigics, Inc. | Amplifier using a single polarity power supply and including depletion mode FET and negative voltage generator |
| US6064250A (en) | 1996-07-29 | 2000-05-16 | Townsend And Townsend And Crew Llp | Various embodiments for a low power adaptive charge pump circuit |
| KR100227620B1 (ko) * | 1996-10-17 | 1999-11-01 | 김영환 | 네가티브 챠지펌프 회로 |
| KR100279296B1 (ko) * | 1998-06-09 | 2001-01-15 | 윤종용 | 승압 전압 발생 회로 |
| KR100294584B1 (ko) * | 1998-06-19 | 2001-09-17 | 윤종용 | 반도체메모리장치의기판바이어스전압발생회로 |
| US6055186A (en) * | 1998-10-23 | 2000-04-25 | Macronix International Co., Ltd. | Regulated negative voltage supply circuit for floating gate memory devices |
| US6215349B1 (en) * | 1999-01-05 | 2001-04-10 | International Business Machines Corp. | Capacitive coupled driver circuit |
| JP2001078437A (ja) | 1999-06-30 | 2001-03-23 | Toshiba Corp | ポンプ回路 |
| US6285243B1 (en) * | 2000-02-23 | 2001-09-04 | Micron Technology, Inc. | High-voltage charge pump circuit |
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| KR20020042546A (ko) * | 2002-03-25 | 2002-06-05 | 온재민 | 칼라 무늬가 형성된 판유리 및 그 제조방법 |
| US6756838B1 (en) | 2003-03-18 | 2004-06-29 | T-Ram, Inc. | Charge pump based voltage regulator with smart power regulation |
| EP2980972A1 (en) | 2014-07-31 | 2016-02-03 | Nxp B.V. | Charge pump for negative voltage generation |
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| US4322675A (en) * | 1980-11-03 | 1982-03-30 | Fairchild Camera & Instrument Corp. | Regulated MOS substrate bias voltage generator for a static random access memory |
| US4733108A (en) * | 1982-06-28 | 1988-03-22 | Xerox Corporation | On-chip bias generator |
| EP0126788B1 (de) * | 1983-05-27 | 1987-06-03 | Deutsche ITT Industries GmbH | MOS-Bootstrap-Gegentaktstufe |
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1993
- 1993-06-30 JP JP5159805A patent/JP2560983B2/ja not_active Expired - Lifetime
-
1994
- 1994-06-29 EP EP94110128A patent/EP0632456B1/en not_active Expired - Lifetime
- 1994-06-29 DE DE69420209T patent/DE69420209T2/de not_active Expired - Lifetime
- 1994-06-30 KR KR1019940015394A patent/KR0165988B1/ko not_active IP Right Cessation
- 1994-06-30 US US08/268,450 patent/US5532640A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US5532640A (en) | 1996-07-02 |
| KR0165988B1 (ko) | 1999-02-18 |
| EP0632456B1 (en) | 1999-08-25 |
| EP0632456A2 (en) | 1995-01-04 |
| KR950002234A (ko) | 1995-01-04 |
| DE69420209T2 (de) | 2000-04-06 |
| DE69420209D1 (de) | 1999-09-30 |
| JP2560983B2 (ja) | 1996-12-04 |
| EP0632456A3 (en) | 1995-10-18 |
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