JPH0772178A - ロジックアナライザ - Google Patents

Abstract

(57)【要約】 【目的】 本発明はシリアルデータのデータの各ビット
の値を検出して画面に表示されているデータの該当部分
に近接表示することにより、観測者が前記データの値を
容易且つ間違いなくを認識できるようにすることを目的
としている。 【構成】 読取位置演算回路７９は変化点検出回路７８
により検出された表示データの変化点から読み取り位置
を算出する。データ読取回路８０は前記算出された読取
位置の表示データのレベルを読み取って、それがハイレ
ベルであれば“１”を文字発生回路８１に発生させ、ロ
ーレベルであれば“０”を文字発生回路８１に発生させ
て、発生させた文字を表示装置７７に表示されているデ
ータの該当部分に近接して表示する。これにより、観測
者が表示データの値を容易且つ間違いなくを認識でき
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデジタル信号のデータパ
ターンの記録や表示を行うロジックアナライザに係り、
シリアル信号のデータサンプリングを行って表示を行う
構成に関する。

【０００２】

【従来の技術】従来のロジックアナライザでは、入力信
号がハイレベルかロウレベルかを内部のサンプリングク
ロックにより検出して記録用メモリに書き込む構成を有
している。図１６は従来この種のロジックアナライザの
一例である。複数の入力信号７０１はサンプリング回路
７１でハイレベル又はロウレベルの２値データに変換さ
れた後、データ記録用メモリ７５に入力される。一方、
トリガ検出回路７２は前記複数の入力信号７０１よりト
リガ条件（パターン）を検出し、トリガ条件を検出する
と、これをサンプリングカウンタ７３に通知する。サン
プリングカウンタ７３は前記トリガ条件の検出を知らさ
れると、サンプリング用のクロック発振器（ＯＳＣ）７
４からのクロック信号７０４を受けて記録データ数を計
数することにより記録位置指定用アドレスを発生し、こ
れをデータ記録用メモリ７５に出力する。これにより、
前記２値化されたデータがデータ記録用メモリ７５に書
き込まれる。サンプリングカウンタ７３はトリガ検出回
路７２がトリガ点を検出してから前記データの記録を所
定回数行った後、データ記録用メモリ７５へのデータ書
き込みを停止する。データ記録用メモリ７５に記録され
たデータはデータ変換回路７６によって表示形式に変換
された後、表示装置７７の画面に表示される。

【０００３】ここで、前記入力信号７０１として、図１
７に示すようなＮＲＺタイプ２４００ｂｐｓのシリアル
データが入力された場合、このシリアルデータの１ビッ
トの長さは４１６．７μ秒であり、この信号を１０μ秒
のサンプリング周期でデータ記録用メモリ７５に記録す
ることにより、このシリアル信号を１０μ秒の分解能で
表示装置７７に他の信号と同時表示を行うことによっ
て、時間差を観測することができる。ここで、１ビット
の信号長はサンプリング数約４１個に相当する。各ビッ
トのデータがハイレベルであるかロウレベルであるかは
各ビットの略中間点で見ればよく、サンプリング数で２
０個くらいになる。しかし、従来のロジックアナライザ
では、観測者が前記中間点がどこであるかを目視で探さ
なけれならなず、観測者に負担がかかると共に観測ミス
を生じる恐れがあった。

【０００４】又、上記した従来のロジックアナライザは
トリガ検出回路７２によって１又は複数本の入力信号の
ハイレベル又はロウのレベルの組合わせによるパターン
検出によって、トリガをかけて信号の記録を行うよう構
成されていた。

【０００５】図１８は上記したトリガ検出回路７２の一
例であって、１８１は信号をそのまま通すか、またはハ
イレベルとロウレベルを反転させるかを選択する排他的
論理和回路、１８２はその信号をパターン検出条件とし
て有効とするか無効とするかの選択を行うオア回路、１
８３は信号条件を合成するアンド回路、１８４はパター
ン検出条件を保持するデータラッチ等で構成されたデー
タ保持回路である。尚、本図では、入力条件７０１（入
力信号に対応）は２本であるが、もっと多数であっても
良く、通常８本から１６本が使用される。

【０００６】この従来の装置によると、入力信号の組合
わせパターンによってトリが条件としているために、信
号の時間変化、即ちシリアル通信に使われるような時間
ごとに区切ってデータを送っているような信号を観測す
る場合に、特定のシリアルデータをトリガ条件として前
記シリアルデータをデータ記録用メモリ７５に記録した
後、表示装置７７に表示を行って、そのような条件の時
の信号変化を観測したい場合に、多数の表示されたパタ
ーンの中から観測者が目視によって、特定のパターンを
選択しなければならなず、観測者に負担がかかると共に
観測ミスが生じやすいという欠点があった。

【０００７】

【発明が解決しようとする課題】上述のような従来のロ
ジックアナライザでは、２値化した入力信号をサンプリ
ング周期でサンプリングして記録用メモリに書き込み、
書き込んだデータを表示装置７７にパターンで表示する
だけなので、入力信号がシリアルデータであった場合、
前記データの各ビットの値は観測者が各ビットの略中間
点を探してチェックする必要があり、観測者に負担がか
かると共にシリアルデータが長い場合やノイズ等で波形
がくずれた場合に誤認の恐れもあった。又、入力信号の
組合わせパターンによってトリガ条件としているため
に、信号の時間変化、即ちシリアル通信に使われるよう
な時間ごとに区切ってデータを送っているような信号を
観測する場合、即ち、特定のシリアルデータをトリガ条
件として前記メモリに記録した後表示して、そのような
条件の時の信号変化を観測したい場合に、多数の表示さ
れたパターンの中から観測者が目視によって特定のパタ
ーンを選択しなければならず、観測者に負担がかかると
共に観測ミスが生じやすいという欠点があった。

【０００８】そこで本発明は上記の欠点を除去し、シリ
アルデータのデータ長を計算して各ビットの値を検出し
て画面に表示されているデータの該当部分に近接表示す
ることにより、観測者が前記データの値を容易且つ間違
いなく認識できるようにし、且つ特定のパターンのシリ
アル信号が入力された場合のみトリガ発生を行って入力
信号を記録して表示することができるロジックアナライ
ザを提供することを目的としている。

【０００９】

【課題を解決するための手段】本発明は入力信号を所定
のサンプリング周期でサンプリングしてメモリに記憶し
た後、このメモリに記憶したデータを表示するロジック
アナライザにおいて、前記メモリに記憶したデータのレ
ベル変化点を検出する変化点検出手段と、この変化点検
出手段によって検出された変化点と予め指定された前記
データの１ビット当たりの長さとに基づいて前記データ
のレベルを読み取る位置を算出する演算手段と、この演
算手段によって算出された読み取り位置にある表示デー
タのレベルを読み取るデータ読取手段と、このデータ読
取手段によって読み取られたデータのレベルを示す文字
を発生する文字発生手段と、この文字発生手段によって
発生した文字を前記表示データの該当部分に近接して表
示する表示手段とを具備した構成を有する。

【００１０】別の構成として、入力信号を所定のサンプ
リング周期でサンプリングしてメモリに記憶した後、こ
のメモリに記憶したデータを表示するロジックアナライ
ザにおいて、前記入力信号をサンプリングするためのサ
ンプリングクロックを分周する分周手段と、前記入力信
号の変化点を検出して前記分周手段を初期化する初期化
手段と、前記分周手段から出力される分周クロックによ
って前記入力信号をパラレルデータ化した後これを基準
データと比較する比較手段と、この比較手段により前記
両データが一致したと判定された時点から前記サンプリ
ングされた入力信号を前記メモリに記憶する記憶制御手
段とを具備した構成を有する。

【００１１】

【作用】本発明のロジックアナライザにおいて、変化点
検出手段はメモリに記憶したデータのレベル変化点を検
出する。演算手段は前記変化点検出手段によって検出さ
れた変化点と予め指定された前記データの１ビット当た
りの長さとに基づいて前記データのレベルを読み取る位
置を算出する。データ読取手段は前記演算手段によって
算出された読み取り位置にある表示データのレベルを読
み取る。文字発生手段は前記データ読取手段によって読
み取られたデータのレベルを示す文字を発生する。表示
手段は前記文字発生手段によって発生した文字を前記表
示データの該当部分に近接して表示する。これにより、
表示データと共にその値が数値で表示されるため、観測
者は容易且つ正確に表示データを読み取ることができ
る。

【００１２】別の構成のロジックアナライザの作用にお
いて、分周手段は入力信号をサンプリングするためのサ
ンプリングクロックを分周する。初期化手段は前記入力
信号の変化点を検出して前記分周手段を初期化する。比
較手段は前記分周手段から出力される分周クロックによ
って前記入力信号をパラレルデータ化した後これを基準
データと比較する。記憶制御手段は前記比較手段により
前記両データが一致したと判定された時点から前記サン
プリングされた入力信号を前記メモリに記憶する。これ
により、前記基準データで示される特定のパターンのシ
リアルデータが自動的に選択されて表示されるため、従
来のように観測者が前記特定パターンを探す必要がなく
なり、目的のパターンのシリアルデータの観測を容易且
つ正確に行うことができるようになる。

【００１３】

【実施例】以下、本発明の一実施例を図面を参照して説
明する。図１は本発明のロジックアナライザの一実施例
を示したブロック図である。７１は入力信号７０１を２
値化するサンプリング回路、７２は入力信号７０１から
トリガ条件を検出するトリガ検出回路、７３はデータ記
録用アドレスを発生するサンプリングカウンタ、７４は
アドレス発生用の基準クロックを発生する発振器、７５
は２値化データを記録するデータ記録用メモリ、７６は
２値化データを表示形式のデータに変換するデータ変換
回路、７７はメモリ７５に記録したデータを表示する表
示装置、７８はメモリ７５に記録した表示データのロウ
（“０”）レベルとハイ（“１”）レベルの変換点を検
出する変換点検出回路、７９は基準の変化点から各デー
タビットの読み取り位置を演算する読取位置演算回路、
８０は前記読み取り位置のデータがローレベルであるか
ハイレベルであるかを読みだして“０”又は“１”の文
字を文字発生回路８１により発生させるデータ読取回
路、８１は“０”又は“１”の文字を発生して、これら
文字を表示装置７７に出力する文字発生回路である。

【００１４】次に本実施例の動作をについて説明する。
入力信号７０１が図２（Ａ）に示すような２４００ｂｐ
ｓでデータ８ビットの調歩同期信号であった場合、デー
タのない部分（ストップビットを含む）２０１及び２１
１がハイ（“１”）レベルで一定長以上存在し、ハイレ
ベルからローレベルへの変化点Ｐｏから１ビット長のス
タートビット（Ｓ）と８ビットのデータビットから構成
されている。従って、データ内容を知るために、変化点
検出回路７８は第１に最初の変化点Ｐｏを検出する。次
に読取位置演算回路７９は各データビットの略中点にお
いてそのビットの値を読み取るために各ビットの中点位
置を演算する。１ビットの長さは４１６．７μｓであ
り、データ記録のサンプリングスピードを１０μ秒とす
ると、４１６．７／１０＝４１．６７となり、整数倍に
はなっていない。しかし、データ記録用メモリ７５には
サンプリングスピードの１０μ秒ごとのデータしか入っ
てないので、中点位置の演算では整数化（四捨五入）を
行う。

【００１５】即ち、１ビット長当りのデータ記録サンプ
ル数４１．６７をｌ_o として、演算式はＰ_o ＋ｌ_o ／２
＋ｌ_o ×ｎとなる。但し、（ｎ＝０．１、…、８） 上記式にて、ｎ＝０の時 Ｐ_o ＋２０．８３
整数比 Ｐ_o ＋２１ ｎ＝１の時 Ｐ_o ＋６２．５０ 整数比 Ｐ_o
＋６３ ｎ＝８の時 Ｐ_o ＋３５４．１７ 整数比 Ｐ_o
＋３５４ 上記演算によって求めた中点において、ｎ＝０の時はス
タートビットであるからデータ読取回路８０は文字発生
回路８１に“Ｓ”を発生させて、表示装置７７に図２
（Ａ）に示すように表示し、他はデータビットであるか
らその点の値がハイ（“１”）であるかロウ（“０”）
であるかを読んで“１”又は“０”の表示を図２（Ａ）
に示すように表示装置７７に行う。図２（Ｂ）は上記し
た整数化した読取位置を示している。データ読取回路８
０は次のデータなし部分２１１の後の変化点Ｐ₁ におい
ても同様にしてデータの値を表示する。以上の説明は入
力信号７０１がデータ長８ビットの場合で説明したが、
データ長は７ビット乃至６ビットでもよく、またパリテ
ィビットがついていても勿論さしつかえない。但し、図
２（Ｂ）は（Ａ）に示したデータのビット長を示してい
る。

【００１６】図３は入力信号７０１が調歩同期式信号で
あった場合のスタート点を検出して表示する動作を示し
たフローチャートである。変換点検出回路７８はステッ
プ３０１にてポインタ（Ｐ）を表示データの左端にセッ
トした後、ステップ３０２にてポインタ（Ｐ）をインク
リメントしながらデータ記録用メモリ７５から前記表示
データ（２値化データ）を読み出す。次に変化点検出回
路７８はステップ３０３にて前記データがハイレベルか
らローレベルに変化したか否かを判定し、変化しない場
合はステップ３０５に跳び、変化した場合はステップ３
０４に進む。ステップ３０４にて読取位置演算回路７９
は中点位置を演算し、データ読取回路８０及び文字発生
回路８１を介して表示装置７７に表示されているデータ
の中点位置に文字を表示する。その後、変化点検出回路
７８はステップ３０５にて前記表示位置が画面に表示さ
れたデータの右端部であるか否かを判定し、右端部でな
い場合はステップ３０２に戻り、右端部である場合は処
理を終了する。

【００１７】図４は図３に示した中点位置への文字表示
処理の詳細例を示したフローチャートである。ステップ
４０１にて、読取位置演算回路７９は１ビット長当たり
のデータ記憶サンプル数をｌ₀ とし、ステップ４０２に
て前記０をｎに設定した後、ステップ４０３に進む。ス
テップ４０３にて読取位置演算回路７９は中点位置Ｐを
演算して、これを整数化する。ステップ４０４にてデー
タ読取回路８０は前記算出された中点位置Ｐを指定する
ポインタ（Ｐ）の位置の表示データをデータ記録用メモ
リ７５から読み込んだ後、ステップ４０５にてｎ＝０で
あるか否かを判定し、０であった場合はステップ４０７
に進み、ここで文字発生回路８１によりスタートビット
Ｓを発生させて、これを表示装置７７の画面上に表示さ
れたデータの中点位置に表示して、ステップ４１０に進
む。ステップ４０５にてｎ＝０であると判定された場合
はステップ４０６へ進み、ここでデータ読取回路８０は
読み取ったデータが１であるかないかを判定し、１であ
る場合はステップ４０８へ進み、１でない場合はステッ
プ４０９ヘ進む。データ読取回路８０はステップ４０８
にて文字発生回路８１により“１”を発生させて、これ
を表示装置７７の画面上に表示されたデータの前記中点
位置に表示して、ステップ４１０に進む。データ読取回
路８０はステップ４０９にて文字発生回路８１により
“０”を発生させて、これを表示装置７７の画面上に表
示されたデータの前記中点位置に表示して、ステップ４
１０に進む。次に読取位置演算回路７９はステップ４１
０にてｎを＋１インクリメントし、これを新たなｎとし
た後、ステップ４１１に進んで、ｎ＝９であるか否かを
判定し、９でない場合はステップ４０３へ戻り、ｎ＝９
である場合は処理を終了する。

【００１８】図５は入力信号７０１が同期式のようにデ
ータが連続している場合の例である。このような場合に
は、始めに同期キャラクタ等によって同期を行った後に
データ受信を行うのであるが、ロジックアナライザによ
って信号観測を行う場合は、長いデータの途中だけを観
測することになる。そのため、キャラクタ同期を行うこ
とはできないのでビットの変化点を起点として、各ビッ
トの値を表示し、更には、観測者がカーソルを動かして
指定するデータ区切り点を第二の起点（Ｐ５）として、
データを８ビットまたは７ビット等のデータ長によって
区切り、前記データ長毎に１６進表示を行うことによっ
て、観測を容易にしている。

【００１９】図６は入力信号７０１が同期式信号であっ
た場合の各データビットの値を表示する動作を示したフ
ローチャートで、データの各ビット毎の値をハイ
（“１”）レベルまたはロウ（“０”）レベルで表示
し、“０”から“１”または“１”から“０”への変化
点を探し、この点を起点（ｐ５）として各データビット
の略中点の位置を演算し、この中点の値を読み取って
“０”または“１”の表示を行う。デ−タは連続してい
るので、表示装置７７の表示画面の右側で終了する。

【００２０】即ち、変化点検出回路７８はステップ６０
１にてポインタ（Ｐ）を表示データの左端にセットした
後、ステップ６０２にて前記ポインタ（Ｐ）を＋１した
部分のデータをデータ記録用メモリ７５から読み出し、
ステップ６０３にて読み出したデータが変化したか否か
を判定する。これにより、変化しない場合はステップ６
０２に戻り、変化した場合はステップ６０４へ進む。ス
テップ６０４にて読取位置演算回路７９はポインタ
（Ｐ）位置を起点とした後、ステップ６０５にて１ビッ
ト長当たりのデータ記録サンプル数をｌ₀ とした後、ス
テップ６０６へ進む。ステップ６０６にて読取位置演算
回路７９は０をｎに設定した後、ステップ６０７に進ん
で中点位置の演算を行って整数化し、中点位置Ｐを得
る。次にデータ読取回路８０はステップ６０８にて前記
算出された中点位置Ｐを指定するポインタ（Ｐ）の位置
のデータを読み込み、このデータｄが１であるか否かを
ステップ６０９で判定した後、１である場合はステップ
６１０へ進み、１でない場合はステップ６１１へ進む。

【００２１】データ読取回路８０はステップ６１０にて
文字発生回路８１にて“１”を発生させて、これを表示
装置７７の画面上のデータの中点位置に図５に示すよう
に表示して、ステップ６１２に進む。データ読取回路８
０はステップ６１１にて文字発生回路８１にて“０”を
発生させて、これを表示装置７７の画面上のデータの中
点位置に図５に示すように表示して、ステップ６１２に
進む。ステップ６１２にて読取位置演算回路７９はｎを
＋１インクリメントした後これを新たなｎとしてからス
テップ６１３へ進み、前記表示した位置が表示装置７７
の画面に表示されているデータの右端であるか否かを判
定し、右端でない場合はステップ６０７へ戻り、右端で
ある場合は処理を終了する。

【００２２】図７は入力信号７０１が同期式信号であっ
た場合のカーソル位置（Ｐｃ）を起点に１６進表示を行
う場合のフローチャートで、観測者がキー操作などの外
部入力手段（図を略す）により表示装置７７の画面上の
カーソルを動かしてカーソル点ＰＣを指定すると、前記
カーソル点（ＰＣ）により読み取ったデータを１ビット
ずつシフトして８ビット分をまとめ、これを１６進数に
変換して画面表示を行い、表示装置７７の表示画面の右
端に達したら終了する。

【００２３】即ち、読取位置演算回路７９はステップ７
０１にて１ビット長当たりのデータ記録サンプル数をｌ
₀ とした後、ステップ７０２にて０にｎを設定した後、
ステップ７０３へ進む。読取位置演算回路７９はステッ
プ７０３にて中点位置の演算を行い、これを整数化して
Ｐとする。データ読取回路８０は前記中点位置Ｐを指定
するポインタ（Ｐ）の位置でメモリ７５からデータを読
み取った後、これにステップ７０５にてシフト動作によ
り合成したデータを作成した後、ステップ７０６にてｎ
を＋１インクリメントしてこれを新たなｎとしてからス
テップ７０７へ進む。ステップ７０７にてデータ読取回
路８０は前記ｎが８の倍数であるか否かを判定し、そう
でない場合はステップ７０３に戻り、８の倍数である場
合はステップ７０８へ進む。データ読取回路８０は前記
合成したデータを１６進数に変換して、得られた１６進
数を文字発生回路８１により発生して表示装置７７に表
示されているデータの前記中点位置に図５に示すように
表示した後、ステップ７０９へ進む。ステップ７０９に
て前記表示位置が画面上のデータの右端であるか否かを
判定し、右端でない場合はステップ７０３に戻り、右端
である場合は処理を終了する。

【００２４】図８は入力信号７０１がバイフェーズ信号
の場合を示した例である。このバイフェーズ信号では、
“０”から“１”又は“１”から“０”の変化点が１ビ
ットデータの中点にあって、ビット毎の区切り部分では
変化する場合と変化しない場合がある。“０”と“１”
又は“１”と“０”の組み合わせの時には中間部に６
１、６２に示すように１ビット長の変化しない部分がで
きる。そこで、図９のフローチャートに示すように表示
データの左端から変化点間の長さを測定し、１ビット長
ある長い変化点間部分を検出したら、ここを起点（Ｐ
Ｃ）とする。この起点（ＰＣ）から１ビット長の後半が
“０”又は“１”のデータの値になる点に着目して、前
記１ビット長の各３／４の部分を読み取ることによって
“０”又は“１”の値を表示している。そのため、読取
位置演算回路７９で用いられる演算式はＰ_O ＋３／４×
Ｌ_O ＋Ｌ_O ×ｎ → 整数化（四捨五入）となる。尚、
８ビット毎の１６進表示は図７に示した例と同じであ
る。

【００２５】図９はバイフェーズ信号のビット値の表示
動作を示したフローチャートである。変化点検出回路７
８はステップ９０１にてポインタ（Ｐ）を表示データの
左端にセットした後、前記ポインタ（Ｐ）を移動させな
がらメモリ７５からデータを読み出して、第１の変化点
Ｘ１をステップ９０２にて検出した後、第２の変化点Ｘ
２をステップ９０３にて検出する。次にステップ９０４
にて変化点検出回路７８は前記変化点間（Ｘ１〜Ｘ２）
の長さを計算して、この長さがほぼ１ビットであるか否
かを判定する。前記長さがほぼ１ビットである場合はス
テップ９０７へ進み、そうでない場合はステップ９０６
へ進む。変化点検出回路７８はステップ９０６にてＸ２
を第１の変化点とし、これをＸ１とした後、ステップ９
０３へ戻る。

【００２６】ステップ９０７にて読取位置演算回路７９
は前記変化点Ｘ１とＸ２の中間点を起点Ｐ６とする。読
取位置演算回路７９はステップ９０８にて１ビット長当
たりのデータ記録サンプル数をｌ₀ とした後、ステップ
９０９へ進む。ステップ９０９にて読取位置演算回路７
９は０をｎに設定した後、ステップ９１０に進んで中点
位置の演算を行って整数化し、中点位置Ｐを得る。次に
データ読取回路８０はステップ９１１にて前記中点位置
Ｐを指定するポインタ（Ｐ）の位置のデータをデータ記
録用メモリ７５から読み込み、このデータが１であるか
否かをステップ９１２で判定した後、１である場合はス
テップ９１３へ進み、１でない場合はステップ９１４へ
進む。データ読取回路８０はステップ９１３にて文字発
生回路８１にて“１”を発生させて、これを表示装置７
７の画面上のデータの中点位置に図８（Ｃ）に示すよう
に表示して、ステップ９１５に進む。データ読取回路８
０はステップ９１４にて文字発生回路８１により“０”
を発生させてこれを表示装置７７の画面上のデータの中
点位置に表示して、ステップ９１５に進む。ステップ９
１５にて読取位置演算回路７９はｎを＋１インクリメン
トした後、これを新たなｎとしてからステップ９１６へ
進み、前記表示した位置が表示装置７７の画面に表示さ
れたデータの右端であるか否かを判定し、右端でない場
合はステップ９１０へ戻り、右端である場合は処理を終
了する。

【００２７】ここで、シリアル通信のスピードが２４０
０ｂｐｓあるいは４８００ｂｐｓのように、上記したロ
ジックアナライザのサンプリングスピードでは整数化で
きないものもある。しかし、上記のように小数点以下ま
で高精度で読み取り位置の演算を行った後、整数化を行
って実際の読取り位置を決定することにより、累積誤差
のでない位置決めを行うことができ、各ビットの値の表
示及び８ビット等のデータ長さに合わせた１６進表示に
よって、観測を容易にしている。

【００２８】本実施例によれば、データ記録用メモリ７
５に記録したシリアルデータを表示装置７７に表示する
時、表示データがハイレベルであるかローレベルである
かを、前記表示データの該当部分に近接してハイレベル
を示す“１”、ローレベルを示す“０”の論理値を同時
に表示したり、１６進数に変換して前記表示装置７７に
同時に表示することができるため、観測者が表示データ
がハイレベルであるかローレベルであるかを目視で探す
必要がなくなり、観測者に負担をかけずに観測ミスを犯
すことなく、データの観測を行うことができる。しか
も、前記メモリ７５にデータを記録する時のサンプリン
グを行う第１の周期と信号スピードから測定される通信
データをサンプリングする第２の周期との比が整数にな
らなくとも、端数の調整を行って位置のズレを防止する
ことを行うため、長いデータであっても正しく且つ観測
しやすい表示を行うことができる。

【００２９】図１０は本発明のロジックアナライザの他
の実施例を示したブロック図である。７１は入力信号７
０１を２値化するサンプリング回路、７３はデータ記録
用アドレスを発生するサンプリングカウンタ、７４はア
ドレス発生用のサンプリングクロックを発生する発振
器、７５は２値化データを記録するデータ記録用メモ
リ、７６は２値化データを表示形式のデータに変換する
データ変換回路、７７はデータ記録用メモリ７５に記録
したデータを表示する表示装置、８２は入力信号７０１
の“ロウレベル”から“ハイレベル”又は“ハイレベ
ル”から“ロウレベル”への変化を検出する入力信号変
化点検出回路、８３はサンプリングクロック７０４を分
周する分周回路、８４は入力信号７０１のシリアル信号
パターンを特定の基準パターンと比較して基準パターン
と同一パターンとなった時にトリガ信号３０３を出力す
るシリアル信号パターン検出回路である。

【００３０】ここで、入力信号変化点検出回路８２は遅
延回路１１と排他的論理和回路１２から成っている。分
周回路８３は分周レジスタ２１、ダウンカウンタ２２、
オア回路２３、１／２分周回路２４から成っている。信
号パターン検出回路８４はシフトレジスタ３１、基準デ
ータ発生回路３２、比較回路３３から成っている。

【００３１】次に図２から図４の信号波形を用いて図１
０に示したロジックアナライザの動作を説明する。図２
は入力信号変化点検出回路８２と分周回路８３の動作を
示す図である。入力信号変化点検出回路８２では、複数
の入力信号７０１のうちの１つである７１０を受けて遅
延回路１１と排他的論理和回路（ＥＸ−ＯＲ）１２によ
って入力信号７１０の変化点を検出すると、分周回路８
３に初期化パルス信号１０１を発生する。分周回路８３
は分周数を保持している分周レジスタ２１とダウンカウ
ンタ２２とオア回路２３と１／２分周回路２４で構成さ
れ、発振器７４から出力されるサンプリングクロック７
０４のパルス信号をダウンカウンタ２２で計数し、計数
値がゼロになった時点で、ダウンカウンタ２２はボロー
パルス２０２を発生する。ボローパルス２０２はオア回
路２３を通ってダウンカウンタ２２のロード入力２０３
に供給され、この時点で分周レジスタ２１の値がダウン
カウンタ２２にロードされ、ダウンカウンタ２２は再び
新しい値から計数動作を行う。又、ボローパルス２０２
は１／２分周回路２４にも供給されて１／２に分周され
て、信号パターン検出回路８４とサンプリング回路７１
に出力されるが、分周出力２０４の位相は反転してい
る。この分周出力２０４はサンプリング回路７１によっ
て他の信号入力７０１と同様にサンプリングされて、デ
ータ記録用メモリ７５に記録される。一方、入力信号変
換点検出回路８２からの出力である初期化パルス信号１
０１はオア回路２３を通ってダウンカウンタ２２のロー
ド入力２０３に供給され、この時も分周レジスタ２１の
値がダウンカウンタ２２にロードされると共に、１／２
分周回路２４も初期化パルス信号１０１によってリセッ
トされて、分周出力２０４は“ローレベル”となる。

【００３２】図１１は分周回路８３の計数動作を説明す
るタイムチャートである。図１１（Ａ）に示した入力信
号７１０の変化点ｎ１、ｎ２、ｎ３において、入力信号
変換点検出回路８２は図１１（Ｂ）に示すようにそれぞ
れ初期化パルスＳ１、Ｓ２、Ｓ３を発生している。入力
信号７１０は４８００ｂｐｓのシリアル信号であって、
１ビットのデータ長は図１１（Ｃ）に示すように２０
８．３３μ秒であり、発振器７４から出力されるサンプ
リングクロック７０４の周期は１０μ秒としている。分
周用レジスタ２１にはデータ長をサンプリングクロック
周期の２倍で割った値を四捨五入して整数化してセット
しておく。この場合は１０であり、ダウンカウンタ２２
は計数値がゼロになると、ボローパルスを発生して新し
い値をロードするので、１０回計数する毎にボローパル
スを発生することになる。分周出力２０４は図１１
（Ｂ）に示した最初の初期化パルス１０１のＳ１の後、
図１１（Ｃ）に示すようにサンプリングパルス１０個目
のｔ１点で立上がって“ハイレベル”となり、パルス２
０個目で下がり、パルス３０個目で再び上がり、パルス
４０個目のｔ２時点で下がる。

【００３３】その後、図１１（Ｂ）で示した初期化パル
ス１０１のＳ２で分周回路８３が初期化される。図１１
（Ｃ）に示すようにＳ１からｔ２までは４００μ秒であ
り、もし入力信号７１０に変化点がないと、分周出力２
０４は２００μ秒の正数倍となるが、図１１（Ａ）に示
した変化点ｎ２、即ち最初の変化点ｎ１から４１６．６
７μ秒の点において図１１（Ｂ）に示すように初期化パ
ルスＳ２が発生して分周回路８３の初期化を行う。この
ため、分周レジスタ２１にセットする数値が整数に限ら
れることによる、入力信号７１０との同期のずれを修正
することができる。同様に図１１（Ｃ）に示した分周出
力２０４の次の立上がりｔ３は図１１（Ａ）に示した初
期化パルス１０１のＳ２点から１０カウント、立上がり
点ｔ４はＳ２点から２０カウント即ち、２００μ秒後で
ある。しかし、次に発生する初期化パルスＳ３によって
分周回路２０はＳ２から２０８．３３μ秒の点で再度初
期化される。シリアル信号パターン検出回路８４ではシ
フトレジスタ３１が分周出力２０４の立上がり点で動作
し、入力信号７１０の値を取り込んで順次シフト動作を
行う。シフトレジスタ３１のパラレル出力と比較の基準
となる基準データレジスタ３２のデータとを比較回路３
３で比較して、両データが一致した場合に、比較回路３
３はトリガ信号３０３をサンプリングカウンタ７３に出
力する。これにより、サンプリングカウンタ３３は書き
込みアドレスをメモリ７５に出力して、サンプリング回
路７１によって２値化されたシリアルデータを記録す
る。

【００３４】図１２は入力信号が調歩同期信号でのデー
タの比較を行った例であって、図１２（Ａ）に示すよう
にデータが８ビットの調歩同期の場合、データの前に１
ビットのスタートビット（ＳＴ）、後に１ないし２ビッ
トのストップビット（図での説明は省略）がついてい
る。そのため、比較回路３３はデータ部分の８ビットだ
けの比較では間違えた図１２（Ｃ）に示した一致点Ｋ１
でもトリガ信号３０３を発生することになる。しかし、
スタートビット（ＳＴ）を含めた９ビットで一致を検出
すれば、この条件では図１２（Ｂ）に示したＫ２のよう
に不一致となり、誤りは少なくなる。

【００３５】勿論、通常の受信回路のように正しくスタ
ートビットを検出することにより同期を行ってから動作
するのが一番良いが、通信条件によって多数の受信回路
をもつのは計測装置として高価格になるという欠点があ
る。更にワード同期のように長い通信データの特定の場
所のみに同期用ワードがある場合に、長い通信データの
一部だけを観測したい計測装置としては周期がかからな
いことも生じる。むしろ、誤った一致点でも観測者が容
易に誤りであることを判断できるのが通常であるため、
誤りの発生頻度が低ければ何等障害とはならない。ここ
では安価で汎用的な方法を説明したが、通信条件に合わ
せて複数の受信回路を用いても何等差し支えない。

【００３６】図１３は上記のようなシリアル通信データ
を記録用メモリ７５に記録してから、データ変換装置７
６で見やすいように変換して、表示装置７７に表示した
例である。ここでは図１３（Ｂ）で示した通信データ７
１０の他に図１３（Ａ）で示した分周出力２０４も同時
にサンプリングして表示を行っており、サンプリング回
路７１は分周出力２０４の立上がり時点で入力データ７
１０の値を読み取る。このデータ読み取りはシリアル信
号パターン検出回路８４でも特定のデータパターン検出
のために行われる。図１３の表示画面例では、データ変
換回路７６で表示用に変換する時にデータの値を読み取
って“０”又は“１”の各ビット毎の値の表示と、ここ
ではデータ長が８ビットなので、８ビット毎にまとめて
１６進数に変換して表示を行っている。

【００３７】図１４はこのような表示を行う動作を示し
たフローチャートである。サンプリング回路７１はステ
ップ１４１にて図１３（Ｃ）に示したトリガ点（ｔｇ）
の前１６７ポイントの点から分周出力２０４の立上がり
点検出を始めて、最初の立上がり点ａ１を検出する。こ
の点の入力データ７１０の値は“０”であり、スタート
ビットであるから、データ変換回路７６はステップ１４
２にて表示装置７７の画面に図１３（Ｂ）に示すように
“Ｓ”と表示する。サンプリング回路７１はステップ１
４３にて次の立上がり点ａ２を検出してデータを読みと
ると“０”であるので、ステップ１４４にて１から０の
変化がないと判断してステップ１４６に飛び、表示位置
が画面の右端でない場合はステップ１４３に戻って、同
様の動作を続ける。この例ではデータ長さが８ビットな
ので、スタートビットを除く８ビットをまとめて１６進
数に変換し表示装置７７に表示している。次は図１３
（Ｂ）に示すようにストップビットと長さ不定のデータ
なし区間があり、この区間は全て“ハイレベル”即ち
“１”であって、“０”に変化したところのｂ１が、次
のデータのスタートビットであるから、サンプリング回
路７１はステップ１４４にて１０の変化がありと判断
し、ステップ１４５にて上記と同様に表示装置７７に
“Ｓ”を表示してステップ１４６に進み、表示位置が右
端でない場合はステップ１４３に戻って、ここからまた
前記と同様にビットデータ表示を続ける。表示位置が右
端であった場合は処理を終了する。

【００３８】図１５は図１４に示した文字表示の詳細を
示したフローチャートである。ステップ１５１にて、デ
ータ変換回路７６は１ビット長当たりのデータ記憶サン
プル数をｌ₀ とし、ステップ１５２にて変数ｎを初期化
するため数値０を設定した後、ステップ１５３に進む。
ステップ１５３にてポインタ（Ｐ）を１インクリメント
してメモリ７５から分周出力２０４のデータを読んだ
後、ステップ１５４にてデータの立上がりであるか否か
を判定し、立上がりでない場合はステップ１５３に戻
り、立ち上がりであった場合はステップ１５５に進む。
データ変換回路７６はステップ１５５にて前記立上がり
点での入力信号７１０のデータをメモリ７５から読み込
んでこれをｄ０とした後、ステップ１５６に進む。ステ
ップ１５６にてｎ＝０であるか否かを判定し、０であっ
た場合はステップ１５９にてスタートビットＳを表示装
置７７の画面上に図１３（Ｂ）に示すように表示して、
ステップ１６２に進む。ステップ１５６にてｎ＝０であ
ると判定された場合、ステップ１５７へ進み、ここでシ
フト動作によりデータを合成してｄ１とした後、ステッ
プ１５８へ進む。ステップ１５８では読み取ったデータ
が１であるかないかを判定し、１である場合はステップ
１６０へ進み、１でない場合はステップ１６１ヘ進む。
ステップ１６０では“１”を表示装置７７の画面上に図
１３（Ｂ）に示すように表示して、ステップ１６２に進
む。ステップ１６１では“０”を表示装置７７の画面上
に図１３（Ｂ）に示すように表示して、ステップ１６２
に進む。次にステップ１６２ではｎを＋１インクリメン
トし、これを新たなｎとした後、ステップ１６３に進ん
で、ｎ＝９であるか否かを判定し、９でない場合はステ
ップ１５４へ戻り、ｎ＝９である場合はステップ１６４
へ進む。ステップ１６４ではデータｄ１の値を１６進数
で表示装置７７に表示して処理を終了する。

【００３９】本実施例によれば、前記分周した信号２０
４で入力信号７１０であるシリアルデータを読むことに
よって通信条件に合わせた専用の受信回路を備えること
なく各種条件の通信データを容易に検出することがで
き、入力信号パターン検出回路８４にて入力信号７１０
のパターンが基準データ発生回路３２から発生されるパ
ターンと同一であった場合に比較回路３３からトリガ信
号３０３がサンプリングカウンタ７３に出力されて、前
記入力信号７１０の２値化データの記録が開始され、こ
れがデータ変換回路７６を通して表示装置７７に表示さ
れるため、シリアル信号の特定パターンを観測者が目視
により選択する必要がなくなり、観測者に負担をかける
ことなく且つ観測ミスを発生させることなくシリアルデ
ータの特定パターンを観測することができる。又、サン
プリングクロック７０４を分周回路８３にて分周し、通
信スピードとの差は通信データの変化点で分周回路８３
を初期化することによって、誤差が増大しないようにし
ているため、トリガ点の前後の信号変化を詳細に観測す
ることができる。又、前記通信データのビット毎の値や
８ビットをひとまとまりとしたデータの値を１６進数で
表示することによって観測を更に容易にすることができ
る。

【００４０】尚、上記説明はスタートビットのついて調
歩同期式で，データ長８ビット、通信スピード４８００
ｂｐｓの場合について行った。このため、１ビットの信
号長は２０８．３３μ秒、８ビット長で１６６６．６７
μ秒であり、サンプリングの周期が１０μ秒としている
ので、１６６．６６７を切り上げ１６７ポイントだけト
リガ点の前から分周出力２０４の立上がり点のチェック
を始めた。しかし、この方法に限ることなく、画面の左
端から始めても良く、又、任意の点から始めて入力信号
７１０がある程度長く“１”レベルを続けた後に“０”
に変化した点をスタートビットとしても良い。このデー
タ表示の目的は観測を容易にすることであり、多少の表
示ミスがあっても観測者が容易に認識できるため、あま
りこまることはない。又、調歩同期信号のようにスター
トビットはあるがキャラクタ同期信号のように長い連続
データの途中ではデータの区切りの認識がかなり困難な
場合であっても、“０”又は“１”のビットデータだけ
を表示したり、データパターン一致点であるトリガ点を
基準にして、データ長毎のまとまりを認識して、１６進
数表示を行うことにより、観測を容易にすることができ
る。

【００４１】

【発明の効果】以上記述した如く本発明のロジックアナ
ライザによれば、シリアルデータのデータ長を計算して
各ビットの値を検出して画面に表示されているデータの
該当部分に近接表示することにより、観測者が前記デー
タの値を容易且つ間違いなくを認識できるようにし、且
つ特定のパターンのシリアル信号が入力された場合のみ
トリガ発生を行って入力信号を記録して表示することが
できる。

【図面の簡単な説明】

【図１】本発明のロジックアナライザの一実施例を示し
たブロック図。

【図２】図１に示した入力信号が調歩同期信号であった
場合の一例を示した図。

【図３】図１の装置により調歩同期信号のスタート点を
検出する動作を示したフローチャート。

【図４】図３に示したステップ３０４の詳細例を示した
フローチャート。

【図５】図１に示した入力信号が同期式のように連続し
たデータである場合の例を示した図。

【図６】図１に示した入力信号が同期式信号であった場
合の各データビット値を表示する動作を示したフローチ
ャート。

【図７】図１に示した入力信号が同期式信号であった場
合カーソル位置（Ｐｃ）を起点に１６進表示を行う場合
のフローチャート。

【図８】図１に示した入力信号がバイフェーズ信号であ
った場合の例を示した図。

【図９】バイフェーズ信号のビット値の表示動作を示し
たフローチャート。

【図１０】本発明の他の実施例を示したブロック図。

【図１１】図１０に示した分周回路の計数動作を説明す
るタイムチャート。

【図１２】図１０に示した信号パターン検出回路のパタ
ーン検出動作を説明する図。

【図１３】図１０に示した表示装置７７に入力信号、分
周信号及びビットデータ等を表示した表示例を示した
図。

【図１４】図１０に示した装置にて入力信号パターン等
を表示する動作を示したフローチャート。

【図１５】図１４に示した文字表示ステップの詳細例を
示したフローチャート。

【図１６】従来のロジックアナライザの一例を示したブ
ロック図。

【図１７】図１６に示した入力信号がＮＲＺタイプのシ
リアルデータであった場合の一例を示した波形図。

【図１８】図１６に示したトリガ検出回路の詳細例を示
した回路図。

【符号の説明】

１１…遅延回路 １２…排他的論
理和回路 ２１…分周レジスタ ２２…ダウンカ
ウンタ ２３…オア回路 ２４…１／２分
周回路 ３１…シフトレジスタ ３２…基準デー
タ発生回路 ３３…比較回路 ７１…サンプリ
ング回路 ７２…トリガ点検出回路 ７３…サンプリ
ングカウンタ ７４…発振器 ７５…データ記
録用メモリ ７６…データ変換回路 ７７…表示装置 ７８…変化点検出回路 ７９…読取位置
演算回路 ８０…データ読取回路 ８１…文字発生
回路 ８２…入力信号変化点検出回路 ８３…分周回路 ８４…信号パターン検出回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力信号を所定のサンプリング周期でサ
   ンプリングしてメモリに記憶した後、このメモリに記憶
   したデータを表示するロジックアナライザにおいて、前
   記メモリに記憶したデータのレベル変化点を検出する変
   化点検出手段と、この変化点検出手段によって検出され
   た変化点と予め指定された前記データの１ビット当たり
   の長さとに基づいて前記データのレベルを読み取る位置
   を算出する演算手段と、この演算手段によって算出され
   た読み取り位置にある表示データのレベルを読み取るデ
   ータ読取手段と、このデータ読取手段によって読み取ら
   れたデータのレベルを示す文字を発生する文字発生手段
   と、この文字発生手段によって発生した文字を前記表示
   データの該当部分に近接して表示する表示手段とを具備
   したことを特徴とするロジックアナライザ。
2. 【請求項２】 入力信号を所定のサンプリング周期でサ
   ンプリングしてメモリに記憶した後、このメモリに記憶
   したデータを表示するロジックアナライザにおいて、前
   記入力信号をサンプリングするためのサンプリングクロ
   ックを分周する分周手段と、前記入力信号の変化点を検
   出して前記分周手段を初期化する初期化手段と、前記分
   周手段から出力される分周クロックによって前記入力信
   号をパラレルデータ化した後これを基準データと比較す
   る比較手段と、この比較手段により前記両データが一致
   したと判定された時点から所定時間の後に、前記サンプ
   リングされた入力信号を前記メモリに記憶している連絡
   した動作を停止させる制御手段とを具備したこと特徴と
   するロジックアナライザ。