JPH0772178A - ロジックアナライザ - Google Patents
ロジックアナライザInfo
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- JPH0772178A JPH0772178A JP5217394A JP21739493A JPH0772178A JP H0772178 A JPH0772178 A JP H0772178A JP 5217394 A JP5217394 A JP 5217394A JP 21739493 A JP21739493 A JP 21739493A JP H0772178 A JPH0772178 A JP H0772178A
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- circuit
- input signal
- displayed
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Abstract
(57)【要約】
【目的】 本発明はシリアルデータのデータの各ビット
の値を検出して画面に表示されているデータの該当部分
に近接表示することにより、観測者が前記データの値を
容易且つ間違いなくを認識できるようにすることを目的
としている。 【構成】 読取位置演算回路79は変化点検出回路78
により検出された表示データの変化点から読み取り位置
を算出する。データ読取回路80は前記算出された読取
位置の表示データのレベルを読み取って、それがハイレ
ベルであれば“1”を文字発生回路81に発生させ、ロ
ーレベルであれば“0”を文字発生回路81に発生させ
て、発生させた文字を表示装置77に表示されているデ
ータの該当部分に近接して表示する。これにより、観測
者が表示データの値を容易且つ間違いなくを認識でき
る。
の値を検出して画面に表示されているデータの該当部分
に近接表示することにより、観測者が前記データの値を
容易且つ間違いなくを認識できるようにすることを目的
としている。 【構成】 読取位置演算回路79は変化点検出回路78
により検出された表示データの変化点から読み取り位置
を算出する。データ読取回路80は前記算出された読取
位置の表示データのレベルを読み取って、それがハイレ
ベルであれば“1”を文字発生回路81に発生させ、ロ
ーレベルであれば“0”を文字発生回路81に発生させ
て、発生させた文字を表示装置77に表示されているデ
ータの該当部分に近接して表示する。これにより、観測
者が表示データの値を容易且つ間違いなくを認識でき
る。
Description
【0001】
【産業上の利用分野】本発明はデジタル信号のデータパ
ターンの記録や表示を行うロジックアナライザに係り、
シリアル信号のデータサンプリングを行って表示を行う
構成に関する。
ターンの記録や表示を行うロジックアナライザに係り、
シリアル信号のデータサンプリングを行って表示を行う
構成に関する。
【0002】
【従来の技術】従来のロジックアナライザでは、入力信
号がハイレベルかロウレベルかを内部のサンプリングク
ロックにより検出して記録用メモリに書き込む構成を有
している。図16は従来この種のロジックアナライザの
一例である。複数の入力信号701はサンプリング回路
71でハイレベル又はロウレベルの2値データに変換さ
れた後、データ記録用メモリ75に入力される。一方、
トリガ検出回路72は前記複数の入力信号701よりト
リガ条件(パターン)を検出し、トリガ条件を検出する
と、これをサンプリングカウンタ73に通知する。サン
プリングカウンタ73は前記トリガ条件の検出を知らさ
れると、サンプリング用のクロック発振器(OSC)7
4からのクロック信号704を受けて記録データ数を計
数することにより記録位置指定用アドレスを発生し、こ
れをデータ記録用メモリ75に出力する。これにより、
前記2値化されたデータがデータ記録用メモリ75に書
き込まれる。サンプリングカウンタ73はトリガ検出回
路72がトリガ点を検出してから前記データの記録を所
定回数行った後、データ記録用メモリ75へのデータ書
き込みを停止する。データ記録用メモリ75に記録され
たデータはデータ変換回路76によって表示形式に変換
された後、表示装置77の画面に表示される。
号がハイレベルかロウレベルかを内部のサンプリングク
ロックにより検出して記録用メモリに書き込む構成を有
している。図16は従来この種のロジックアナライザの
一例である。複数の入力信号701はサンプリング回路
71でハイレベル又はロウレベルの2値データに変換さ
れた後、データ記録用メモリ75に入力される。一方、
トリガ検出回路72は前記複数の入力信号701よりト
リガ条件(パターン)を検出し、トリガ条件を検出する
と、これをサンプリングカウンタ73に通知する。サン
プリングカウンタ73は前記トリガ条件の検出を知らさ
れると、サンプリング用のクロック発振器(OSC)7
4からのクロック信号704を受けて記録データ数を計
数することにより記録位置指定用アドレスを発生し、こ
れをデータ記録用メモリ75に出力する。これにより、
前記2値化されたデータがデータ記録用メモリ75に書
き込まれる。サンプリングカウンタ73はトリガ検出回
路72がトリガ点を検出してから前記データの記録を所
定回数行った後、データ記録用メモリ75へのデータ書
き込みを停止する。データ記録用メモリ75に記録され
たデータはデータ変換回路76によって表示形式に変換
された後、表示装置77の画面に表示される。
【0003】ここで、前記入力信号701として、図1
7に示すようなNRZタイプ2400bpsのシリアル
データが入力された場合、このシリアルデータの1ビッ
トの長さは416.7μ秒であり、この信号を10μ秒
のサンプリング周期でデータ記録用メモリ75に記録す
ることにより、このシリアル信号を10μ秒の分解能で
表示装置77に他の信号と同時表示を行うことによっ
て、時間差を観測することができる。ここで、1ビット
の信号長はサンプリング数約41個に相当する。各ビッ
トのデータがハイレベルであるかロウレベルであるかは
各ビットの略中間点で見ればよく、サンプリング数で2
0個くらいになる。しかし、従来のロジックアナライザ
では、観測者が前記中間点がどこであるかを目視で探さ
なけれならなず、観測者に負担がかかると共に観測ミス
を生じる恐れがあった。
7に示すようなNRZタイプ2400bpsのシリアル
データが入力された場合、このシリアルデータの1ビッ
トの長さは416.7μ秒であり、この信号を10μ秒
のサンプリング周期でデータ記録用メモリ75に記録す
ることにより、このシリアル信号を10μ秒の分解能で
表示装置77に他の信号と同時表示を行うことによっ
て、時間差を観測することができる。ここで、1ビット
の信号長はサンプリング数約41個に相当する。各ビッ
トのデータがハイレベルであるかロウレベルであるかは
各ビットの略中間点で見ればよく、サンプリング数で2
0個くらいになる。しかし、従来のロジックアナライザ
では、観測者が前記中間点がどこであるかを目視で探さ
なけれならなず、観測者に負担がかかると共に観測ミス
を生じる恐れがあった。
【0004】又、上記した従来のロジックアナライザは
トリガ検出回路72によって1又は複数本の入力信号の
ハイレベル又はロウのレベルの組合わせによるパターン
検出によって、トリガをかけて信号の記録を行うよう構
成されていた。
トリガ検出回路72によって1又は複数本の入力信号の
ハイレベル又はロウのレベルの組合わせによるパターン
検出によって、トリガをかけて信号の記録を行うよう構
成されていた。
【0005】図18は上記したトリガ検出回路72の一
例であって、181は信号をそのまま通すか、またはハ
イレベルとロウレベルを反転させるかを選択する排他的
論理和回路、182はその信号をパターン検出条件とし
て有効とするか無効とするかの選択を行うオア回路、1
83は信号条件を合成するアンド回路、184はパター
ン検出条件を保持するデータラッチ等で構成されたデー
タ保持回路である。尚、本図では、入力条件701(入
力信号に対応)は2本であるが、もっと多数であっても
良く、通常8本から16本が使用される。
例であって、181は信号をそのまま通すか、またはハ
イレベルとロウレベルを反転させるかを選択する排他的
論理和回路、182はその信号をパターン検出条件とし
て有効とするか無効とするかの選択を行うオア回路、1
83は信号条件を合成するアンド回路、184はパター
ン検出条件を保持するデータラッチ等で構成されたデー
タ保持回路である。尚、本図では、入力条件701(入
力信号に対応)は2本であるが、もっと多数であっても
良く、通常8本から16本が使用される。
【0006】この従来の装置によると、入力信号の組合
わせパターンによってトリが条件としているために、信
号の時間変化、即ちシリアル通信に使われるような時間
ごとに区切ってデータを送っているような信号を観測す
る場合に、特定のシリアルデータをトリガ条件として前
記シリアルデータをデータ記録用メモリ75に記録した
後、表示装置77に表示を行って、そのような条件の時
の信号変化を観測したい場合に、多数の表示されたパタ
ーンの中から観測者が目視によって、特定のパターンを
選択しなければならなず、観測者に負担がかかると共に
観測ミスが生じやすいという欠点があった。
わせパターンによってトリが条件としているために、信
号の時間変化、即ちシリアル通信に使われるような時間
ごとに区切ってデータを送っているような信号を観測す
る場合に、特定のシリアルデータをトリガ条件として前
記シリアルデータをデータ記録用メモリ75に記録した
後、表示装置77に表示を行って、そのような条件の時
の信号変化を観測したい場合に、多数の表示されたパタ
ーンの中から観測者が目視によって、特定のパターンを
選択しなければならなず、観測者に負担がかかると共に
観測ミスが生じやすいという欠点があった。
【0007】
【発明が解決しようとする課題】上述のような従来のロ
ジックアナライザでは、2値化した入力信号をサンプリ
ング周期でサンプリングして記録用メモリに書き込み、
書き込んだデータを表示装置77にパターンで表示する
だけなので、入力信号がシリアルデータであった場合、
前記データの各ビットの値は観測者が各ビットの略中間
点を探してチェックする必要があり、観測者に負担がか
かると共にシリアルデータが長い場合やノイズ等で波形
がくずれた場合に誤認の恐れもあった。又、入力信号の
組合わせパターンによってトリガ条件としているため
に、信号の時間変化、即ちシリアル通信に使われるよう
な時間ごとに区切ってデータを送っているような信号を
観測する場合、即ち、特定のシリアルデータをトリガ条
件として前記メモリに記録した後表示して、そのような
条件の時の信号変化を観測したい場合に、多数の表示さ
れたパターンの中から観測者が目視によって特定のパタ
ーンを選択しなければならず、観測者に負担がかかると
共に観測ミスが生じやすいという欠点があった。
ジックアナライザでは、2値化した入力信号をサンプリ
ング周期でサンプリングして記録用メモリに書き込み、
書き込んだデータを表示装置77にパターンで表示する
だけなので、入力信号がシリアルデータであった場合、
前記データの各ビットの値は観測者が各ビットの略中間
点を探してチェックする必要があり、観測者に負担がか
かると共にシリアルデータが長い場合やノイズ等で波形
がくずれた場合に誤認の恐れもあった。又、入力信号の
組合わせパターンによってトリガ条件としているため
に、信号の時間変化、即ちシリアル通信に使われるよう
な時間ごとに区切ってデータを送っているような信号を
観測する場合、即ち、特定のシリアルデータをトリガ条
件として前記メモリに記録した後表示して、そのような
条件の時の信号変化を観測したい場合に、多数の表示さ
れたパターンの中から観測者が目視によって特定のパタ
ーンを選択しなければならず、観測者に負担がかかると
共に観測ミスが生じやすいという欠点があった。
【0008】そこで本発明は上記の欠点を除去し、シリ
アルデータのデータ長を計算して各ビットの値を検出し
て画面に表示されているデータの該当部分に近接表示す
ることにより、観測者が前記データの値を容易且つ間違
いなく認識できるようにし、且つ特定のパターンのシリ
アル信号が入力された場合のみトリガ発生を行って入力
信号を記録して表示することができるロジックアナライ
ザを提供することを目的としている。
アルデータのデータ長を計算して各ビットの値を検出し
て画面に表示されているデータの該当部分に近接表示す
ることにより、観測者が前記データの値を容易且つ間違
いなく認識できるようにし、且つ特定のパターンのシリ
アル信号が入力された場合のみトリガ発生を行って入力
信号を記録して表示することができるロジックアナライ
ザを提供することを目的としている。
【0009】
【課題を解決するための手段】本発明は入力信号を所定
のサンプリング周期でサンプリングしてメモリに記憶し
た後、このメモリに記憶したデータを表示するロジック
アナライザにおいて、前記メモリに記憶したデータのレ
ベル変化点を検出する変化点検出手段と、この変化点検
出手段によって検出された変化点と予め指定された前記
データの1ビット当たりの長さとに基づいて前記データ
のレベルを読み取る位置を算出する演算手段と、この演
算手段によって算出された読み取り位置にある表示デー
タのレベルを読み取るデータ読取手段と、このデータ読
取手段によって読み取られたデータのレベルを示す文字
を発生する文字発生手段と、この文字発生手段によって
発生した文字を前記表示データの該当部分に近接して表
示する表示手段とを具備した構成を有する。
のサンプリング周期でサンプリングしてメモリに記憶し
た後、このメモリに記憶したデータを表示するロジック
アナライザにおいて、前記メモリに記憶したデータのレ
ベル変化点を検出する変化点検出手段と、この変化点検
出手段によって検出された変化点と予め指定された前記
データの1ビット当たりの長さとに基づいて前記データ
のレベルを読み取る位置を算出する演算手段と、この演
算手段によって算出された読み取り位置にある表示デー
タのレベルを読み取るデータ読取手段と、このデータ読
取手段によって読み取られたデータのレベルを示す文字
を発生する文字発生手段と、この文字発生手段によって
発生した文字を前記表示データの該当部分に近接して表
示する表示手段とを具備した構成を有する。
【0010】別の構成として、入力信号を所定のサンプ
リング周期でサンプリングしてメモリに記憶した後、こ
のメモリに記憶したデータを表示するロジックアナライ
ザにおいて、前記入力信号をサンプリングするためのサ
ンプリングクロックを分周する分周手段と、前記入力信
号の変化点を検出して前記分周手段を初期化する初期化
手段と、前記分周手段から出力される分周クロックによ
って前記入力信号をパラレルデータ化した後これを基準
データと比較する比較手段と、この比較手段により前記
両データが一致したと判定された時点から前記サンプリ
ングされた入力信号を前記メモリに記憶する記憶制御手
段とを具備した構成を有する。
リング周期でサンプリングしてメモリに記憶した後、こ
のメモリに記憶したデータを表示するロジックアナライ
ザにおいて、前記入力信号をサンプリングするためのサ
ンプリングクロックを分周する分周手段と、前記入力信
号の変化点を検出して前記分周手段を初期化する初期化
手段と、前記分周手段から出力される分周クロックによ
って前記入力信号をパラレルデータ化した後これを基準
データと比較する比較手段と、この比較手段により前記
両データが一致したと判定された時点から前記サンプリ
ングされた入力信号を前記メモリに記憶する記憶制御手
段とを具備した構成を有する。
【0011】
【作用】本発明のロジックアナライザにおいて、変化点
検出手段はメモリに記憶したデータのレベル変化点を検
出する。演算手段は前記変化点検出手段によって検出さ
れた変化点と予め指定された前記データの1ビット当た
りの長さとに基づいて前記データのレベルを読み取る位
置を算出する。データ読取手段は前記演算手段によって
算出された読み取り位置にある表示データのレベルを読
み取る。文字発生手段は前記データ読取手段によって読
み取られたデータのレベルを示す文字を発生する。表示
手段は前記文字発生手段によって発生した文字を前記表
示データの該当部分に近接して表示する。これにより、
表示データと共にその値が数値で表示されるため、観測
者は容易且つ正確に表示データを読み取ることができ
る。
検出手段はメモリに記憶したデータのレベル変化点を検
出する。演算手段は前記変化点検出手段によって検出さ
れた変化点と予め指定された前記データの1ビット当た
りの長さとに基づいて前記データのレベルを読み取る位
置を算出する。データ読取手段は前記演算手段によって
算出された読み取り位置にある表示データのレベルを読
み取る。文字発生手段は前記データ読取手段によって読
み取られたデータのレベルを示す文字を発生する。表示
手段は前記文字発生手段によって発生した文字を前記表
示データの該当部分に近接して表示する。これにより、
表示データと共にその値が数値で表示されるため、観測
者は容易且つ正確に表示データを読み取ることができ
る。
【0012】別の構成のロジックアナライザの作用にお
いて、分周手段は入力信号をサンプリングするためのサ
ンプリングクロックを分周する。初期化手段は前記入力
信号の変化点を検出して前記分周手段を初期化する。比
較手段は前記分周手段から出力される分周クロックによ
って前記入力信号をパラレルデータ化した後これを基準
データと比較する。記憶制御手段は前記比較手段により
前記両データが一致したと判定された時点から前記サン
プリングされた入力信号を前記メモリに記憶する。これ
により、前記基準データで示される特定のパターンのシ
リアルデータが自動的に選択されて表示されるため、従
来のように観測者が前記特定パターンを探す必要がなく
なり、目的のパターンのシリアルデータの観測を容易且
つ正確に行うことができるようになる。
いて、分周手段は入力信号をサンプリングするためのサ
ンプリングクロックを分周する。初期化手段は前記入力
信号の変化点を検出して前記分周手段を初期化する。比
較手段は前記分周手段から出力される分周クロックによ
って前記入力信号をパラレルデータ化した後これを基準
データと比較する。記憶制御手段は前記比較手段により
前記両データが一致したと判定された時点から前記サン
プリングされた入力信号を前記メモリに記憶する。これ
により、前記基準データで示される特定のパターンのシ
リアルデータが自動的に選択されて表示されるため、従
来のように観測者が前記特定パターンを探す必要がなく
なり、目的のパターンのシリアルデータの観測を容易且
つ正確に行うことができるようになる。
【0013】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。図1は本発明のロジックアナライザの一実施例
を示したブロック図である。71は入力信号701を2
値化するサンプリング回路、72は入力信号701から
トリガ条件を検出するトリガ検出回路、73はデータ記
録用アドレスを発生するサンプリングカウンタ、74は
アドレス発生用の基準クロックを発生する発振器、75
は2値化データを記録するデータ記録用メモリ、76は
2値化データを表示形式のデータに変換するデータ変換
回路、77はメモリ75に記録したデータを表示する表
示装置、78はメモリ75に記録した表示データのロウ
(“0”)レベルとハイ(“1”)レベルの変換点を検
出する変換点検出回路、79は基準の変化点から各デー
タビットの読み取り位置を演算する読取位置演算回路、
80は前記読み取り位置のデータがローレベルであるか
ハイレベルであるかを読みだして“0”又は“1”の文
字を文字発生回路81により発生させるデータ読取回
路、81は“0”又は“1”の文字を発生して、これら
文字を表示装置77に出力する文字発生回路である。
明する。図1は本発明のロジックアナライザの一実施例
を示したブロック図である。71は入力信号701を2
値化するサンプリング回路、72は入力信号701から
トリガ条件を検出するトリガ検出回路、73はデータ記
録用アドレスを発生するサンプリングカウンタ、74は
アドレス発生用の基準クロックを発生する発振器、75
は2値化データを記録するデータ記録用メモリ、76は
2値化データを表示形式のデータに変換するデータ変換
回路、77はメモリ75に記録したデータを表示する表
示装置、78はメモリ75に記録した表示データのロウ
(“0”)レベルとハイ(“1”)レベルの変換点を検
出する変換点検出回路、79は基準の変化点から各デー
タビットの読み取り位置を演算する読取位置演算回路、
80は前記読み取り位置のデータがローレベルであるか
ハイレベルであるかを読みだして“0”又は“1”の文
字を文字発生回路81により発生させるデータ読取回
路、81は“0”又は“1”の文字を発生して、これら
文字を表示装置77に出力する文字発生回路である。
【0014】次に本実施例の動作をについて説明する。
入力信号701が図2(A)に示すような2400bp
sでデータ8ビットの調歩同期信号であった場合、デー
タのない部分(ストップビットを含む)201及び21
1がハイ(“1”)レベルで一定長以上存在し、ハイレ
ベルからローレベルへの変化点Poから1ビット長のス
タートビット(S)と8ビットのデータビットから構成
されている。従って、データ内容を知るために、変化点
検出回路78は第1に最初の変化点Poを検出する。次
に読取位置演算回路79は各データビットの略中点にお
いてそのビットの値を読み取るために各ビットの中点位
置を演算する。1ビットの長さは416.7μsであ
り、データ記録のサンプリングスピードを10μ秒とす
ると、416.7/10=41.67となり、整数倍に
はなっていない。しかし、データ記録用メモリ75には
サンプリングスピードの10μ秒ごとのデータしか入っ
てないので、中点位置の演算では整数化(四捨五入)を
行う。
入力信号701が図2(A)に示すような2400bp
sでデータ8ビットの調歩同期信号であった場合、デー
タのない部分(ストップビットを含む)201及び21
1がハイ(“1”)レベルで一定長以上存在し、ハイレ
ベルからローレベルへの変化点Poから1ビット長のス
タートビット(S)と8ビットのデータビットから構成
されている。従って、データ内容を知るために、変化点
検出回路78は第1に最初の変化点Poを検出する。次
に読取位置演算回路79は各データビットの略中点にお
いてそのビットの値を読み取るために各ビットの中点位
置を演算する。1ビットの長さは416.7μsであ
り、データ記録のサンプリングスピードを10μ秒とす
ると、416.7/10=41.67となり、整数倍に
はなっていない。しかし、データ記録用メモリ75には
サンプリングスピードの10μ秒ごとのデータしか入っ
てないので、中点位置の演算では整数化(四捨五入)を
行う。
【0015】即ち、1ビット長当りのデータ記録サンプ
ル数41.67をlo として、演算式はPo +lo /2
+lo ×nとなる。但し、(n=0.1、…、8) 上記式にて、n=0の時 Po +20.83
整数比 Po +21 n=1の時 Po +62.50 整数比 Po
+63 n=8の時 Po +354.17 整数比 Po
+354 上記演算によって求めた中点において、n=0の時はス
タートビットであるからデータ読取回路80は文字発生
回路81に“S”を発生させて、表示装置77に図2
(A)に示すように表示し、他はデータビットであるか
らその点の値がハイ(“1”)であるかロウ(“0”)
であるかを読んで“1”又は“0”の表示を図2(A)
に示すように表示装置77に行う。図2(B)は上記し
た整数化した読取位置を示している。データ読取回路8
0は次のデータなし部分211の後の変化点P1 におい
ても同様にしてデータの値を表示する。以上の説明は入
力信号701がデータ長8ビットの場合で説明したが、
データ長は7ビット乃至6ビットでもよく、またパリテ
ィビットがついていても勿論さしつかえない。但し、図
2(B)は(A)に示したデータのビット長を示してい
る。
ル数41.67をlo として、演算式はPo +lo /2
+lo ×nとなる。但し、(n=0.1、…、8) 上記式にて、n=0の時 Po +20.83
整数比 Po +21 n=1の時 Po +62.50 整数比 Po
+63 n=8の時 Po +354.17 整数比 Po
+354 上記演算によって求めた中点において、n=0の時はス
タートビットであるからデータ読取回路80は文字発生
回路81に“S”を発生させて、表示装置77に図2
(A)に示すように表示し、他はデータビットであるか
らその点の値がハイ(“1”)であるかロウ(“0”)
であるかを読んで“1”又は“0”の表示を図2(A)
に示すように表示装置77に行う。図2(B)は上記し
た整数化した読取位置を示している。データ読取回路8
0は次のデータなし部分211の後の変化点P1 におい
ても同様にしてデータの値を表示する。以上の説明は入
力信号701がデータ長8ビットの場合で説明したが、
データ長は7ビット乃至6ビットでもよく、またパリテ
ィビットがついていても勿論さしつかえない。但し、図
2(B)は(A)に示したデータのビット長を示してい
る。
【0016】図3は入力信号701が調歩同期式信号で
あった場合のスタート点を検出して表示する動作を示し
たフローチャートである。変換点検出回路78はステッ
プ301にてポインタ(P)を表示データの左端にセッ
トした後、ステップ302にてポインタ(P)をインク
リメントしながらデータ記録用メモリ75から前記表示
データ(2値化データ)を読み出す。次に変化点検出回
路78はステップ303にて前記データがハイレベルか
らローレベルに変化したか否かを判定し、変化しない場
合はステップ305に跳び、変化した場合はステップ3
04に進む。ステップ304にて読取位置演算回路79
は中点位置を演算し、データ読取回路80及び文字発生
回路81を介して表示装置77に表示されているデータ
の中点位置に文字を表示する。その後、変化点検出回路
78はステップ305にて前記表示位置が画面に表示さ
れたデータの右端部であるか否かを判定し、右端部でな
い場合はステップ302に戻り、右端部である場合は処
理を終了する。
あった場合のスタート点を検出して表示する動作を示し
たフローチャートである。変換点検出回路78はステッ
プ301にてポインタ(P)を表示データの左端にセッ
トした後、ステップ302にてポインタ(P)をインク
リメントしながらデータ記録用メモリ75から前記表示
データ(2値化データ)を読み出す。次に変化点検出回
路78はステップ303にて前記データがハイレベルか
らローレベルに変化したか否かを判定し、変化しない場
合はステップ305に跳び、変化した場合はステップ3
04に進む。ステップ304にて読取位置演算回路79
は中点位置を演算し、データ読取回路80及び文字発生
回路81を介して表示装置77に表示されているデータ
の中点位置に文字を表示する。その後、変化点検出回路
78はステップ305にて前記表示位置が画面に表示さ
れたデータの右端部であるか否かを判定し、右端部でな
い場合はステップ302に戻り、右端部である場合は処
理を終了する。
【0017】図4は図3に示した中点位置への文字表示
処理の詳細例を示したフローチャートである。ステップ
401にて、読取位置演算回路79は1ビット長当たり
のデータ記憶サンプル数をl0 とし、ステップ402に
て前記0をnに設定した後、ステップ403に進む。ス
テップ403にて読取位置演算回路79は中点位置Pを
演算して、これを整数化する。ステップ404にてデー
タ読取回路80は前記算出された中点位置Pを指定する
ポインタ(P)の位置の表示データをデータ記録用メモ
リ75から読み込んだ後、ステップ405にてn=0で
あるか否かを判定し、0であった場合はステップ407
に進み、ここで文字発生回路81によりスタートビット
Sを発生させて、これを表示装置77の画面上に表示さ
れたデータの中点位置に表示して、ステップ410に進
む。ステップ405にてn=0であると判定された場合
はステップ406へ進み、ここでデータ読取回路80は
読み取ったデータが1であるかないかを判定し、1であ
る場合はステップ408へ進み、1でない場合はステッ
プ409ヘ進む。データ読取回路80はステップ408
にて文字発生回路81により“1”を発生させて、これ
を表示装置77の画面上に表示されたデータの前記中点
位置に表示して、ステップ410に進む。データ読取回
路80はステップ409にて文字発生回路81により
“0”を発生させて、これを表示装置77の画面上に表
示されたデータの前記中点位置に表示して、ステップ4
10に進む。次に読取位置演算回路79はステップ41
0にてnを+1インクリメントし、これを新たなnとし
た後、ステップ411に進んで、n=9であるか否かを
判定し、9でない場合はステップ403へ戻り、n=9
である場合は処理を終了する。
処理の詳細例を示したフローチャートである。ステップ
401にて、読取位置演算回路79は1ビット長当たり
のデータ記憶サンプル数をl0 とし、ステップ402に
て前記0をnに設定した後、ステップ403に進む。ス
テップ403にて読取位置演算回路79は中点位置Pを
演算して、これを整数化する。ステップ404にてデー
タ読取回路80は前記算出された中点位置Pを指定する
ポインタ(P)の位置の表示データをデータ記録用メモ
リ75から読み込んだ後、ステップ405にてn=0で
あるか否かを判定し、0であった場合はステップ407
に進み、ここで文字発生回路81によりスタートビット
Sを発生させて、これを表示装置77の画面上に表示さ
れたデータの中点位置に表示して、ステップ410に進
む。ステップ405にてn=0であると判定された場合
はステップ406へ進み、ここでデータ読取回路80は
読み取ったデータが1であるかないかを判定し、1であ
る場合はステップ408へ進み、1でない場合はステッ
プ409ヘ進む。データ読取回路80はステップ408
にて文字発生回路81により“1”を発生させて、これ
を表示装置77の画面上に表示されたデータの前記中点
位置に表示して、ステップ410に進む。データ読取回
路80はステップ409にて文字発生回路81により
“0”を発生させて、これを表示装置77の画面上に表
示されたデータの前記中点位置に表示して、ステップ4
10に進む。次に読取位置演算回路79はステップ41
0にてnを+1インクリメントし、これを新たなnとし
た後、ステップ411に進んで、n=9であるか否かを
判定し、9でない場合はステップ403へ戻り、n=9
である場合は処理を終了する。
【0018】図5は入力信号701が同期式のようにデ
ータが連続している場合の例である。このような場合に
は、始めに同期キャラクタ等によって同期を行った後に
データ受信を行うのであるが、ロジックアナライザによ
って信号観測を行う場合は、長いデータの途中だけを観
測することになる。そのため、キャラクタ同期を行うこ
とはできないのでビットの変化点を起点として、各ビッ
トの値を表示し、更には、観測者がカーソルを動かして
指定するデータ区切り点を第二の起点(P5)として、
データを8ビットまたは7ビット等のデータ長によって
区切り、前記データ長毎に16進表示を行うことによっ
て、観測を容易にしている。
ータが連続している場合の例である。このような場合に
は、始めに同期キャラクタ等によって同期を行った後に
データ受信を行うのであるが、ロジックアナライザによ
って信号観測を行う場合は、長いデータの途中だけを観
測することになる。そのため、キャラクタ同期を行うこ
とはできないのでビットの変化点を起点として、各ビッ
トの値を表示し、更には、観測者がカーソルを動かして
指定するデータ区切り点を第二の起点(P5)として、
データを8ビットまたは7ビット等のデータ長によって
区切り、前記データ長毎に16進表示を行うことによっ
て、観測を容易にしている。
【0019】図6は入力信号701が同期式信号であっ
た場合の各データビットの値を表示する動作を示したフ
ローチャートで、データの各ビット毎の値をハイ
(“1”)レベルまたはロウ(“0”)レベルで表示
し、“0”から“1”または“1”から“0”への変化
点を探し、この点を起点(p5)として各データビット
の略中点の位置を演算し、この中点の値を読み取って
“0”または“1”の表示を行う。デ−タは連続してい
るので、表示装置77の表示画面の右側で終了する。
た場合の各データビットの値を表示する動作を示したフ
ローチャートで、データの各ビット毎の値をハイ
(“1”)レベルまたはロウ(“0”)レベルで表示
し、“0”から“1”または“1”から“0”への変化
点を探し、この点を起点(p5)として各データビット
の略中点の位置を演算し、この中点の値を読み取って
“0”または“1”の表示を行う。デ−タは連続してい
るので、表示装置77の表示画面の右側で終了する。
【0020】即ち、変化点検出回路78はステップ60
1にてポインタ(P)を表示データの左端にセットした
後、ステップ602にて前記ポインタ(P)を+1した
部分のデータをデータ記録用メモリ75から読み出し、
ステップ603にて読み出したデータが変化したか否か
を判定する。これにより、変化しない場合はステップ6
02に戻り、変化した場合はステップ604へ進む。ス
テップ604にて読取位置演算回路79はポインタ
(P)位置を起点とした後、ステップ605にて1ビッ
ト長当たりのデータ記録サンプル数をl0 とした後、ス
テップ606へ進む。ステップ606にて読取位置演算
回路79は0をnに設定した後、ステップ607に進ん
で中点位置の演算を行って整数化し、中点位置Pを得
る。次にデータ読取回路80はステップ608にて前記
算出された中点位置Pを指定するポインタ(P)の位置
のデータを読み込み、このデータdが1であるか否かを
ステップ609で判定した後、1である場合はステップ
610へ進み、1でない場合はステップ611へ進む。
1にてポインタ(P)を表示データの左端にセットした
後、ステップ602にて前記ポインタ(P)を+1した
部分のデータをデータ記録用メモリ75から読み出し、
ステップ603にて読み出したデータが変化したか否か
を判定する。これにより、変化しない場合はステップ6
02に戻り、変化した場合はステップ604へ進む。ス
テップ604にて読取位置演算回路79はポインタ
(P)位置を起点とした後、ステップ605にて1ビッ
ト長当たりのデータ記録サンプル数をl0 とした後、ス
テップ606へ進む。ステップ606にて読取位置演算
回路79は0をnに設定した後、ステップ607に進ん
で中点位置の演算を行って整数化し、中点位置Pを得
る。次にデータ読取回路80はステップ608にて前記
算出された中点位置Pを指定するポインタ(P)の位置
のデータを読み込み、このデータdが1であるか否かを
ステップ609で判定した後、1である場合はステップ
610へ進み、1でない場合はステップ611へ進む。
【0021】データ読取回路80はステップ610にて
文字発生回路81にて“1”を発生させて、これを表示
装置77の画面上のデータの中点位置に図5に示すよう
に表示して、ステップ612に進む。データ読取回路8
0はステップ611にて文字発生回路81にて“0”を
発生させて、これを表示装置77の画面上のデータの中
点位置に図5に示すように表示して、ステップ612に
進む。ステップ612にて読取位置演算回路79はnを
+1インクリメントした後これを新たなnとしてからス
テップ613へ進み、前記表示した位置が表示装置77
の画面に表示されているデータの右端であるか否かを判
定し、右端でない場合はステップ607へ戻り、右端で
ある場合は処理を終了する。
文字発生回路81にて“1”を発生させて、これを表示
装置77の画面上のデータの中点位置に図5に示すよう
に表示して、ステップ612に進む。データ読取回路8
0はステップ611にて文字発生回路81にて“0”を
発生させて、これを表示装置77の画面上のデータの中
点位置に図5に示すように表示して、ステップ612に
進む。ステップ612にて読取位置演算回路79はnを
+1インクリメントした後これを新たなnとしてからス
テップ613へ進み、前記表示した位置が表示装置77
の画面に表示されているデータの右端であるか否かを判
定し、右端でない場合はステップ607へ戻り、右端で
ある場合は処理を終了する。
【0022】図7は入力信号701が同期式信号であっ
た場合のカーソル位置(Pc)を起点に16進表示を行
う場合のフローチャートで、観測者がキー操作などの外
部入力手段(図を略す)により表示装置77の画面上の
カーソルを動かしてカーソル点PCを指定すると、前記
カーソル点(PC)により読み取ったデータを1ビット
ずつシフトして8ビット分をまとめ、これを16進数に
変換して画面表示を行い、表示装置77の表示画面の右
端に達したら終了する。
た場合のカーソル位置(Pc)を起点に16進表示を行
う場合のフローチャートで、観測者がキー操作などの外
部入力手段(図を略す)により表示装置77の画面上の
カーソルを動かしてカーソル点PCを指定すると、前記
カーソル点(PC)により読み取ったデータを1ビット
ずつシフトして8ビット分をまとめ、これを16進数に
変換して画面表示を行い、表示装置77の表示画面の右
端に達したら終了する。
【0023】即ち、読取位置演算回路79はステップ7
01にて1ビット長当たりのデータ記録サンプル数をl
0 とした後、ステップ702にて0にnを設定した後、
ステップ703へ進む。読取位置演算回路79はステッ
プ703にて中点位置の演算を行い、これを整数化して
Pとする。データ読取回路80は前記中点位置Pを指定
するポインタ(P)の位置でメモリ75からデータを読
み取った後、これにステップ705にてシフト動作によ
り合成したデータを作成した後、ステップ706にてn
を+1インクリメントしてこれを新たなnとしてからス
テップ707へ進む。ステップ707にてデータ読取回
路80は前記nが8の倍数であるか否かを判定し、そう
でない場合はステップ703に戻り、8の倍数である場
合はステップ708へ進む。データ読取回路80は前記
合成したデータを16進数に変換して、得られた16進
数を文字発生回路81により発生して表示装置77に表
示されているデータの前記中点位置に図5に示すように
表示した後、ステップ709へ進む。ステップ709に
て前記表示位置が画面上のデータの右端であるか否かを
判定し、右端でない場合はステップ703に戻り、右端
である場合は処理を終了する。
01にて1ビット長当たりのデータ記録サンプル数をl
0 とした後、ステップ702にて0にnを設定した後、
ステップ703へ進む。読取位置演算回路79はステッ
プ703にて中点位置の演算を行い、これを整数化して
Pとする。データ読取回路80は前記中点位置Pを指定
するポインタ(P)の位置でメモリ75からデータを読
み取った後、これにステップ705にてシフト動作によ
り合成したデータを作成した後、ステップ706にてn
を+1インクリメントしてこれを新たなnとしてからス
テップ707へ進む。ステップ707にてデータ読取回
路80は前記nが8の倍数であるか否かを判定し、そう
でない場合はステップ703に戻り、8の倍数である場
合はステップ708へ進む。データ読取回路80は前記
合成したデータを16進数に変換して、得られた16進
数を文字発生回路81により発生して表示装置77に表
示されているデータの前記中点位置に図5に示すように
表示した後、ステップ709へ進む。ステップ709に
て前記表示位置が画面上のデータの右端であるか否かを
判定し、右端でない場合はステップ703に戻り、右端
である場合は処理を終了する。
【0024】図8は入力信号701がバイフェーズ信号
の場合を示した例である。このバイフェーズ信号では、
“0”から“1”又は“1”から“0”の変化点が1ビ
ットデータの中点にあって、ビット毎の区切り部分では
変化する場合と変化しない場合がある。“0”と“1”
又は“1”と“0”の組み合わせの時には中間部に6
1、62に示すように1ビット長の変化しない部分がで
きる。そこで、図9のフローチャートに示すように表示
データの左端から変化点間の長さを測定し、1ビット長
ある長い変化点間部分を検出したら、ここを起点(P
C)とする。この起点(PC)から1ビット長の後半が
“0”又は“1”のデータの値になる点に着目して、前
記1ビット長の各3/4の部分を読み取ることによって
“0”又は“1”の値を表示している。そのため、読取
位置演算回路79で用いられる演算式はPO +3/4×
LO +LO ×n → 整数化(四捨五入)となる。尚、
8ビット毎の16進表示は図7に示した例と同じであ
る。
の場合を示した例である。このバイフェーズ信号では、
“0”から“1”又は“1”から“0”の変化点が1ビ
ットデータの中点にあって、ビット毎の区切り部分では
変化する場合と変化しない場合がある。“0”と“1”
又は“1”と“0”の組み合わせの時には中間部に6
1、62に示すように1ビット長の変化しない部分がで
きる。そこで、図9のフローチャートに示すように表示
データの左端から変化点間の長さを測定し、1ビット長
ある長い変化点間部分を検出したら、ここを起点(P
C)とする。この起点(PC)から1ビット長の後半が
“0”又は“1”のデータの値になる点に着目して、前
記1ビット長の各3/4の部分を読み取ることによって
“0”又は“1”の値を表示している。そのため、読取
位置演算回路79で用いられる演算式はPO +3/4×
LO +LO ×n → 整数化(四捨五入)となる。尚、
8ビット毎の16進表示は図7に示した例と同じであ
る。
【0025】図9はバイフェーズ信号のビット値の表示
動作を示したフローチャートである。変化点検出回路7
8はステップ901にてポインタ(P)を表示データの
左端にセットした後、前記ポインタ(P)を移動させな
がらメモリ75からデータを読み出して、第1の変化点
X1をステップ902にて検出した後、第2の変化点X
2をステップ903にて検出する。次にステップ904
にて変化点検出回路78は前記変化点間(X1〜X2)
の長さを計算して、この長さがほぼ1ビットであるか否
かを判定する。前記長さがほぼ1ビットである場合はス
テップ907へ進み、そうでない場合はステップ906
へ進む。変化点検出回路78はステップ906にてX2
を第1の変化点とし、これをX1とした後、ステップ9
03へ戻る。
動作を示したフローチャートである。変化点検出回路7
8はステップ901にてポインタ(P)を表示データの
左端にセットした後、前記ポインタ(P)を移動させな
がらメモリ75からデータを読み出して、第1の変化点
X1をステップ902にて検出した後、第2の変化点X
2をステップ903にて検出する。次にステップ904
にて変化点検出回路78は前記変化点間(X1〜X2)
の長さを計算して、この長さがほぼ1ビットであるか否
かを判定する。前記長さがほぼ1ビットである場合はス
テップ907へ進み、そうでない場合はステップ906
へ進む。変化点検出回路78はステップ906にてX2
を第1の変化点とし、これをX1とした後、ステップ9
03へ戻る。
【0026】ステップ907にて読取位置演算回路79
は前記変化点X1とX2の中間点を起点P6とする。読
取位置演算回路79はステップ908にて1ビット長当
たりのデータ記録サンプル数をl0 とした後、ステップ
909へ進む。ステップ909にて読取位置演算回路7
9は0をnに設定した後、ステップ910に進んで中点
位置の演算を行って整数化し、中点位置Pを得る。次に
データ読取回路80はステップ911にて前記中点位置
Pを指定するポインタ(P)の位置のデータをデータ記
録用メモリ75から読み込み、このデータが1であるか
否かをステップ912で判定した後、1である場合はス
テップ913へ進み、1でない場合はステップ914へ
進む。データ読取回路80はステップ913にて文字発
生回路81にて“1”を発生させて、これを表示装置7
7の画面上のデータの中点位置に図8(C)に示すよう
に表示して、ステップ915に進む。データ読取回路8
0はステップ914にて文字発生回路81により“0”
を発生させてこれを表示装置77の画面上のデータの中
点位置に表示して、ステップ915に進む。ステップ9
15にて読取位置演算回路79はnを+1インクリメン
トした後、これを新たなnとしてからステップ916へ
進み、前記表示した位置が表示装置77の画面に表示さ
れたデータの右端であるか否かを判定し、右端でない場
合はステップ910へ戻り、右端である場合は処理を終
了する。
は前記変化点X1とX2の中間点を起点P6とする。読
取位置演算回路79はステップ908にて1ビット長当
たりのデータ記録サンプル数をl0 とした後、ステップ
909へ進む。ステップ909にて読取位置演算回路7
9は0をnに設定した後、ステップ910に進んで中点
位置の演算を行って整数化し、中点位置Pを得る。次に
データ読取回路80はステップ911にて前記中点位置
Pを指定するポインタ(P)の位置のデータをデータ記
録用メモリ75から読み込み、このデータが1であるか
否かをステップ912で判定した後、1である場合はス
テップ913へ進み、1でない場合はステップ914へ
進む。データ読取回路80はステップ913にて文字発
生回路81にて“1”を発生させて、これを表示装置7
7の画面上のデータの中点位置に図8(C)に示すよう
に表示して、ステップ915に進む。データ読取回路8
0はステップ914にて文字発生回路81により“0”
を発生させてこれを表示装置77の画面上のデータの中
点位置に表示して、ステップ915に進む。ステップ9
15にて読取位置演算回路79はnを+1インクリメン
トした後、これを新たなnとしてからステップ916へ
進み、前記表示した位置が表示装置77の画面に表示さ
れたデータの右端であるか否かを判定し、右端でない場
合はステップ910へ戻り、右端である場合は処理を終
了する。
【0027】ここで、シリアル通信のスピードが240
0bpsあるいは4800bpsのように、上記したロ
ジックアナライザのサンプリングスピードでは整数化で
きないものもある。しかし、上記のように小数点以下ま
で高精度で読み取り位置の演算を行った後、整数化を行
って実際の読取り位置を決定することにより、累積誤差
のでない位置決めを行うことができ、各ビットの値の表
示及び8ビット等のデータ長さに合わせた16進表示に
よって、観測を容易にしている。
0bpsあるいは4800bpsのように、上記したロ
ジックアナライザのサンプリングスピードでは整数化で
きないものもある。しかし、上記のように小数点以下ま
で高精度で読み取り位置の演算を行った後、整数化を行
って実際の読取り位置を決定することにより、累積誤差
のでない位置決めを行うことができ、各ビットの値の表
示及び8ビット等のデータ長さに合わせた16進表示に
よって、観測を容易にしている。
【0028】本実施例によれば、データ記録用メモリ7
5に記録したシリアルデータを表示装置77に表示する
時、表示データがハイレベルであるかローレベルである
かを、前記表示データの該当部分に近接してハイレベル
を示す“1”、ローレベルを示す“0”の論理値を同時
に表示したり、16進数に変換して前記表示装置77に
同時に表示することができるため、観測者が表示データ
がハイレベルであるかローレベルであるかを目視で探す
必要がなくなり、観測者に負担をかけずに観測ミスを犯
すことなく、データの観測を行うことができる。しか
も、前記メモリ75にデータを記録する時のサンプリン
グを行う第1の周期と信号スピードから測定される通信
データをサンプリングする第2の周期との比が整数にな
らなくとも、端数の調整を行って位置のズレを防止する
ことを行うため、長いデータであっても正しく且つ観測
しやすい表示を行うことができる。
5に記録したシリアルデータを表示装置77に表示する
時、表示データがハイレベルであるかローレベルである
かを、前記表示データの該当部分に近接してハイレベル
を示す“1”、ローレベルを示す“0”の論理値を同時
に表示したり、16進数に変換して前記表示装置77に
同時に表示することができるため、観測者が表示データ
がハイレベルであるかローレベルであるかを目視で探す
必要がなくなり、観測者に負担をかけずに観測ミスを犯
すことなく、データの観測を行うことができる。しか
も、前記メモリ75にデータを記録する時のサンプリン
グを行う第1の周期と信号スピードから測定される通信
データをサンプリングする第2の周期との比が整数にな
らなくとも、端数の調整を行って位置のズレを防止する
ことを行うため、長いデータであっても正しく且つ観測
しやすい表示を行うことができる。
【0029】図10は本発明のロジックアナライザの他
の実施例を示したブロック図である。71は入力信号7
01を2値化するサンプリング回路、73はデータ記録
用アドレスを発生するサンプリングカウンタ、74はア
ドレス発生用のサンプリングクロックを発生する発振
器、75は2値化データを記録するデータ記録用メモ
リ、76は2値化データを表示形式のデータに変換する
データ変換回路、77はデータ記録用メモリ75に記録
したデータを表示する表示装置、82は入力信号701
の“ロウレベル”から“ハイレベル”又は“ハイレベ
ル”から“ロウレベル”への変化を検出する入力信号変
化点検出回路、83はサンプリングクロック704を分
周する分周回路、84は入力信号701のシリアル信号
パターンを特定の基準パターンと比較して基準パターン
と同一パターンとなった時にトリガ信号303を出力す
るシリアル信号パターン検出回路である。
の実施例を示したブロック図である。71は入力信号7
01を2値化するサンプリング回路、73はデータ記録
用アドレスを発生するサンプリングカウンタ、74はア
ドレス発生用のサンプリングクロックを発生する発振
器、75は2値化データを記録するデータ記録用メモ
リ、76は2値化データを表示形式のデータに変換する
データ変換回路、77はデータ記録用メモリ75に記録
したデータを表示する表示装置、82は入力信号701
の“ロウレベル”から“ハイレベル”又は“ハイレベ
ル”から“ロウレベル”への変化を検出する入力信号変
化点検出回路、83はサンプリングクロック704を分
周する分周回路、84は入力信号701のシリアル信号
パターンを特定の基準パターンと比較して基準パターン
と同一パターンとなった時にトリガ信号303を出力す
るシリアル信号パターン検出回路である。
【0030】ここで、入力信号変化点検出回路82は遅
延回路11と排他的論理和回路12から成っている。分
周回路83は分周レジスタ21、ダウンカウンタ22、
オア回路23、1/2分周回路24から成っている。信
号パターン検出回路84はシフトレジスタ31、基準デ
ータ発生回路32、比較回路33から成っている。
延回路11と排他的論理和回路12から成っている。分
周回路83は分周レジスタ21、ダウンカウンタ22、
オア回路23、1/2分周回路24から成っている。信
号パターン検出回路84はシフトレジスタ31、基準デ
ータ発生回路32、比較回路33から成っている。
【0031】次に図2から図4の信号波形を用いて図1
0に示したロジックアナライザの動作を説明する。図2
は入力信号変化点検出回路82と分周回路83の動作を
示す図である。入力信号変化点検出回路82では、複数
の入力信号701のうちの1つである710を受けて遅
延回路11と排他的論理和回路(EX−OR)12によ
って入力信号710の変化点を検出すると、分周回路8
3に初期化パルス信号101を発生する。分周回路83
は分周数を保持している分周レジスタ21とダウンカウ
ンタ22とオア回路23と1/2分周回路24で構成さ
れ、発振器74から出力されるサンプリングクロック7
04のパルス信号をダウンカウンタ22で計数し、計数
値がゼロになった時点で、ダウンカウンタ22はボロー
パルス202を発生する。ボローパルス202はオア回
路23を通ってダウンカウンタ22のロード入力203
に供給され、この時点で分周レジスタ21の値がダウン
カウンタ22にロードされ、ダウンカウンタ22は再び
新しい値から計数動作を行う。又、ボローパルス202
は1/2分周回路24にも供給されて1/2に分周され
て、信号パターン検出回路84とサンプリング回路71
に出力されるが、分周出力204の位相は反転してい
る。この分周出力204はサンプリング回路71によっ
て他の信号入力701と同様にサンプリングされて、デ
ータ記録用メモリ75に記録される。一方、入力信号変
換点検出回路82からの出力である初期化パルス信号1
01はオア回路23を通ってダウンカウンタ22のロー
ド入力203に供給され、この時も分周レジスタ21の
値がダウンカウンタ22にロードされると共に、1/2
分周回路24も初期化パルス信号101によってリセッ
トされて、分周出力204は“ローレベル”となる。
0に示したロジックアナライザの動作を説明する。図2
は入力信号変化点検出回路82と分周回路83の動作を
示す図である。入力信号変化点検出回路82では、複数
の入力信号701のうちの1つである710を受けて遅
延回路11と排他的論理和回路(EX−OR)12によ
って入力信号710の変化点を検出すると、分周回路8
3に初期化パルス信号101を発生する。分周回路83
は分周数を保持している分周レジスタ21とダウンカウ
ンタ22とオア回路23と1/2分周回路24で構成さ
れ、発振器74から出力されるサンプリングクロック7
04のパルス信号をダウンカウンタ22で計数し、計数
値がゼロになった時点で、ダウンカウンタ22はボロー
パルス202を発生する。ボローパルス202はオア回
路23を通ってダウンカウンタ22のロード入力203
に供給され、この時点で分周レジスタ21の値がダウン
カウンタ22にロードされ、ダウンカウンタ22は再び
新しい値から計数動作を行う。又、ボローパルス202
は1/2分周回路24にも供給されて1/2に分周され
て、信号パターン検出回路84とサンプリング回路71
に出力されるが、分周出力204の位相は反転してい
る。この分周出力204はサンプリング回路71によっ
て他の信号入力701と同様にサンプリングされて、デ
ータ記録用メモリ75に記録される。一方、入力信号変
換点検出回路82からの出力である初期化パルス信号1
01はオア回路23を通ってダウンカウンタ22のロー
ド入力203に供給され、この時も分周レジスタ21の
値がダウンカウンタ22にロードされると共に、1/2
分周回路24も初期化パルス信号101によってリセッ
トされて、分周出力204は“ローレベル”となる。
【0032】図11は分周回路83の計数動作を説明す
るタイムチャートである。図11(A)に示した入力信
号710の変化点n1、n2、n3において、入力信号
変換点検出回路82は図11(B)に示すようにそれぞ
れ初期化パルスS1、S2、S3を発生している。入力
信号710は4800bpsのシリアル信号であって、
1ビットのデータ長は図11(C)に示すように20
8.33μ秒であり、発振器74から出力されるサンプ
リングクロック704の周期は10μ秒としている。分
周用レジスタ21にはデータ長をサンプリングクロック
周期の2倍で割った値を四捨五入して整数化してセット
しておく。この場合は10であり、ダウンカウンタ22
は計数値がゼロになると、ボローパルスを発生して新し
い値をロードするので、10回計数する毎にボローパル
スを発生することになる。分周出力204は図11
(B)に示した最初の初期化パルス101のS1の後、
図11(C)に示すようにサンプリングパルス10個目
のt1点で立上がって“ハイレベル”となり、パルス2
0個目で下がり、パルス30個目で再び上がり、パルス
40個目のt2時点で下がる。
るタイムチャートである。図11(A)に示した入力信
号710の変化点n1、n2、n3において、入力信号
変換点検出回路82は図11(B)に示すようにそれぞ
れ初期化パルスS1、S2、S3を発生している。入力
信号710は4800bpsのシリアル信号であって、
1ビットのデータ長は図11(C)に示すように20
8.33μ秒であり、発振器74から出力されるサンプ
リングクロック704の周期は10μ秒としている。分
周用レジスタ21にはデータ長をサンプリングクロック
周期の2倍で割った値を四捨五入して整数化してセット
しておく。この場合は10であり、ダウンカウンタ22
は計数値がゼロになると、ボローパルスを発生して新し
い値をロードするので、10回計数する毎にボローパル
スを発生することになる。分周出力204は図11
(B)に示した最初の初期化パルス101のS1の後、
図11(C)に示すようにサンプリングパルス10個目
のt1点で立上がって“ハイレベル”となり、パルス2
0個目で下がり、パルス30個目で再び上がり、パルス
40個目のt2時点で下がる。
【0033】その後、図11(B)で示した初期化パル
ス101のS2で分周回路83が初期化される。図11
(C)に示すようにS1からt2までは400μ秒であ
り、もし入力信号710に変化点がないと、分周出力2
04は200μ秒の正数倍となるが、図11(A)に示
した変化点n2、即ち最初の変化点n1から416.6
7μ秒の点において図11(B)に示すように初期化パ
ルスS2が発生して分周回路83の初期化を行う。この
ため、分周レジスタ21にセットする数値が整数に限ら
れることによる、入力信号710との同期のずれを修正
することができる。同様に図11(C)に示した分周出
力204の次の立上がりt3は図11(A)に示した初
期化パルス101のS2点から10カウント、立上がり
点t4はS2点から20カウント即ち、200μ秒後で
ある。しかし、次に発生する初期化パルスS3によって
分周回路20はS2から208.33μ秒の点で再度初
期化される。シリアル信号パターン検出回路84ではシ
フトレジスタ31が分周出力204の立上がり点で動作
し、入力信号710の値を取り込んで順次シフト動作を
行う。シフトレジスタ31のパラレル出力と比較の基準
となる基準データレジスタ32のデータとを比較回路3
3で比較して、両データが一致した場合に、比較回路3
3はトリガ信号303をサンプリングカウンタ73に出
力する。これにより、サンプリングカウンタ33は書き
込みアドレスをメモリ75に出力して、サンプリング回
路71によって2値化されたシリアルデータを記録す
る。
ス101のS2で分周回路83が初期化される。図11
(C)に示すようにS1からt2までは400μ秒であ
り、もし入力信号710に変化点がないと、分周出力2
04は200μ秒の正数倍となるが、図11(A)に示
した変化点n2、即ち最初の変化点n1から416.6
7μ秒の点において図11(B)に示すように初期化パ
ルスS2が発生して分周回路83の初期化を行う。この
ため、分周レジスタ21にセットする数値が整数に限ら
れることによる、入力信号710との同期のずれを修正
することができる。同様に図11(C)に示した分周出
力204の次の立上がりt3は図11(A)に示した初
期化パルス101のS2点から10カウント、立上がり
点t4はS2点から20カウント即ち、200μ秒後で
ある。しかし、次に発生する初期化パルスS3によって
分周回路20はS2から208.33μ秒の点で再度初
期化される。シリアル信号パターン検出回路84ではシ
フトレジスタ31が分周出力204の立上がり点で動作
し、入力信号710の値を取り込んで順次シフト動作を
行う。シフトレジスタ31のパラレル出力と比較の基準
となる基準データレジスタ32のデータとを比較回路3
3で比較して、両データが一致した場合に、比較回路3
3はトリガ信号303をサンプリングカウンタ73に出
力する。これにより、サンプリングカウンタ33は書き
込みアドレスをメモリ75に出力して、サンプリング回
路71によって2値化されたシリアルデータを記録す
る。
【0034】図12は入力信号が調歩同期信号でのデー
タの比較を行った例であって、図12(A)に示すよう
にデータが8ビットの調歩同期の場合、データの前に1
ビットのスタートビット(ST)、後に1ないし2ビッ
トのストップビット(図での説明は省略)がついてい
る。そのため、比較回路33はデータ部分の8ビットだ
けの比較では間違えた図12(C)に示した一致点K1
でもトリガ信号303を発生することになる。しかし、
スタートビット(ST)を含めた9ビットで一致を検出
すれば、この条件では図12(B)に示したK2のよう
に不一致となり、誤りは少なくなる。
タの比較を行った例であって、図12(A)に示すよう
にデータが8ビットの調歩同期の場合、データの前に1
ビットのスタートビット(ST)、後に1ないし2ビッ
トのストップビット(図での説明は省略)がついてい
る。そのため、比較回路33はデータ部分の8ビットだ
けの比較では間違えた図12(C)に示した一致点K1
でもトリガ信号303を発生することになる。しかし、
スタートビット(ST)を含めた9ビットで一致を検出
すれば、この条件では図12(B)に示したK2のよう
に不一致となり、誤りは少なくなる。
【0035】勿論、通常の受信回路のように正しくスタ
ートビットを検出することにより同期を行ってから動作
するのが一番良いが、通信条件によって多数の受信回路
をもつのは計測装置として高価格になるという欠点があ
る。更にワード同期のように長い通信データの特定の場
所のみに同期用ワードがある場合に、長い通信データの
一部だけを観測したい計測装置としては周期がかからな
いことも生じる。むしろ、誤った一致点でも観測者が容
易に誤りであることを判断できるのが通常であるため、
誤りの発生頻度が低ければ何等障害とはならない。ここ
では安価で汎用的な方法を説明したが、通信条件に合わ
せて複数の受信回路を用いても何等差し支えない。
ートビットを検出することにより同期を行ってから動作
するのが一番良いが、通信条件によって多数の受信回路
をもつのは計測装置として高価格になるという欠点があ
る。更にワード同期のように長い通信データの特定の場
所のみに同期用ワードがある場合に、長い通信データの
一部だけを観測したい計測装置としては周期がかからな
いことも生じる。むしろ、誤った一致点でも観測者が容
易に誤りであることを判断できるのが通常であるため、
誤りの発生頻度が低ければ何等障害とはならない。ここ
では安価で汎用的な方法を説明したが、通信条件に合わ
せて複数の受信回路を用いても何等差し支えない。
【0036】図13は上記のようなシリアル通信データ
を記録用メモリ75に記録してから、データ変換装置7
6で見やすいように変換して、表示装置77に表示した
例である。ここでは図13(B)で示した通信データ7
10の他に図13(A)で示した分周出力204も同時
にサンプリングして表示を行っており、サンプリング回
路71は分周出力204の立上がり時点で入力データ7
10の値を読み取る。このデータ読み取りはシリアル信
号パターン検出回路84でも特定のデータパターン検出
のために行われる。図13の表示画面例では、データ変
換回路76で表示用に変換する時にデータの値を読み取
って“0”又は“1”の各ビット毎の値の表示と、ここ
ではデータ長が8ビットなので、8ビット毎にまとめて
16進数に変換して表示を行っている。
を記録用メモリ75に記録してから、データ変換装置7
6で見やすいように変換して、表示装置77に表示した
例である。ここでは図13(B)で示した通信データ7
10の他に図13(A)で示した分周出力204も同時
にサンプリングして表示を行っており、サンプリング回
路71は分周出力204の立上がり時点で入力データ7
10の値を読み取る。このデータ読み取りはシリアル信
号パターン検出回路84でも特定のデータパターン検出
のために行われる。図13の表示画面例では、データ変
換回路76で表示用に変換する時にデータの値を読み取
って“0”又は“1”の各ビット毎の値の表示と、ここ
ではデータ長が8ビットなので、8ビット毎にまとめて
16進数に変換して表示を行っている。
【0037】図14はこのような表示を行う動作を示し
たフローチャートである。サンプリング回路71はステ
ップ141にて図13(C)に示したトリガ点(tg)
の前167ポイントの点から分周出力204の立上がり
点検出を始めて、最初の立上がり点a1を検出する。こ
の点の入力データ710の値は“0”であり、スタート
ビットであるから、データ変換回路76はステップ14
2にて表示装置77の画面に図13(B)に示すように
“S”と表示する。サンプリング回路71はステップ1
43にて次の立上がり点a2を検出してデータを読みと
ると“0”であるので、ステップ144にて1から0の
変化がないと判断してステップ146に飛び、表示位置
が画面の右端でない場合はステップ143に戻って、同
様の動作を続ける。この例ではデータ長さが8ビットな
ので、スタートビットを除く8ビットをまとめて16進
数に変換し表示装置77に表示している。次は図13
(B)に示すようにストップビットと長さ不定のデータ
なし区間があり、この区間は全て“ハイレベル”即ち
“1”であって、“0”に変化したところのb1が、次
のデータのスタートビットであるから、サンプリング回
路71はステップ144にて10の変化がありと判断
し、ステップ145にて上記と同様に表示装置77に
“S”を表示してステップ146に進み、表示位置が右
端でない場合はステップ143に戻って、ここからまた
前記と同様にビットデータ表示を続ける。表示位置が右
端であった場合は処理を終了する。
たフローチャートである。サンプリング回路71はステ
ップ141にて図13(C)に示したトリガ点(tg)
の前167ポイントの点から分周出力204の立上がり
点検出を始めて、最初の立上がり点a1を検出する。こ
の点の入力データ710の値は“0”であり、スタート
ビットであるから、データ変換回路76はステップ14
2にて表示装置77の画面に図13(B)に示すように
“S”と表示する。サンプリング回路71はステップ1
43にて次の立上がり点a2を検出してデータを読みと
ると“0”であるので、ステップ144にて1から0の
変化がないと判断してステップ146に飛び、表示位置
が画面の右端でない場合はステップ143に戻って、同
様の動作を続ける。この例ではデータ長さが8ビットな
ので、スタートビットを除く8ビットをまとめて16進
数に変換し表示装置77に表示している。次は図13
(B)に示すようにストップビットと長さ不定のデータ
なし区間があり、この区間は全て“ハイレベル”即ち
“1”であって、“0”に変化したところのb1が、次
のデータのスタートビットであるから、サンプリング回
路71はステップ144にて10の変化がありと判断
し、ステップ145にて上記と同様に表示装置77に
“S”を表示してステップ146に進み、表示位置が右
端でない場合はステップ143に戻って、ここからまた
前記と同様にビットデータ表示を続ける。表示位置が右
端であった場合は処理を終了する。
【0038】図15は図14に示した文字表示の詳細を
示したフローチャートである。ステップ151にて、デ
ータ変換回路76は1ビット長当たりのデータ記憶サン
プル数をl0 とし、ステップ152にて変数nを初期化
するため数値0を設定した後、ステップ153に進む。
ステップ153にてポインタ(P)を1インクリメント
してメモリ75から分周出力204のデータを読んだ
後、ステップ154にてデータの立上がりであるか否か
を判定し、立上がりでない場合はステップ153に戻
り、立ち上がりであった場合はステップ155に進む。
データ変換回路76はステップ155にて前記立上がり
点での入力信号710のデータをメモリ75から読み込
んでこれをd0とした後、ステップ156に進む。ステ
ップ156にてn=0であるか否かを判定し、0であっ
た場合はステップ159にてスタートビットSを表示装
置77の画面上に図13(B)に示すように表示して、
ステップ162に進む。ステップ156にてn=0であ
ると判定された場合、ステップ157へ進み、ここでシ
フト動作によりデータを合成してd1とした後、ステッ
プ158へ進む。ステップ158では読み取ったデータ
が1であるかないかを判定し、1である場合はステップ
160へ進み、1でない場合はステップ161ヘ進む。
ステップ160では“1”を表示装置77の画面上に図
13(B)に示すように表示して、ステップ162に進
む。ステップ161では“0”を表示装置77の画面上
に図13(B)に示すように表示して、ステップ162
に進む。次にステップ162ではnを+1インクリメン
トし、これを新たなnとした後、ステップ163に進ん
で、n=9であるか否かを判定し、9でない場合はステ
ップ154へ戻り、n=9である場合はステップ164
へ進む。ステップ164ではデータd1の値を16進数
で表示装置77に表示して処理を終了する。
示したフローチャートである。ステップ151にて、デ
ータ変換回路76は1ビット長当たりのデータ記憶サン
プル数をl0 とし、ステップ152にて変数nを初期化
するため数値0を設定した後、ステップ153に進む。
ステップ153にてポインタ(P)を1インクリメント
してメモリ75から分周出力204のデータを読んだ
後、ステップ154にてデータの立上がりであるか否か
を判定し、立上がりでない場合はステップ153に戻
り、立ち上がりであった場合はステップ155に進む。
データ変換回路76はステップ155にて前記立上がり
点での入力信号710のデータをメモリ75から読み込
んでこれをd0とした後、ステップ156に進む。ステ
ップ156にてn=0であるか否かを判定し、0であっ
た場合はステップ159にてスタートビットSを表示装
置77の画面上に図13(B)に示すように表示して、
ステップ162に進む。ステップ156にてn=0であ
ると判定された場合、ステップ157へ進み、ここでシ
フト動作によりデータを合成してd1とした後、ステッ
プ158へ進む。ステップ158では読み取ったデータ
が1であるかないかを判定し、1である場合はステップ
160へ進み、1でない場合はステップ161ヘ進む。
ステップ160では“1”を表示装置77の画面上に図
13(B)に示すように表示して、ステップ162に進
む。ステップ161では“0”を表示装置77の画面上
に図13(B)に示すように表示して、ステップ162
に進む。次にステップ162ではnを+1インクリメン
トし、これを新たなnとした後、ステップ163に進ん
で、n=9であるか否かを判定し、9でない場合はステ
ップ154へ戻り、n=9である場合はステップ164
へ進む。ステップ164ではデータd1の値を16進数
で表示装置77に表示して処理を終了する。
【0039】本実施例によれば、前記分周した信号20
4で入力信号710であるシリアルデータを読むことに
よって通信条件に合わせた専用の受信回路を備えること
なく各種条件の通信データを容易に検出することがで
き、入力信号パターン検出回路84にて入力信号710
のパターンが基準データ発生回路32から発生されるパ
ターンと同一であった場合に比較回路33からトリガ信
号303がサンプリングカウンタ73に出力されて、前
記入力信号710の2値化データの記録が開始され、こ
れがデータ変換回路76を通して表示装置77に表示さ
れるため、シリアル信号の特定パターンを観測者が目視
により選択する必要がなくなり、観測者に負担をかける
ことなく且つ観測ミスを発生させることなくシリアルデ
ータの特定パターンを観測することができる。又、サン
プリングクロック704を分周回路83にて分周し、通
信スピードとの差は通信データの変化点で分周回路83
を初期化することによって、誤差が増大しないようにし
ているため、トリガ点の前後の信号変化を詳細に観測す
ることができる。又、前記通信データのビット毎の値や
8ビットをひとまとまりとしたデータの値を16進数で
表示することによって観測を更に容易にすることができ
る。
4で入力信号710であるシリアルデータを読むことに
よって通信条件に合わせた専用の受信回路を備えること
なく各種条件の通信データを容易に検出することがで
き、入力信号パターン検出回路84にて入力信号710
のパターンが基準データ発生回路32から発生されるパ
ターンと同一であった場合に比較回路33からトリガ信
号303がサンプリングカウンタ73に出力されて、前
記入力信号710の2値化データの記録が開始され、こ
れがデータ変換回路76を通して表示装置77に表示さ
れるため、シリアル信号の特定パターンを観測者が目視
により選択する必要がなくなり、観測者に負担をかける
ことなく且つ観測ミスを発生させることなくシリアルデ
ータの特定パターンを観測することができる。又、サン
プリングクロック704を分周回路83にて分周し、通
信スピードとの差は通信データの変化点で分周回路83
を初期化することによって、誤差が増大しないようにし
ているため、トリガ点の前後の信号変化を詳細に観測す
ることができる。又、前記通信データのビット毎の値や
8ビットをひとまとまりとしたデータの値を16進数で
表示することによって観測を更に容易にすることができ
る。
【0040】尚、上記説明はスタートビットのついて調
歩同期式で,データ長8ビット、通信スピード4800
bpsの場合について行った。このため、1ビットの信
号長は208.33μ秒、8ビット長で1666.67
μ秒であり、サンプリングの周期が10μ秒としている
ので、166.667を切り上げ167ポイントだけト
リガ点の前から分周出力204の立上がり点のチェック
を始めた。しかし、この方法に限ることなく、画面の左
端から始めても良く、又、任意の点から始めて入力信号
710がある程度長く“1”レベルを続けた後に“0”
に変化した点をスタートビットとしても良い。このデー
タ表示の目的は観測を容易にすることであり、多少の表
示ミスがあっても観測者が容易に認識できるため、あま
りこまることはない。又、調歩同期信号のようにスター
トビットはあるがキャラクタ同期信号のように長い連続
データの途中ではデータの区切りの認識がかなり困難な
場合であっても、“0”又は“1”のビットデータだけ
を表示したり、データパターン一致点であるトリガ点を
基準にして、データ長毎のまとまりを認識して、16進
数表示を行うことにより、観測を容易にすることができ
る。
歩同期式で,データ長8ビット、通信スピード4800
bpsの場合について行った。このため、1ビットの信
号長は208.33μ秒、8ビット長で1666.67
μ秒であり、サンプリングの周期が10μ秒としている
ので、166.667を切り上げ167ポイントだけト
リガ点の前から分周出力204の立上がり点のチェック
を始めた。しかし、この方法に限ることなく、画面の左
端から始めても良く、又、任意の点から始めて入力信号
710がある程度長く“1”レベルを続けた後に“0”
に変化した点をスタートビットとしても良い。このデー
タ表示の目的は観測を容易にすることであり、多少の表
示ミスがあっても観測者が容易に認識できるため、あま
りこまることはない。又、調歩同期信号のようにスター
トビットはあるがキャラクタ同期信号のように長い連続
データの途中ではデータの区切りの認識がかなり困難な
場合であっても、“0”又は“1”のビットデータだけ
を表示したり、データパターン一致点であるトリガ点を
基準にして、データ長毎のまとまりを認識して、16進
数表示を行うことにより、観測を容易にすることができ
る。
【0041】
【発明の効果】以上記述した如く本発明のロジックアナ
ライザによれば、シリアルデータのデータ長を計算して
各ビットの値を検出して画面に表示されているデータの
該当部分に近接表示することにより、観測者が前記デー
タの値を容易且つ間違いなくを認識できるようにし、且
つ特定のパターンのシリアル信号が入力された場合のみ
トリガ発生を行って入力信号を記録して表示することが
できる。
ライザによれば、シリアルデータのデータ長を計算して
各ビットの値を検出して画面に表示されているデータの
該当部分に近接表示することにより、観測者が前記デー
タの値を容易且つ間違いなくを認識できるようにし、且
つ特定のパターンのシリアル信号が入力された場合のみ
トリガ発生を行って入力信号を記録して表示することが
できる。
【図1】本発明のロジックアナライザの一実施例を示し
たブロック図。
たブロック図。
【図2】図1に示した入力信号が調歩同期信号であった
場合の一例を示した図。
場合の一例を示した図。
【図3】図1の装置により調歩同期信号のスタート点を
検出する動作を示したフローチャート。
検出する動作を示したフローチャート。
【図4】図3に示したステップ304の詳細例を示した
フローチャート。
フローチャート。
【図5】図1に示した入力信号が同期式のように連続し
たデータである場合の例を示した図。
たデータである場合の例を示した図。
【図6】図1に示した入力信号が同期式信号であった場
合の各データビット値を表示する動作を示したフローチ
ャート。
合の各データビット値を表示する動作を示したフローチ
ャート。
【図7】図1に示した入力信号が同期式信号であった場
合カーソル位置(Pc)を起点に16進表示を行う場合
のフローチャート。
合カーソル位置(Pc)を起点に16進表示を行う場合
のフローチャート。
【図8】図1に示した入力信号がバイフェーズ信号であ
った場合の例を示した図。
った場合の例を示した図。
【図9】バイフェーズ信号のビット値の表示動作を示し
たフローチャート。
たフローチャート。
【図10】本発明の他の実施例を示したブロック図。
【図11】図10に示した分周回路の計数動作を説明す
るタイムチャート。
るタイムチャート。
【図12】図10に示した信号パターン検出回路のパタ
ーン検出動作を説明する図。
ーン検出動作を説明する図。
【図13】図10に示した表示装置77に入力信号、分
周信号及びビットデータ等を表示した表示例を示した
図。
周信号及びビットデータ等を表示した表示例を示した
図。
【図14】図10に示した装置にて入力信号パターン等
を表示する動作を示したフローチャート。
を表示する動作を示したフローチャート。
【図15】図14に示した文字表示ステップの詳細例を
示したフローチャート。
示したフローチャート。
【図16】従来のロジックアナライザの一例を示したブ
ロック図。
ロック図。
【図17】図16に示した入力信号がNRZタイプのシ
リアルデータであった場合の一例を示した波形図。
リアルデータであった場合の一例を示した波形図。
【図18】図16に示したトリガ検出回路の詳細例を示
した回路図。
した回路図。
11…遅延回路 12…排他的論
理和回路 21…分周レジスタ 22…ダウンカ
ウンタ 23…オア回路 24…1/2分
周回路 31…シフトレジスタ 32…基準デー
タ発生回路 33…比較回路 71…サンプリ
ング回路 72…トリガ点検出回路 73…サンプリ
ングカウンタ 74…発振器 75…データ記
録用メモリ 76…データ変換回路 77…表示装置 78…変化点検出回路 79…読取位置
演算回路 80…データ読取回路 81…文字発生
回路 82…入力信号変化点検出回路 83…分周回路 84…信号パターン検出回路
理和回路 21…分周レジスタ 22…ダウンカ
ウンタ 23…オア回路 24…1/2分
周回路 31…シフトレジスタ 32…基準デー
タ発生回路 33…比較回路 71…サンプリ
ング回路 72…トリガ点検出回路 73…サンプリ
ングカウンタ 74…発振器 75…データ記
録用メモリ 76…データ変換回路 77…表示装置 78…変化点検出回路 79…読取位置
演算回路 80…データ読取回路 81…文字発生
回路 82…入力信号変化点検出回路 83…分周回路 84…信号パターン検出回路
Claims (2)
- 【請求項1】 入力信号を所定のサンプリング周期でサ
ンプリングしてメモリに記憶した後、このメモリに記憶
したデータを表示するロジックアナライザにおいて、前
記メモリに記憶したデータのレベル変化点を検出する変
化点検出手段と、この変化点検出手段によって検出され
た変化点と予め指定された前記データの1ビット当たり
の長さとに基づいて前記データのレベルを読み取る位置
を算出する演算手段と、この演算手段によって算出され
た読み取り位置にある表示データのレベルを読み取るデ
ータ読取手段と、このデータ読取手段によって読み取ら
れたデータのレベルを示す文字を発生する文字発生手段
と、この文字発生手段によって発生した文字を前記表示
データの該当部分に近接して表示する表示手段とを具備
したことを特徴とするロジックアナライザ。 - 【請求項2】 入力信号を所定のサンプリング周期でサ
ンプリングしてメモリに記憶した後、このメモリに記憶
したデータを表示するロジックアナライザにおいて、前
記入力信号をサンプリングするためのサンプリングクロ
ックを分周する分周手段と、前記入力信号の変化点を検
出して前記分周手段を初期化する初期化手段と、前記分
周手段から出力される分周クロックによって前記入力信
号をパラレルデータ化した後これを基準データと比較す
る比較手段と、この比較手段により前記両データが一致
したと判定された時点から所定時間の後に、前記サンプ
リングされた入力信号を前記メモリに記憶している連絡
した動作を停止させる制御手段とを具備したこと特徴と
するロジックアナライザ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5217394A JPH0772178A (ja) | 1993-09-01 | 1993-09-01 | ロジックアナライザ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5217394A JPH0772178A (ja) | 1993-09-01 | 1993-09-01 | ロジックアナライザ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0772178A true JPH0772178A (ja) | 1995-03-17 |
Family
ID=16703504
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5217394A Withdrawn JPH0772178A (ja) | 1993-09-01 | 1993-09-01 | ロジックアナライザ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0772178A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009128080A (ja) * | 2007-11-21 | 2009-06-11 | Yokogawa Electric Corp | 波形測定装置 |
-
1993
- 1993-09-01 JP JP5217394A patent/JPH0772178A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009128080A (ja) * | 2007-11-21 | 2009-06-11 | Yokogawa Electric Corp | 波形測定装置 |
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Legal Events
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