JPH0677470A - 半導体装置 - Google Patents

半導体装置

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JPH0677470A
JPH0677470A JP5141788A JP14178893A JPH0677470A JP H0677470 A JPH0677470 A JP H0677470A JP 5141788 A JP5141788 A JP 5141788A JP 14178893 A JP14178893 A JP 14178893A JP H0677470 A JPH0677470 A JP H0677470A
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Abstract

(57)【要約】 【目的】高圧配線層下の半導体層中の耐圧を低下させる
ことなく、異なる電位差を有する領域上を通過すること
が可能な高圧配線層を容易に形成することができる半導
体装置を提供することを目的とする。 【構成】本発明による半導体装置は、Ｎ- 型半導体基板
１１に形成されたＮ+ 型第一拡散層１２及びＰ+ 型第二
拡散層１３とからなるダイオ−ドと、該基板表面に形成
された絶縁膜１４と、第一拡散層１５と接続し第二拡散
層１６上を通過する第一配線層１５と、絶縁膜１４中に
多結晶シリコンからなり第一配線層１５下を数度横切る
ように連続して形成されその両端が第一拡散層１２及び
第二拡散層１３に接続された抵抗体１７とからなる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は高圧配線層を有する半導
体装置に関し、特に高圧配線層が他電位の半導体領域上
を通過する際の耐圧構造に関するものである。
【０００２】
【従来の技術】三相フルブリッジ回路、整流回路、スイ
ッチングレギュレ−タ、ハイサイドスイッチ回路、ロ−
サイドスイッチ回路などを含むパワ−用半導体集積回路
装置においては、高電圧の印加されるＦＲＤ（Fast Rec
overy Diode ）、パワ−バイポ−ラトランジスタ、パワ
−ＭＯＳトランジスタ、ＩＧＢＴなどの横型の半導体素
子が使用されている。このようなパワ−用半導体集積回
路装置では、高電圧の印加により２つの拡散層の電位差
が数１００Ｖ程度またはそれ以上となる。
【０００３】図８は２つの拡散層間に電圧を印加した例
を示す。例えばＮ- 型半導体基板１０１にはＮ+ 型第一
拡散層１０２及びＰ+ 型第二拡散層１０３が各々形成さ
れており、横型ダイオ−ドを構成する。該基板表面には
絶縁膜１０４が形成され、各拡散層１０２、１０３に
は、オ−ミックコンタクトとなるように取り出された第
一配線層１０５と第二配線層１０６とが各々形成されて
いる。同図のような場合、第一拡散層１０２が高電圧
側，第二拡散層１０３が低電圧側になるように電圧を印
加すると、両拡散層１０２、１０３と間の半導体基板１
０１の電界は均一に分布され、等電位線１０７（点線）
のようにほぼ等間隔になる。この場合耐圧はシリコンの
臨界電位密度を越える点で決定される。
【０００４】しかしながら、実際には半導体集積回路に
おいて多くの配線層が必要であり、該配線層は異なる電
位を有する領域上を通過しなければならない。図９
（ａ）には、第一拡散層１０２から引き出された第一配
線層１０５が、数百Ｖ程度またはそれ以上の電位差を有
する第二拡散層１０３上を通過する場合を示している。
第一拡散層１０２及び第二拡散層１０３との間に逆バイ
アスが印加された場合、丸印（電界集中箇所１０８）で
囲まれた第二拡散層１０３上を第一配線層１０５が交差
する部分に、等電位線１０７で示されるように電界が集
中する。半導体基板１０１の電位は、第二拡散層１０３
近傍つまり電界が集中された部分で急激に変化している
（同図（ｂ））。このように電界が集中するため、電界
集中密度が半導体基板１０１の絶縁耐圧の臨界を越える
と降伏が起こり、所望の耐圧が得られない。
【０００５】また、図１０を参照して、Ｎ- 型半導体基
板１２１に形成されたＰ+ 型第一拡散層１２２及びＮ+
型第二拡散層１２３と、表面に形成された絶縁膜１２４
と、第一拡散層１２２から引き出され第二拡散層１２３
上を通過する第一配線層１２５とからなる半導体装置の
場合を説明する。それら二つの拡散層１２２、１２３と
が数１００Ｖ以上の電位差となるように、第一拡散層１
２２に低電圧をまた第二拡散層１２３に高電圧を印加す
る。すると、第一配線層１２５と第二拡散層１２３との
間は大きな電位差が生じるため、Ｎ- −Ｎ+ 境界部分で
ある丸印１０８の部分に等電位線１０７が集中し降伏が
起こる。
【０００６】図９及び図１０に示されるように、配線層
が電位の異なる拡散層上を通過する場合、その部分に電
界が集中し耐圧が決定される。そこで、耐圧を上げる対
策として、次に示す方法が知られている。
【０００７】その一つに、第一配線層１０５下の絶縁層
１０４の厚さを厚く形成する方法がある（図１１）。そ
れにより、電界が絶縁層１０４中で緩和され易くなり半
導体基板１０１中での電界集中が緩和される。この方法
であれば、製造工程では新たな材料を用いることなく対
応できる。しかし、一般に横型高耐圧素子は集積回路に
用いるのが目的であり、低耐圧で小寸法の信号処理用回
路と同一基板上に形成することが多い。絶縁層が厚い場
合、電極取り出し用の絶縁層に開口される穴はテ−パを
つけた形状にする必要があり、絶縁層が厚いとそれだけ
テ−パ加工のための余裕が大きく必要になる。従って、
絶縁層の厚さを厚くすることは例えば上記信号処理用回
路の寸法を大きくすることになり、集積回路全体の集積
度を落とすことになる。
【０００８】また、別の方法を図１２を参照して説明す
る。第一配線層１０５下の絶縁膜１０４中に半絶縁性多
結晶シリコン（以下、ＳＩＰＯＳ）１０９からなる高抵
抗体を形成する。ＳＩＰＯＳ１０９の両端は第一拡散層
１０２及び第二拡散層１０３に接続されており、両拡散
層の電位に設定される。ＳＩＰＯＳ１０９は高抵抗体で
あり、両端にかけられた電位差によりＳＩＰＯＳ１０９
中の電位は等分布される。等電位線１０７に示すよう
に、ＳＩＰＯＳ１０９下の半導体基板１０１側では電界
がほとんど均等に分布され、基板自体の理想的な耐圧近
くまで上げることができる。しかし、半絶縁性多結晶シ
リコンは半導体装置において通常使用していない材料で
あるから、工程が増える上にコストが上昇する。
【０００９】更に、また別の方法を図１３を参照して説
明する。同図（ａ）によれば、第一配線層１０５下の絶
縁膜１０４中に、浮遊電位（フロ−ティング）多結晶シ
リコン１１０が断続的に配置される。平面的には、該浮
遊電位多結晶シリコン１１０は短冊状に第一配線層１０
５下に並列に配置されている（同図（ｂ））。各浮遊電
位多結晶シリコン１１０はフィ−ルドプレ−トとして作
用し、それらの各電位は半導体基板１０１からの漏れ電
界の影響によりある一定の電位に固定される。従って、
浮遊電位多結晶シリコン１１０の下では電界が集中する
ことなくほぼ均一に分布され等電位線１０７のような電
界分布となる。
【００１０】この方法であると、集積度の低下を招いた
り新たな材料を用いるわけではないのでもないので、コ
ストが上昇することはない。しかし、フィ−ルドプレ−
トの電位はフィ−ルドプレ−トの配置形状、半導体基板
の不純物濃度、印加電圧等の影響を受けるため、予め電
算機などで最適化設計が必要である。最適化設計をしな
ければ十分な効果がえられないことと、ある電圧で最適
化したあとも電位が変動する場合は全ての条件で最適化
することは非常に難しく、設計段階での困難さが問題点
である。
【００１１】
【発明が解決しようとする課題】上述のように、高圧配
線層が数１００Ｖ程度またはそれ以上の電位差のある拡
散層上を通過する際に、電界が集中され降伏が起こるた
め所望の耐圧を得ることができない。その対策として種
々の方法があるが、プロセス及びコスト的にも問題があ
り、設計上も容易ではない。
【００１２】それ故に、本発明は高圧配線層下の半導体
層中の耐圧を低下させることなく、異なる電位差を有す
る領域上を通過することが可能な高圧配線層を容易に形
成することができる半導体装置を提供することを目的と
する。
【００１３】
【課題を解決するための手段】半導体基板に数１００Ｖ
域の電位差を有する２つの拡散層が形成され、該基板表
面には絶縁膜が形成され、一方の拡散層から取り出され
該絶縁膜上に形成された高圧配線層が他方の拡散層上を
通過する場合、上記絶縁膜中に上記２つの拡散層の電位
に設定された両端を有する抵抗体を形成する。上記抵抗
体は多結晶シリコンからなり、上記高圧配線層下を一度
以上横切るように形成される。断面図では上記高圧配線
層下で断続的に配置され、パタ−ン図では上記高圧配線
層と一度以上交差するように折り曲げて配置される。さ
らに、上記抵抗体は上記他方の拡散層を渦巻状に取り囲
むように形成することもできる。また、上記抵抗体は、
複数個のダイオ−ドを有する多結晶シリコン層とするこ
とができる。
【００１４】
【作用】上記の構成によれば、上記抵抗体の両端が上記
各拡散層の電位に設定されているため、上記抵抗体の各
部分は両端からの距離に応じて一定の電位に固定されて
いる。従って上記抵抗体により、上記高圧配線層と上記
２つの拡散層間の半導体基板とを遮蔽する効果が生じ
る。即ち、上記抵抗体下側では電界が均一に分布され、
上記高圧配線層が上記他方の拡散層上を通過する際に生
じる電界集中を発生することなく、半導体基板の耐圧の
向上を図ることができる。また、上記抵抗体は半導体基
板からの漏れ電界ではなく上記各拡散層により電位を固
定するため、上記絶縁膜中の不純物イオンの影響を受け
ない。さらに上記抵抗体の形成をする際に複雑な最適化
設計を必要としない。また、上記抵抗体を多結晶シリコ
ンのみからでなく複数個のダイオ−ドを形成することに
より、上記抵抗体の抵抗値を格段に高くすることが可能
である。
【００１５】
【実施例】以下、本発明による一実施例を図面を参照し
て説明する。先ず、第１実施例を図１より説明する。同
図（ａ）によれば、本発明の半導体装置は、Ｎ- 型半導
体基板１１（同図（ｂ））に形成されダイオ−ドを構成
するＮ+ 型第一拡散層１２及びＰ+ 型第二拡散層１３
と、該基板表面に形成された絶縁膜１４（同図（ｂ））
と、第一拡散層１２と接続しかつ第二拡散層１３上を通
過する第一配線層１５と、第二拡散層１３と接続する第
二配線層１６と、絶縁膜１４内に第一配線層１５下を横
切るように形成され多結晶シリコンからなる抵抗体１７
とを有する。
【００１６】同図（ａ）から明らかなように、抵抗体１
７は第一配線層１５下を一回以上、例えば８回交差して
おりかつ連続して形成されている。ＸＸ´断面を示した
同図（ｂ）によれば、抵抗体１７は第一配線層１５直下
において断続的な形状となっている。またＹＹ´断面を
示した同図（ｃ）によれば、抵抗体１７の一端は第一コ
ンタクト部１８において第一配線層１５と、他端は第二
コンタクト部１９において第二配線層１６と各々接続さ
れており、抵抗体１７の両端は第一拡散層１２及び第二
拡散層１３の電位に設定される。
【００１７】第一拡散層１２及び第二拡散層１３に逆バ
イアスを印加すると、抵抗体１７は同図（ｄ）のような
電位勾配を示す。第一配線層１５下における抵抗体１７
は各々一定の値を示しており、高電位の第一拡散層１２
側から低電位の第二拡散層１３側に向かい序々に低くな
っている。つまり、抵抗体１７の両端は第一拡散層１２
及び第二拡散層１３の電位に設定されているため、抵抗
体１７の各部分は上記両拡散層１２、１３からの距離に
応じて一定の電位に固定される。従って、第一配線層１
５が第二拡散層１３上を通過する際に生じる電界集中を
避けることができる。
【００１８】ところで、抵抗体１７は第一拡散層１２及
び第二拡散層１３とに接続されるため、抵抗体１７の間
に僅かなリ−ク電流が流れる。しかし抵抗体１７は本実
施例において幾度も折り曲げられた形状に形成されてお
り、十分長く形成することにより上記リ−ク電流を低く
抑えることが可能であり問題とならない。
【００１９】次に、本発明による第２実施例を図２を参
照して説明する。但し、第１実施例と異なるところのみ
を説明する。同図（ａ）によれば、第一拡散層１２は抵
抗体１７の内側に第二拡散層１３は外側にそれぞれ配置
され、抵抗体１７が第一拡散層１２を取り囲み渦巻状に
形成されている。抵抗体１７の両端は第一コンタクト部
１８、第二コンタクト部１９において、各々第一拡散層
１２と第二拡散層１３の電位に固定される。ここで、図
中の番号２１は第一拡散層１２と抵抗体１７とを接続す
るための配線層である。また同図（ｂ）によれば、抵抗
体１７は第一配線層１５下において断続的な形状となっ
ている。
【００２０】抵抗体１７を渦巻状に形成することによ
り、抵抗体１７の総延長を長く取ることができ上記リ−
ク電流をより低く押さえることができる。また、抵抗体
１７を第一拡散層１２の周囲を取り囲む形状とすること
により、第一配線層１５をどの方向に引き出した場合で
もほぼ等価な効果を得ることができる。
【００２１】第１実施例及び第２実施例のいずれにおい
ても、抵抗体の幅については設計面やプロセス面である
限界値以下に細かくはできないため、抵抗体の抵抗値を
大きくするには抵抗体をできるだけ長く形成する必要が
ある。
【００２２】本発明による第三実施例を図３を参照して
説明する。本実施例では、抵抗体として直列に接続した
ダイオ−ド群を有する多結晶シリコンからなる抵抗体１
７ａを用いている（同図（ａ））。抵抗体１７ａに含ま
れたタイオ−ド群３０は、Ｐ型領域３１及びＮ型領域３
２が交互に並んだ形成された形状であり、等価的にはダ
イオ−ドが逆順交互（３０ａ，３０ｂ，３０ａ，……）
に接続された状態である（同図（ｂ））。
【００２３】このような構造にすると、逆バイアスされ
たダイオ−ドにはごく僅かなリ−ク電流しか流れない。
このリ−ク電流は、同じ不純物濃度で形成された抵抗体
に同じ電圧を印加した場合に流れる電流と比較して、一
般的に数桁小さい。従って、多結晶シリコンのみから形
成された抵抗体に比べてリ−ク電流を数桁小さくするこ
とができる。但し、個々の逆バイアスされたダイオ−ド
に印加された電圧がダイオ−ドの耐圧を越えていては過
大な電流が流れてしまうので、適切な個数のダイオ−ド
を接続して電圧を分割しておく必要がある。例えば５０
０Ｖ耐圧の素子に使用する場合、一個のダイオ−ドの耐
圧が５Ｖであれば１００個以上の逆接続ダイオ−ドが必
要である。
【００２４】第三実施例による抵抗体は抵抗値が高いた
め、ダイオ−ド群を含まない抵抗体に比べ、抵抗体の長
さを短くすることができ、素子全体の寸法が小さく抵抗
体を引き回す余裕がない場合に有効である。
【００２５】本発明による第４実施例を図４より説明す
る。本実施例は横型ＭＯＳＦＥＴ（横型ＤＭＯＳ）に適
用したものである。第二拡散層１３中にソ−スとなる第
三拡散層４１があり、抵抗体１７の外側部分１７´をゲ
−ト電極として使用する。但し、抵抗体１７´の部分下
の絶縁膜１４の膜厚は、他の部分下の絶縁層１４の膜厚
より薄くなっている。通常ゲ−ト電極にはソ−ス拡散や
第二拡散層の電位に対して数Ｖ程度の電位しか印加され
ない。本実施例では、抵抗体１７の一端は第一拡散層１
１の電位に設定されており、他端は第二拡散層１３若し
くは第三拡散層４１に近い電位（例えばゲ−ト電位）に
設定される。ゲ−ト電極となる抵抗体１７´は低電位側
の第二拡散層１３とは数Ｖ程度の電位差であり、第一拡
散層１２とは数１００Ｖ以上の電位差である。そのた
め、抵抗体１７はゲ−ト電極として機能すると同時に、
半導体基板中の電界集中を緩和することもできる。
【００２６】また、同図（ｂ）によれば、第一拡散層１
２はドレイン電極（Ｄ）、抵抗体１７´はゲ−ト電極
（Ｇ）、第三拡散層４１はソ−ス電極（Ｓ）に接続され
る。同図（ｂ）は同図（ａ）を模式的に示したものであ
り、絶縁膜１４、抵抗体１７、第一配線層１５は省略さ
れている。
【００２７】本発明による第５実施例を図５より説明す
る。本実施例は、ＮＰＮバイポ−ラトランジスタに適用
したものである。本実施例の基本的構成は第４実施例と
同様であるため、同図は図４（ｂ）と同様に模式的に示
している。第一拡散層１２はコレクタ電極（Ｃ）、第二
拡散層１３はベ−ス電極（Ｂ）、第三拡散層４１はエミ
ッタ電極（Ｅ）に接続される。このとき、図示しない抵
抗体の一端はコレクタ電極（Ｃ）に接続され、他端はベ
−ス領域若しくはエミッタ領域に接続される。但し、抵
抗体の最も外側の部分（図４では抵抗体１７´に相当）
は、第１実施例乃至第三実施例の如く形成しても、第４
実施例の如くその下の絶縁膜の膜厚を薄く形成してもい
ずれでも構わない。
【００２８】また、本発明による第６実施例を図６より
説明する。本実施例はＮ−ＩＧＢＴに適用したものであ
る。但し、同図は図５と同様に模式的に示している。Ｐ
+ 型拡散層６１はコレクタ電極（Ｃ）、抵抗体１７´は
ゲ−ト電極（Ｇ）、第三拡散層４１はエミッタ電極
（Ｅ）に接続される。このとき図示しない抵抗体１７の
一端はコレクタ電極（Ｃ）に接続され、他端はゲ−ト電
極（Ｇ）若しくはエミッタ電極（Ｅ）に接続される。
【００２９】尚、第１実施例では、Ｎ- 型半導体基板１
１に形成されたＮ+ 型第一拡散層１２及びＰ+ 型第二拡
散層１３に逆バイアスを印加した場合であるが、図７に
示す場合にも適用できる。
【００３０】同図（ａ）によれば、Ｎ- 型半導体基板７
１に形成されダイオ−ドを構成するＰ+ 型第一拡散層７
２及びＮ+ 型第二拡散層７３と、該基板表面に形成され
た絶縁膜７４と、第一拡散層７２と接続しかつ第二拡散
層７３上を通過する第一配線層７５と、絶縁膜７４内に
第一配線層７５下を横切るように形成され多結晶シリコ
ンからなる抵抗体７７とからなる半導体装置である。こ
の場合においても第１実施例と同様に、抵抗体７７は第
一配線層７５下を一回以上、例えば８回交差しておりか
つ連続して形成され、その両端は第一拡散層７２及び第
二拡散層７３の電位に設定されている。第一拡散層７２
が低電圧側、第二拡散層７３が高電圧側となるように電
圧を印加すると、抵抗体７７は低電位の第一拡散層７２
側から高電位の第二拡散層７３側に向かい電位が序々に
高くなる（同図（ｂ））。半導体基板７１と第一配線層
７２との間には抵抗体７７により遮蔽された効果が生じ
る。従って、第一配線層７５が他電位第二拡散層７３上
を通過する際に生じる電界集中を避けることができる。
【００３１】第１実施例の別例を図７を用いて説明した
が、第２実施例乃至第４実施例に示した抵抗体は、図７
のようなＮ- 型半導体基板７１に形成されたＰ+ 型第一
拡散層７２及びＮ+ 型第二拡散層７３とを有する半導体
装置に第一拡散層７２が低電圧側また第二拡散層７３が
高電圧側となるように電圧を印加した場合にも適用でき
る。つまり、本発明による抵抗体は、配線層が異なる電
位を有する拡散層上を通過する場合すべてに適用可能で
ある。
【００３２】
【発明の効果】本発明によれば、高電位部と低電位部と
に両端が接続されると共にできる限り長く形成された抵
抗体を高圧配線層下に配置する。このような形状の抵抗
体とすることにより、通常用いられる多結晶ポリシリコ
ンを用いて形成することができる。更に、逆順に形成さ
れたダイオ−ドを有する抵抗体とすることにより、抵抗
体の抵抗値を高めることができる。また、上記抵抗体の
電位は半導体基板の不純物濃度及び印加電圧等の影響を
受けないため、複雑な電界計算等の最適化設計を必要と
しない。従って、異なる電位を有する領域上を通過する
高圧配線を容易に形成することが可能である。
【図面の簡単な説明】
【図１】本発明による第１実施例を示す平面図（ａ）、
（ａ）のＸＸ´断面を示す断面図（ｂ）、（ａ）のＹＹ
´断面を示す断面図（ｃ）、（ｂ）における抵抗体の電
位を示すグラフ図（ｄ）である。
【図２】本発明による第２実施例を示す平面図（ａ）、
（ａ）のＺＺ´断面を示す断面図（ｂ）である。
【図３】本発明による第３実施例を示す平面図（ａ）及
び（ａ）に示された直列ダイオ−ド群を模式的に示した
図（ｂ）である。
【図４】本発明による第４実施例の横型の２重拡散ＭＯ
Ｓ（ＤＭＯＳ）を示す断面図（ａ）及び（ａ）を更に模
式的に示した断面図（ｂ）である。
【図５】本発明による第５実施例のＮＰＮバイポ−ラト
ランジスタを模式的に示した断面図である。
【図６】本発明による第６実施例のＮ−ＩＧＢＴを模式
的に示した断面図である。
【図７】本発明による第７実施例を示す断面図（ａ）及
び（ａ）中の抵抗体の電位を示すグラフ図（ｂ）であ
る。
【図８】半導体基板中に形成された２つの拡散層に電圧
をかけた場合の電界分布を示す断面図である。
【図９】一方の拡散層から取り出した配線を他方の拡散
層上を通る場合の電界分布を示す断面図（ａ）、（ａ）
中の半導体基板の電位を示すグラフ図（ｂ）である。
【図１０】図９の別例を示し、図７中の第一拡散層及び
第二拡散層の導電型が逆転した場合を示す断面図であ
る。
【図１１】配線下の絶縁層を厚く形成した場合の電界分
布を示す断面図である。
【図１２】半絶縁性多結晶シリコンを用いた場合の電界
分布を示す断面図である。
【図１３】浮遊電位多結晶ポリシリコンを用いた場合の
電界分布を示す断面図（ａ）及び平面図（ｂ）である。
【符号の説明】
１１…半導体基板、１２…第一拡散層、１３…第二拡散
層 １４…絶縁膜、１５…第一配線層、１６…第二配線層、
１７…抵抗体 １８…第一コンタクト部、１９…第二コンタクト部。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 一導電型の半導体基板と、該半導体基板
    に形成され少なくとも一方は反対導電型を有する二つの
    半導体領域と、上記半導体基板上に形成された絶縁膜
    と、該絶縁膜中に設けられ上記二つの半導体領域に接続
    された半導体抵抗層と、上記絶縁膜上に形成され上記一
    方の半導体領域に接続されると共に、上記他方の半導体
    領域上を通過するように設けられた配線層とを備え、上
    記半導体抵抗層は上記配線層下を一回以上横切るように
    配置されることを特徴とする半導体装置。
  2. 【請求項２】 上記半導体抵抗層は、上記一方の半導体
    領域の周囲を渦巻状に形成されることを特徴とする請求
    項１記載の半導体装置。
  3. 【請求項３】 上記半導体抵抗層は、多結晶シリコンか
    らなることを特徴とする請求項１記載の半導体装置。
  4. 【請求項４】 上記半導体抵抗層は、多結晶シリコンか
    らなるダイオ−ドが複数個直列に接続されダイオ−ド群
    であることを特徴とする請求項１記載の半導体装置。
  5. 【請求項５】 一導電型の半導体基板と、該半導体基板
    に形成され第一の電位の電位を有する一導電型の第一の
    半導体領域と、上記半導体基板に形成され第二の電位を
    有する反対導電型の第二の半導体領域と、上記第二の半
    導体領域に形成され第三の電位を有する一導電型の第三
    の半導体領域と、上記半導体基板上に形成された絶縁膜
    と、該絶縁膜中に設けられた半導体抵抗層と、上記絶縁
    膜上に形成され上記第一の半導体領域に接続されると共
    に、上記第二の半導体領域上を通過するように設けられ
    た配線層とを備え、上記半導体抵抗層の一端は上記第一
    の電位に設定されると共に上記半導体抵抗層の他端は上
    記第三の電位に近い電位に設定され、かつ上記半導体抵
    抗層は上記配線層下を一回以上横切るように配置される
    ことを特徴とする半導体装置。
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