JP3553786B2 - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ部（例えば、ＤＲＡＭ部）を内蔵し、かつ半導体メモリの自己検査機能を有する半導体集積回路装置と、マイクロコンピュータまたはロジック回路部と半導体メモリ部とを混載し、かつ半導体メモリ部の自己検査機能を有する半導体集積回路装置（システムＬＳＩ）およびその製造方法に関するもので、これらの半導体集積回路装置におけるメモリ自己検査技術およびバーンイン検査技術に係る。
【０００２】
【従来の技術】
半導体集積回路装置の進歩（高密度化、高集積化）によって、複数の機能ブロックを１チップ内に集積するいわゆるシステムＬＳＩの普及が著しい。特に最近、大規模ロジック回路と大規模ＤＲＡＭとを１チップ内に集積化した混載ＬＳＩが注目されている。これに伴い、各機能ブロックをチップ内部で自己検査する機能回路（ＢＩＳＴ回路：Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）の検討が盛んに行われている。
【０００３】
図１３に従来のＢＩＳＴ回路の構成の一例を示す。これは、チップ内部に搭載された大容量メモリを自己検査するためのＢＩＳＴ回路の例である。図１３において、データジェネレータ１は、メモリ部２の検査に必要な検査データ３および検査における期待値データ４を生成し、メモリ部２およびデータ比較回路５へ検査データ３および期待値データ４をそれぞれ供給する。
【０００４】
アドレス発生器６は、メモリ部２の検査に必要なアドレス信号７を発生してメモリ部２へ供給する。また、アドレス発生器６は、アドレス信号７のアドレス位相情報８を位相制御回路９へ供給する。
上記のアドレス位相情報とは、例えばアドレスの値が“０”になるときに“Ｈ”となる信号である。アドレスは任意に発生させられるので、どのタイミングでアドレスが切り換わるのかということを示す信号が必要となる。このアドレスの切り換わりを示す信号がアドレス位相情報８である。この信号を基準として、メモリ部２に対する書き込みおよび読み出しに必要なライトイネーブル（ＷＥ）信号、アウトプットイネーブル（ＯＥ）信号、ロウアドレスストローブ（ＲＡＳ）信号、カラムアドレスストローブ（ＣＡＳ）信号等のメモリ制御信号１１を発生させるのが、位相制御回路９である。
【０００５】
位相制御回路９では、アドレス信号７に合わせて必要なタイミングで検査データ３および期待値データ４がデータジェネレータ１から出力されるように、データ位相情報１０をデータジェネレータ１へ返す。また、位相制御回路９は、メモリ部２の書き込みおよび読み出しの検査に必要なＷＥ信号、ＯＥ信号、ＲＡＳ信号、ＣＡＳ信号等のメモリ制御信号１１を発生してメモリ部２へ供給する。
【０００６】
データ位相情報１０とは以下に述べるような信号である。すなわち、アドレス位相情報８の信号（例えば、アドレスの値が“０”になる時に“Ｈ”になる信号）を基準にしてメモリ部２に対する書き込みおよび読み出しに必要な信号を位相制御回路９で発生させるが、このときメモリ部２に書き込みおよび読み出しするデータも、そのタイミングに合わせて発生させなければならない。このタイミングを示す信号がデータ位相情報１０である。この信号を基準としてデータジェソレータ１からデータが発生する。
【０００７】
データジェネレータ１とアドレス発生器６と位相制御回路９とは、複数種類のパターンのデータ生成が可能で、モード制御回路１２によってコントロールされる。
メモリ部２の検査は以下のように行われる。すなわち、検査データ３をメモリ部２のアドレス信号７で示されるアドレスに書き込み、その後メモリ部２の同じアドレスからデータを読み出し、この読み出したデータすなわち、メモリ実出力データ１３と期待値データ４とをデータ比較回路５によって比較するという手順で行われる。期待値データ４とメモリ実出力データ１３とが一致したときにはデータ比較回路５から出力されるパス／フェイルフラグ信号５Ａがパス状態を示す値（例えば、“Ｌ”）をとり、不一致のときにはパス／フェイルフラグ信号５Ａがフェイル状態を示す値（例えば、“Ｈ”）をとる。なお、検査結果としては、パス／フェイルフラグ信号５Ａが出力される他、フェイル時はフェイルしたアドレスが出力される。フェイルしたアドレスというのは、フェイルした時のアドレス発生器６の出力（アドレスデータ）のことである。ＢＩＳＴ回路の構成によって色々変わるが、例えばパス／フェイルフラグがフェイル時に“Ｈ”となるようにしておいて、判定後につぎのアドレスにアクセスするようにしている場合、アドレス発生器６の出力とパス／フェイルフラグとの論理積をとった出力を出せばよい。
【０００８】
図１４には、ロジック回路部（マイクロコンピュータの場合もある）とＤＲＡＭ部とを混載したシステムＬＳＩ（半導体集積回路装置）のブロック図を示す。図１４において、１００はシステムＬＳＩ、１０１はロジック回路部、１０２はＤＲＡＭ部、１０３，１０４，１０５，…，１０６，１０７，１０８はロジック回路部１０１から出力されるモード切換信号１４によって切り換えられるセレクタ、１０９，１１０，１１１，…，１１２は入力端子、１１３はクロック端子、１１４，１１５は出力端子である。
【０００９】
以上のような構成のシステムＬＳＩでは、入力端子１０９〜１１２から入力された信号がロジック回路部１０１へ供給されるとともに、セレクタ１０３〜１０６の各々一方の入力端へ供給される。また、ロジック回路部１０１の出力の一部はセレクタ１０３〜１０６の各々他方の入力端へ供給される。セレクタ１０３〜１０６の各々の２つの入力のうち、モード切換信号１４で選択された方がＤＲＡＭ部１０２へ入力として供給される。また、ＤＲＡＭ部１０２の出力はセレクタ１０７，１０８の各々の一方の入力端へ供給され、ロジック回路部１０１の出力の残りはセレクタ１０７，１０８の各々の一方の入力端へ供給される。セレクタ１０７，１０８の各々の２つの入力のうち、モード切換信号１４で選択された方が出力端子１１４，１１５へそれぞれ供給される。なお、クロックはクロック端子１１３からロジック回路部１０１およびＤＲＡＭ部１０２へ共通に供給されているが、別々でもよい。
【００１０】
この場合、モード切換信号１４によって通常動作時と検査時とでＤＲＡＭ部１０２への入力信号を選択し、さらに出力端子についてはロジック回路部１０１からの出力とＤＲＡＭ部１０２からの出力とに切り換える。具体的には、ＤＲＡＭ部１０２の検査時には、入力端子１０９〜１１２からの入力信号がＤＲＡＭ部１０２に加えられ、ＤＲＡＭ部１０２の出力信号が出力端子１１４，１１５から出力されるように切り換えられる。また、通常動作時は、セレクタ１０３〜１０６は、ロジック部１０１からＤＲＡＭ部１０２に信号が入力されるように切り換わり、セレクタ１０７，１０８は、ロジック部１０１の信号が出力されるように切り換わる。
【００１１】
【発明が解決しようとする課題】
しかしながら、従来の技術で挙げた回路構成では以下に述べる４つの課題がある。
第１の課題は、データ比較回路５において期待値データ４とメモリ実出力データ１３を直接比較し、パス／フェイルフラグ信号５Ａを出力するため、メモリ部２のデータバス幅（ビット数）が増大するに従って回路規模がビット数の倍数で膨らんでしまう。
【００１２】
第２の課題は、メモリ部２のデータバス幅（ビット数）が増大するとデータ比較回路５の回路規模が増大するために、データ比較回路５にデータが入力されてからパス／フェイルフラグ信号５Ａが出力されるまでに多くのゲート回路を通ることになり、したがってメモリ部２よりメモリ実出力データ１３が出力されてからパス／フェイルフラグ信号５Ａが出るまでに多く時間がかかり、高速クロックで動作するメモリを高速で検査することが困難である。
【００１３】
第３の課題は、データ比較回路５から出力されるパス／フェイルフラグ信号５Ａをそのまま検査結果として出力端子より出す構成となっているため、例えばデータ比較回路５が故障し、データ比較回路５からパス／フェイルフラグ信号５Ａとして、パスを意味するデータ“Ｌ”もしくはフェイルを意味するデータ“Ｈ”何れか片方のみしか出力されなくなった場合、自己検査用の回路を使ってのメモリ検査が全くできないだけでなく、場合によっては良品・不良品の誤認識をしてしまう。
【００１４】
第４の課題は、マイクロコンピュータまたはロジック回路部とＤＲＡＭ部とを混載したシステムＬＳＩ（半導体集積回路装置）には、ＤＲＡＭ部のアクセス専用端子がないため、このようなシステムＬＳＩの検査においては、図１４に示すように、モード切換信号１４によって通常動作時と検査時とでＤＲＡＭ部１０２への入力信号を切り換え、さらに出力端子１１４，１１５についてはロジック回路部１０１からの出力とＤＲＡＭ部１０２からの出力とに切り換える必要がある（クロックに関しては共用可能）。このようなシステムＬＳＩのバーンイン検査（高温バイアス試験）をする場合には、ロジック回路部１０１への入力パターンとＤＲＡＭ部１０２への入力パターンとを共用することは非常に困難である上に、ロジック回路部１０１とＤＲＡＭ部１０２の出力データの確認を同時にはできない。その理由は、ＤＲＡＭ部１０２を動作させるための入力パターンがＤＲＡＭ部１０２への書き込みデータを除いて決まっており、そのパターンでロジック回路部１０１全体を動作させることは不可能に近いからである。
【００１５】
したがって、ロジック回路部１０１のバーンイン検査とＤＲＡＭ部１０２のバーンイン検査とを２回に分けて行うことになる。
図１５には、ロジック回路部１０１のバーンイン検査とＤＲＡＭ部１０２のバーンイン検査とを分けて行う場合の半導体集積回路装置の製造工程の流れ図を示す。図１５において、１２１は拡散処理等を行う拡散工程、１２２はＰ検（プローブ検査）工程、１２３はボンディング等を行う組立工程、１２４はロジック回路部１０１のバーンイン検査を行うロジックバーンイン工程、１２５はＤＲＡＭ部１０２のバーンイン検査を行うメモリバーンイン工程、１２６はＦ検（ファイナル検査）工程、１２７は出荷検査工程、１２８は出荷工程である。
【００１６】
なお、プローブ検査とはウェハ上での検査をいい、ファイナル検査とは、ＬＳＩチップを組み立ててパッケージの状態での検査をいう。ファイナル検査が実質の出荷検査となることが多い。なお、ファイナル検査後に抜き取り検査としてＩＩ検というものを行った後で出荷する場合もある。
したがって、本発明の第１の目的は、回路規模を削減することができる半導体集積回路装置を提供することである。
【００１７】
また、本発明の第２の目的は、高速動作での検査を容易にすることができる半導体集積回路装置を提供することである。
また、本発明の第３の目的は、良品・不良品の誤認識を防ぐことができる半導体集積回路装置を提供することである。
【００１８】
【課題を解決するための手段】
本発明の請求項１記載の半導体集積回路装置は、メモリ部と、外部クロックを入力としてメモリ部を検査するためのメモリ自己検査用アドレスを発生してメモリ部へ与えるとともに、メモリ自己検査用データ生成用コントロール信号とメモリ制御信号生成用位相信号とを発生するメモリ自己検査用アドレス発生器と、メモリ自己検査用アドレス発生器から出力されるメモリ自己検査用データ生成用コントロール信号に対応した所定のデータパターンでメモリ部に書き込むべきメモリ自己検査用データを生成するデータジェネレータと、メモリ自己検査用アドレス発生器から出力されるメモリ制御信号生成用位相信号を受けてメモリ部のメモリ自己検査用アドレスへのメモリ自己検査用データの書き込み動作およびメモリ部のメモリ自己検査用アドレスからのデータの読み出し動作を制御するためのメモリ制御信号を発生させるメモリ制御信号発生器と、メモリ部のメモリ自己検査用アドレスから読み出されたメモリ実出力データが、メモリ自己検査用データ生成用コントロール信号に対応した所定のデータパターンとなっているかどうかによってメモリ実出力データのパス／フェイルを判定し、その判定結果としてパス／フェイルフラグ信号を出力する判定回路と、メモリ自己検査用アドレス発生器から出力されるメモリ自己検査用データ生成用コントロール信号を用いて判定回路の出力を周期的に反転させるミキサ回路とを備えている。
【００１９】
この構成によると、メモリ自己検査用アドレス発生器から出力されるメモリ自己検査用データ生成用コントロール信号に対応した所定のデータパターンでメモリ部に書き込むべきメモリ自己検査用データを生成し、メモリ部のメモリ自己検査用アドレスから読み出されたメモリ実出力データが、メモリ自己検査用データ生成用コントロール信号に対応した所定のデータパターンと合致しているかどうかによってメモリ実出力データのパス／フェイルを判定しているので、つまり、判定回路でデータジェネレータの出力（期待値データ）とメモリ実出力データとを直接比較してメモリ実出力データのパス／フェイルを判定するのではないため、メモリ実出力データのパス／フェイルを判定するのに必要なデータ量を減らすことが可能となる。したがって、判定回路の回路規模の削減および判定回路の入力から出力までのゲート段数を減らすことが可能となり、高速動作での検査を容易にすることができる。
【００２０】
また、ミキサ回路を設けたことにより、判定回路の故障を検出可能で、メモリ自己検査が正しく行われているかが分かり、良品・不良品の誤認識を防ぐことができる。さらに、フェイルアドレスを出力するための別の手段を持たせることなく、ミキサ回路の出力からフェイルアドレスを推測することが可能であり、メモリ自己検査のための構成を簡略化できる。
【００２１】
ここで、ミキサ回路の出力からフェイルアドレスを推測することが可能である点について説明する。周期的に反転させる信号を例えばアドレス“０”からスタートし、メモリのアドレス最大値になったらデータ反転するように設定し、繰り返し連続で検査をする（例えば、バーンイン検査の場合）。良品であれば、全アドレスをアクセスした周期でミキサ回路の出力が反転するが、（データの変化点直後でアドレス“０”をアクセスしている）不良品の場合、不良アドレス部をアクセスしている期間（データ比較後からつぎのデータ比較までの間）良品時の反転データ（“Ｈ”なら“Ｌ”）が出力される。アドレスはクロックに同期しており、その分周出力であるので、どのタイミングで反転データが出たかで、不良アドレスが推測可能となる。
【００２２】
請求項２記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置において、不揮発性メモリを内蔵し、メモリ部の自己検査結果を不揮発性メモリに記憶させたことを特徴とする。
この構成によると、不揮発性メモリに検査結果が記憶されるため、検査結果を必要に応じて利用可能となる。不良が出た場合に、例えば不良アドレスを不揮発性メモリに記憶させておき、これを読み出すことで、不良傾向を見たり、不良解析に役立てることができる。また、不揮発性メモリに記憶させることができるので、自動的に多くのＬＳＩを同時に評価可能となり、不良解析の効率を格段に上げることができる。
【００２３】
請求項３記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置において、通常時に外部クロックに同期して動作させるメモリ部を、メモリ検査時に外部クロックを分周した分周クロックに同期させて動作させるようにしたことを特徴とする。
この構成によると、検査タイミング（周波数）を変えることができ、バーンイン検査等において、本自己検査回路を使用して低周波数でメモリ部を動作させた状態でメモリの検査を行うことが可能となる。つまり、低周波数での検査が可能となることで、通常動作より逸脱した厳しい条件下（バーンイン検査に見られるの高温条件等）での自己検査においての動作保証をすることができる。つまり、通常動作より逸脱した厳しい条件での検査では、回路の動作限界により高周波数（クロック）で動作することが厳しくなる。このような条件下では、高速動作の保証ではなく、回路を確実に動作させ、それが正常であるということを検査することが目的となる。そのために、設計上確実に動作する周波数まで低くした周波数にすることで動作保証をするのである。
【００２４】
請求項４記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置において、判定回路が、メモリ実出力データが所定のデータパターンであるときに一方の論理状態をとるとともにメモリ実出力データが所定のデータパターン以外のデータパターンであるときに他方の論理状態をとるように回路構成した論理回路を有している。
【００２５】
この構成によると、論理回路にメモリ実出力データを入力するだけで、メモリ実出力データが所定のデータパターンであるかどうかを判定することができ、判定回路の構成を簡略化できる。
請求項５記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置において、判定回路は、メモリ実出力データが第１の所定のデータパターンであるときに一方の論理状態をとるとともにメモリ実出力データが第１の所定のデータパターン以外のデータパターンであるときに他方の論理状態をとるように回路構成した第１の論理回路と、メモリ実出力データが第１の所定のデータパターンを反転した第２の所定のデータパターンであるときに一方の論理状態をとるとともにメモリ実出力データが第２の所定のデータパターン以外のデータパターンであるときに他方の論理状態をとるように回路構成した第２の論理回路と、メモリ自己検査用データ生成用コントロール信号に応じて第１および第２の論理回路の何れか一方の出力を選択して出力するセレクタとで構成している。
【００２６】
この構成によると、論理回路にメモリ実出力データを入力するだけで、メモリ実出力データが所定のデータパターンであるかどうかを判定することができ、判定回路の構成を簡略化できる。しかも、第１および第２の所定のデータパターンについて判定を行うことができる。
【００３２】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明する。
（第１の実施の形態）
図１に本発明の第１の実施の形態の半導体集積回路装置の基本構成を示す。この半導体集積回路装置は、自己検査回路（図１におけるメモリ部以外の構成部分）を内蔵し外部クロックに同期動作するＤＲＡＭを示すものである。図１において、メモリ自己検査用のアドレス発生器１５は複数のカウンタで構成されており、外部クロック１６によってカウントアップもしくはカウントダウンが行われ、各カウンタのカウント出力は以下のような形態でアドレス発生器１５から出力される。すなわち、アドレス発生器１５は、メモリ部１７を検査するためのロウアドレスおよびカラムアドレスからなるメモリ自己検査用のアドレス１８を発生してメモリ部１７へ与える。また、メモリ部１７を動作させるための内部クロック（ＩＣＬＫ）１９を発生してメモリ部１７へ供給する。また、メモリ制御信号生成用の位相信号２９を発生してメモリ制御信号発生器２０を供給する。また、メモリ自己検査用データ生成用のコントロール信号１５Ａを発生してデータジェネレータ２１とメモリ部１７からのメモリ実出力データ１３のパス／フェイルを判定する判定回路２２と判定回路２２からの出力データであるパス／フェイルフラグ信号２３を周期的に反転させるミキサ回路２４へ供給する。
【００３３】
データジェネレータ２１はアドレス発生器１５から出力されるデータ、つまりメモリ自己検査用データ生成用のコントロール信号１５Ａを受け、メモリ部１７の任意のアドレスに書き込むべき所望のデータパターンのメモリ自己検査用の入力データ２５を生成する。メモリ検査に必要とされる入力データ２５は、実際単純なデータパターンの繰り返しとなるため、アドレス発生器１５の出力データのうち数ビットの組み合わせで実現可能である（詳しい回路例は後述する）。
【００３４】
メモリ制御信号発生器２０は、アドレス発生器１５から出力されるメモリ制御信号生成用の位相信号２９を受けてメモリ部１７への入力データ２５の書き込み動作およびメモリ部１７からのデータの読み出し動作を制御するためのメモリ制御信号２０Ａを発生させる。このメモリ制御信号２０Ａとしては、ロウアドレスストローブ（ＲＡＳ）信号、カラムアドレスストローブ（ＣＡＳ）信号、ライトイネーブル（ＷＥ）信号、出力イネーブル（ＯＥ）信号などがある。
【００３５】
判定回路２２は、メモリ実出力データ１３が、メモリ自己検査用データ生成用のコントロール信号１５Ａに対応した所定のデータパターンとなっているかどうかによってメモリ実出力データ１３のパス／フェイルを判定し、その判定結果としてパス／フェイルフラグ信号２３を出力する。パス／フェイルフラグ信号２３は、メモリ実出力データ１３が所定のデータパターンとなっておれば“Ｌ”、なっていなければ“Ｈ”となる。判定回路２２から出力されるパス／フェイルフラグ信号２３は、メモリ制御信号発生器２０からの出力データであるデータ保持用クロック（ＤＣＬＫ）２６でラッチされ、次のアドレスのメモリセルのデータ比較まで保持されるようになっている。
【００３６】
以上のような判定回路２２の回路構成はメモリ検査に必要な入力データ２５がランダムなデータパターンではなく単純なパターンの繰り返しであることに着目し、そのパターンの規則性を利用して、判定回路２２の内部に予め複数の所定のデータパターンに対応したパターン判定のための論理回路を形成しておき、メモリ自己検査用データ生成用コントロール信号１５Ａに基づいていずれかのデータパターンを選択するように構成されている。
【００３７】
したがって、判定回路２２にメモリ実出力データ１３に対応した期待値データを一々判定回路２２へ入力しなくても、メモリ実出力データ１３と所定データパターンのデータ（従来例における期待値データに相当する）との一致・不一致を判定することができるように工夫してあり、従来例のようにデータ比較回路へメモリ実出力データと期待値とを入力して、それらを直接比較するのに比べて、回路規模の削減を試みている（詳しい回路構成は後述する）。
【００３８】
ミキサ回路２４は、アドレス発生器１５のカウンタ出力の１ビットを入力データとし判定回路２２の出力データであるパス／フェイルフラグ信号２３を周期的に反転した出力データ（ＭＯＵＴ）２７を生成する。ミキサ回路２４の回路構成は図２に示すように、アドレス発生器１５のカウンタ出力とパス／フェイルフラグ信号２３とを入力とする排他的論理和回路２４Ａからなる。このミキサ回路２４を加えることにより、アドレス発生器１５から出力されるメモリ自己検査用データ生成用コントロール信号１５Ａを用いて判定回路２２の出力であるパス／フェイルフラグ信号２３を周期的に反転させることが可能となり、内部テスト回路の保証とメモリセルの故障アドレスの選定が可能となる。
【００３９】
つまり、上記の内部テスト回路の保証は、排他的論理和回路２４Ａの出力が周期的に反転をしておれば、内部テスト回路が正常に動作していることが確認できる。また、メモリセルの故障アドレスの選定は、良品であれば周期的に反転データが出力されるが、故障アドレスがあればその部分（そのアドレスをアクセスしたタイミング）で不規則（例えば、“Ｈ”出力期間部で“Ｌ”が出力される）になる。周期的に反転するデータの反転周期を全アドレスをアクセスする期間に設定することにより、周期的に変化するタイミングと不規則に変化するタイミングの差異から故障アドレスを選定することができる。
【００４０】
以上のような自己検査回路を設けると、半導体集積回路装置に自己検査のために、検査を起動するための入力端子と、検査結果を出力するための出力端子をとを追加するだけで、メモリの検査を行うことができる。
ここで、図１に示した半導体集積回路装置の各回路ブロックの具体的な回路構成について説明する。
【００４１】
メモリ検査のための入力データ２５が単純な場合、判定回路２２は従来例に比べて少ない回路構成でデータ比較、つまりメモリ実出力データ１３が所定データパターンになっているかどうかの判定が可能となり、判定回路２２の内部で所定データパターンに対応して回路形成しておくことにより、外部から期待値データを判定回路２２に入力する必要がなくなり、メモリ検査においてメモリ実出力データと期待値とを比較するための判定回路２２のバス幅を半減することが可能で、それによってチップサイズの縮小が可能となる。
【００４２】
以下、図面を参照しながら、所定のデータパターンがメモリ検査で必要となるチェッカーパターンである場合において、アドレス発生器１５、データジェネレータ２１および判定回路２２を具体的に説明する。
図３はカウントアップする場合のアドレス発生器１５の構成を示すブロック図である。図３において、４ビットカウンタ２８は、外部クロックを１６分の１分周するアップカウンタで、ＤＲＡＭ動作用の内部クロック（ＩＣＬＫ）１９やＤＲＡＭコントロール用の信号（ＲＡＳ、ＣＡＳ、ＷＥ，ＯＥ等）の発生に必要な位相信号２９を供給する。なお、ＤＲＡＭ動作用の内部クロック１９は外部クロック１６を２分の１分周したもので、内部クロック１９を基にメモリ部１７を動作させると、メモリ部１７は外部クロック１６で動作する通常時に比べて低速の動作モードとなる。
【００４３】
９ビットカウンタ３０は、４ビットカウンタ２８のキャリーアウト信号３１をカウントアップし、９ビットのロウアドレスデータ１８Ａおよびチェッカーパターン生成用のパターンコントロール信号３２（９ビットカウンタ２８の最下位ビット）を出力する。
７ビットカウンタ３３は、９ビットカウンタ３０のキャリーアウト信号３４をカウントアップし、７ビットのカラムアドレスデータ１８Ｂに用いられ、９ビットカウンタ３０のロウアドレス１８Ａとともにメモリ部１７へアドレス１８として供給される。２分の１分周器３５は、７ビットカウンタ３３のキャリーアウト信号３６の２分の１周期（デューティ＝５０）のデータを出力する。この出力データは検査すべきメモリの全アドレス（全ロウアドレス＋全カラムアドレス）をアクセスする周期で変化するデータでチェッカーパターンの裏パターン（最初のパターンの反転パターン）生成用の裏パターンコントロール信号３７を出力する。
図４は８ビットデータのチェッカーパターン生成用のデータジェネレータ２１の回路構成を示すブロック図である。図４において、データジェネレータ２１は、否定排他的論理和回路１３１，１３３，１３５，１３７と排他的論理和回路１３２，１３４，１３６，１３８のみで構成され、各否定排他的論理和回路１３１，１３３，１３５，１３７と排他的論理和回路１３２，１３４，１３６，１３８への入力データは、アドレス発生器１５の出力データであるパターンコントロール信号３２と裏パターンコントロール信号３７とである。
【００４４】
この回路構成により、データジェネレータ２１の出力データの隣合うビット毎に排他的論理和回路１３２，１３４，１３６，１３８と否定排他的論理和回路１３１，１３３，１３５，１３７の出力が交互にくるようにことになる。したがって、メモリ部１７への入力データ２５は、隣合うビットが互いに反転したデータとなり、メモリセル上でチェッカーボード（市松模様）でデータが書き込まれることになる。例えば、あるメモリセルへの入力データが“１０１０１０１０”であるときは、このメモリセルの上下左右にそれぞれ隣接したメモリセルへの入力データは“０１０１０１０１”となる。また次回のテスト時には、メモリセルへの入力データが今回と丁度逆のパターンとなる。
【００４５】
図５は判定回路２２の回路構成を示すブロック図である。図５において、１４１は否定論理積回路、１４２は論理和回路、１４３は否定論理積回路、１４４は論理和回路であり、メモリ実出力データ１３が入力される。なお、否定論理積回路１４１，１４３および否定論理和回路１４２，１４４の入力端に付した０から７までの数字は、メモリ実出力データ１３の各ビットの番号を示し、数字の小さい方が下位ビットである。１４５は排他的論理和回路、３８はＯＲゲート、３９はセレクト信号、４０はＯＲゲート、４１はセレクタ、４２はＤフリップフロップである。
【００４６】
この回路構成によると、メモリ部１７への入力データ２５が下位ビットから“０１０１０１０１”である時のメモリ検査結果がパスの場合、論理和回路３８の出力が“０”となり、フェイルの場合“１”となる。このとき、アドレス発生器１５からの入力データであるパターンコントロール信号３２と裏パターンコントロール信号３７により排他的論理和回路１４５で生成されたセレクト信号３９により、セレクタ４１で論理和回路３８の出力が選択され、パス／フェイルフラグ信号として出力される。
【００４７】
また、メモリ部１７への入力データ２５が下位ビットから“１０１０１０１０”である時のメモリ検査がパスの場合、論理和回路４０の出力が“０”となり、フェイルの場合“１”となる。このとき、アドレス発生器１５からの入力データであるパターンコントロール信号３２と裏パターンコントロール信号３７により排他的論理和回路１４５で生成されたセレクト信号３９により、セレクタ４１で論理和回路４０の出力が選択され、パス／フェイルフラグ信号として出力される。
【００４８】
判定回路２２の最終出力は、セレクタ４１の出力をＤフリップフロップ４２でラッチした出力信号をパス／フェイルフラグ信号２３として使う。Ｄフリップフロップ４２のクロック信号としては、メモリ制御信号発生器２０の出力データであるデータ保持用クロック（ＤＣＬＫ）２６を用いる。
このような回路構成にすることでメモリ検査における判定回路２２の入力のバス幅を半減させることが可能となり、回路規模およびチップ内の配線領域を削減できチップサイズの縮小が可能となると同時に判定回路２２の入力から出力までの信号が通過するゲートの段数を減らすことができるので、高速動作での検査を容易にする。
【００４９】
図６に第１の実施の形態におけるメモリ自己検査のタイミングチャートを示す。ここでは、外部クロック（ＥＣＬＫ）と、内部クロック（ＩＣＬＫ）と、ロウアドレス（９ビット）とカラムアドレス（７ビット）と入力データ（８ビット）と、メモリ制御信号発生回路２０の出力データであるＲＡＳ信号，ＣＡＳ信号，ＷＥ信号，ＯＥ信号と、データ保持用クロック（ＤＣＬＫ）２６と、ミキサ回路２４の出力データ２７と、カウンタ２８の出力を示している。
【００５０】
なお、図３の例では、内部クロック（ＩＣＬＫ）１９は４ビットカウンタ２５の２分の１分周の反転出力を使用しており、動作周波数を２分の１にし、動作マージンを十分確保している。これにより、バーンイン検査時の高温動作保証を実現できる。
なお、ミキサ回路については、省いてもよい。
【００５１】
（第２の実施の形態）
つぎに、メモリ自己検査結果を不揮発性メモリに保存するための書き込み動作を行う本発明の第２の実施の形態について、メモリ自己検査回路を用いて書き込み読み出しサイクルがともに４サイクルのＤＲＡＭの自己検査を行う場合を例にとって説明する。
【００５２】
図７に第２の実施の形態の半導体集積回路装置の概略図を示す。図１と同一部分には同一符号を付す。図７は、図１に検査結果を記憶しておくための不揮発性メモリ４３を加えるとともに、不揮発性メモリ４３に書き込むために必要な書き込み信号４４（書き込みデータ、アドレス、ライトイネーブル信号）を加え、さらにアドレス発生器１５から生成される内部クロック１９とアドレス１８と判定回路２２から生成されるパス／フェイルフラグ信号２３とデータ保持用クロック２６とを入力として書き込み信号４４を生成する書き込み制御回路４５を加えた構成になっている。
【００５３】
この場合、パス／フェイルフラグ信号２３をそのまま全て不揮発性メモリ４３に書き込むと、最低検査すべきメモリ部１７のメモリ容量と同じ容量が必要となって現実的でない。そこで、この第２の実施の形態では、フェイルしたアドレスのみをデータとして不揮発性メモリ４３に書き込むシステムを提案する。
図８は自己検査するＤＲＡＭのアドレス（ロウアドレス、カラムアドレス合わせて）が１６ビットで、書き込み可能なフェイル数を１６とした場合の書き込み制御回路４５の構成例を示すブロック図である。図８において、１５１は論理積回路、１５２，１５３はＤフリップフロップ、１５４〜１５６はＤフリップフロップ、１５７，１６１は反転回路、１５８は論理積回路、１５９はフルアダー（全加算）回路、１６０はロードホールド型フリップフロップである。４６は論理積回路、４７はロードホールド型フリップフロップ、４８はアドレスカウンタである。
【００５４】
以下、この書き込み制御回路４５の動作について説明する。図８の構成では、パス／フェイルフラグ信号２３の極性をフェイル時“Ｈ”と仮定している。パス／フェイルフラグ信号２３とデータ保持用クロック２６の論理積回路１５１による論理積が内部クロック（ＩＣＬＫ）１９のタイミングでＤフリップフロップ１５２に保持される。このＤフリップフロップ１５２の出力はフェイルイネーブル信号となり、ロードホールド型フリップフロップ４７のロードホールド制御信号となる。また、そのときのアドレス１８がデータ保持用クロック２６のタイミングでＤフリップフロップ１５３に保持される。このＤフリップフロップ１５３の出力が書き込みアドレス（Ｗアドレス）となり、Ｄフリップフロップ１５２から出力されるフェイルイネーブル信号とともに論理積回路４６に入力される。
【００５５】
論理積回路４６は、フェイルしたアドレスのみを取り出してロードホールド型フリップフロップ４７へ送るためのもので、フェイル時のアドレスはロードホールド型フリップフロップ４７で保持されており、書き込みデータ（Ｆデータ）として使われる。
不揮発性メモリへの書き込みを制御するライトイネーブル信号（以下、ＦＷＥ信号と称する）も、パス／フェイルフラグ信号２３をもとにＤフリップフロップ１５２，１５４，１５５および反転回路１６１等を用いて生成し、フェイル時のタイミングでアドレスデータを不揮発性メモリ４３に書き込めるようになっている。
【００５６】
また、このＦＷＥ信号をもとに、Ｄフリップフロップ１５６，反転回路１５７および論理積回路１５８等を用いて不揮発性メモリ４３用のアドレスカウンタ４８をカウントアップさせる構成となっている。これにより、データ書き込みが完了した後に不揮発性メモリ４３の書き込みアドレス（Ｆアドレス）を進める構成が実現可能となる。アドレスカウンタ４８は、データ書き込みが完了した後に内部クロック１９をカウントする、例えば４ビットカウンタであるので、アドレス数は１６となり、フェイル数が１６まで不揮発性メモリ４３に記憶可能となる。このビット数は、４ビットに限定されることはなく、不揮発性メモリ４３の容量に合わせてアドレスカウンタ４８のビット数を調整すれば良い。
【００５７】
ここで、アドレスカウンタ４８の動作について説明する。アドレスカウンタ４８は、ロードホールド型フリップフロップ１６０のＬ／Ｈ信号入力端子にＨが入力されている期間中に、クロックＩＣＬＫのパルスの数をカウントするカウンタである。フルアダー回路１５９は、４ビットの全加算を行い、入力信号Ａと入力信号Ｂとキャリーイン信号ＣＩの和が出力される回路である。ＣＯは、加算したときに、４ビットではおさまらず５ビット目にに桁上がりする場合に“Ｈ”が出力されるキャリーアウト信号（５ビット目の信号）である。このアドレスカウンタ４８の動作の場合、キャリーアウト信号ＣＯは不要で、キャリーイン信号ＣＩに“Ｈ”を入れて入力信号Ｂを“０”にしておくことで、Ａ＋１の演算を実現している。
【００５８】
図９はロードホールド型フリップフロップの構成を示すブロック図である。このロードホールド型フリップフロップは、クロック（ＣＬＫ）をクロック入力とするＤ型フリップフロップ１７１と、ロードホールド信号（Ｌ／Ｈ）を切換制御入力とするセレクタ１７２から構成されており、ロードホールド信号（Ｌ／Ｈ信号）によってデータ入力信号（Ｄ信号）かＤ型フリップフロップ１７２の出力信号（Ｑ信号）かを選択し、Ｄ型フリップフロップ１７２のＤ入力信号として使う。このロードホールド型フリップフロップは、クロック（ＣＬＫ）に同期してロードホールド信号（Ｌ／Ｈ）が“Ｈ”時のＤ信号を、ロードホールド信号（Ｌ／Ｈ）が“Ｌ”の期間保持するという機能を有するものである。
【００５９】
図１０に書き込み制御回路４５のタイミングチャートを示す。この例は、読み出しサイクルが４サイクルのＤＲＡＭの自己検査において連続してフェイルした場合について示してある。図１０には、内部クロック（ＩＣＬＫ）と、ロウアドレスと、カラムアドレスと、ＲＡＳ信号と、ＣＡＳ信号と、ＷＥ信号と、メモリ部１７の出力データ１３と、データ保持用クロック（ＤＣＬＫ）と、パス／フェイルフラグ信号と、フェイルイネーブル信号と、Ｗアドレスと、Ｆデータと、ＦＷＥ信号と、Ｆアドレスとが示されている。上記の出力データ１３はメモリ自己検査用データ生成用コントロール信号１５Ａの判定結果が不良と判定して場合に不揮発性メモリ４３に書き込まれる。
【００６０】
以上のように図７、図８、図９に示した構成により、自己検査時にフェイルアドレスを、内蔵した不揮発性メモリ４３に自動的に書き込むことが可能となる。なお、上記第２の実施の形態では、ミキサ回路は省かれていたが、設けられていてもよいのは当然である。
（第３の実施の形態）
マイクロコンピュータやロジック回路部とＤＲＡＭ部を混載したシステムＬＳＩ（半導体集積回路装置）のバーンイン検査において、本発明の第１の実施の形態に示した自己検査回路を用いると、従来技術ではマイクロコンピュータまたはロジック回路部とＤＲＡＭ部とで最低２回のバーンイン検査が必要であったものが、マイクロコンピュータまたはロジック回路部とＤＲＡＭ部とのバーンイン検査を同時に行うことが可能となり、マイクロコンピュータまたはロジック回路部とＤＲＡＭ部のバーンイン検査が１回で済む。
【００６１】
この実施の形態のシステムＬＳＩの概略図を図１１に示す。図１１は、バーンイン検査時のＬＳＩ内部の入力信号および出力信号の流れを簡略化して示してある。図１１によると、外部クロック（ＥＸＣＫ）１６は、ロジック回路部１７１とＤＲＡＭ部１７２の両方へ供給され、それ以外の入力ピンはロジック回路部１７１のバーンイン検査用の入力として使われる。このとき、ロジック回路部１７１からＤＲＡＭ部１７２内に用意された自己検査回路（図１に示したものと同様のもの）を動作させるための自己検査イネーブル信号（ＢＳＴＥ信号）４９をＤＲＡＭ部１７２へ供給する。ＤＲＡＭ部１７２は自己検査イネーブル信号４９を受け外部クロック１６より自己検査用パターンを生成し、検査結果を出力データ２７として出力する。この出力データ２７を出力ピンから取り出せば良い。なお、ＤＲＡＭ部１７２は、自己検査イネーブル信号４９に応答して、図１に示したものと同様のメモリ自己検査用アドレス発生器とデータジェネレータとメモリ制御信号発生器と判定回路とを活性化させるような構成となっている。
【００６２】
このように、ロジック回路部１７１から自己検査イネーブル信号４９を出力させるようにするとともに、出力データ２７の出力用のピンを１ピン追加するだけで、ロジック回路部１７１とＤＲＡＭ部１７２のバーンイン検査を同時に実行することが可能となる。なお、上記の説明では、ロジック回路部１７１が組み込まれている場合について説明したが、マイクロコンピュータが組み込まれている場合についても同様である。
【００６３】
ここで、上記のシステムＬＳＩの製造方法のフローを図１２に示す。図１２において、１８１は拡散処理等を行う拡散工程、１８２はＰ検工程、１８３はボンディング等を行う組立工程、１８４はロジック回路部１７１およびＤＲＡＭ部１７２のバーンイン検査を行うバーンイン工程、１８５はＦ検工程、１８６は出荷検査工程、１８７は出荷工程である。図１２によると、組立後のバーンイン検査の回数が図１５の場合に比べて半減、つまり２回から１回に減少し、製造工程の簡略化と検査の簡略化および短縮化を実現できる。
以上説明したように、ロジック回路部またはやマイクロコンピュータとＤＲＡＭ部とを混載したシステムＬＳＩにおいてはバーンイン検査回数が１回でよくなり、システムＬＳＩの製造において、バーンイン検査の短縮化と検査の簡略化および製造工程の簡略化が可能となる。
【００６４】
【発明の効果】
本発明によれば、メモリ自己検査を行う回路の規模およびチップサイズの削減が可能となり、高速動作での検査を容易にする。さらにメモリ自己検査を行う回路の出力部の故障に起因するメモリ検査の誤認識をなくすとともに小規模回路で不良アドレスの選定を容易にすることができる。
【００６５】
また、検査時の動作周波数を変えることができ、バーンイン検査等通常動作に比べて逸脱した動作条件でも低周波数で動作させることを可能とする。これにより、バーンイン検査での動作保証を確実にすることでバーンイン検査の信頼性向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるメモリ自己検査回路を有する半導体集積回路装置の構成を示すブロック図である。
【図２】本発明の第１の実施の形態の半導体集積回路装置におけるミキサ回路の構成を示すブロック図である。
【図３】本発明の第１の実施の形態の半導体集積回路装置におけるアドレス発生回路の構成を示すブロック図である。
【図４】本発明の第１の実施の形態の半導体集積回路装置におけるデータジェネレータの構成を示すブロック図である。
【図５】本発明の第１の実施の形態の半導体集積回路装置における判定回路の構成を示すブロック図である。
【図６】本発明の第１の実施の形態の半導体集積回路装置のタイミングチャートである。
【図７】本発明の第２の実施の形態におけるメモリ自己検査回路を有する半導体集積回路装置の構成を示すブロック図である。
【図８】本発明の第２の実施の形態の半導体集積回路装置における書き込み制御回路の構成を示すブロック図である。
【図９】本発明の第２の実施の形態の半導体集積回路装置におけるロードホールド型Ｄフリップフロップの構成を示すブロック図である。
【図１０】本発明の第２の実施の形態における半導体集積回路装置のタイミングチャート
【図１１】本発明の第３の実施の形態におけるシステムＬＳＩの構成を示す概略図である。
【図１２】本発明の第３の実施の形態におけるシステムＬＳＩの製造工程を示すフローチャートである。
【図１３】従来のメモリ自己検査回路を有する半導体集積回路装置の構成を示すブロック図である。
【図１４】従来のシステムＬＳＩの構成を示す概略図である。
【図１５】従来のシステムＬＳＩの製造工程を示すフローチャートである。
【符号の説明】
１ データジェネレータ
２ メモリ部
３ 検査データ
４ 期待値データ
５ データ比較回路
６ アドレス発生器
７ アドレス信号
８ アドレス位相情報
９ 位相制御回路
１０ データ位相情報
１１ メモリ制御信号
１２ モード制御回路
１３ メモリ実出力データ
１４ モード切り換え信号
１５ アドレス発生器
１６ 外部クロック
１７ メモリ部
１８ アドレス
１９ 内部クロック（ＩＣＬＫ）
２０ メモリ制御信号発生器
２１ データジェネレータ
２２ 判定回路
２３ パス／フェイルフラグ信号
２４ ミキサ回路
２５ 入力データ
２６ データ保持用クロック
２７ 出力データ（ＭＯＵＴ）
２８ ４ビットカウンタ
２９ 位相信号
３０ ９ビットカウンタ
３１ ４ビットカウンタのキャリーアウト
３２ パターンコントロール信号
３３ ７ビットカウンタ
３４ ９ビットカウンタのキャリーアウト
３５ ２分の１分周器
３６ ７ビットカウンタのキャリーアウト
３７ 裏パターンコントロール信号
３８ 論理和回路
３９ セレクト信号
４０ 論理和回路
４１ セレクタ
４２ Ｄフリップフロップ
４３ 不揮発性メモリ
４４ メモリ制御信号
４５ 書き込み制御回路
４６ 論理積回路
４７ ロードホールド型フリップフロップ
４８ アドレスカウンタ
４９ 自己検査イネーブル信号
【発明の属する技術分野】
本発明は、半導体メモリ部（例えば、ＤＲＡＭ部）を内蔵し、かつ半導体メモリの自己検査機能を有する半導体集積回路装置と、マイクロコンピュータまたはロジック回路部と半導体メモリ部とを混載し、かつ半導体メモリ部の自己検査機能を有する半導体集積回路装置（システムＬＳＩ）およびその製造方法に関するもので、これらの半導体集積回路装置におけるメモリ自己検査技術およびバーンイン検査技術に係る。
【０００２】
【従来の技術】
半導体集積回路装置の進歩（高密度化、高集積化）によって、複数の機能ブロックを１チップ内に集積するいわゆるシステムＬＳＩの普及が著しい。特に最近、大規模ロジック回路と大規模ＤＲＡＭとを１チップ内に集積化した混載ＬＳＩが注目されている。これに伴い、各機能ブロックをチップ内部で自己検査する機能回路（ＢＩＳＴ回路：Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）の検討が盛んに行われている。
【０００３】
図１３に従来のＢＩＳＴ回路の構成の一例を示す。これは、チップ内部に搭載された大容量メモリを自己検査するためのＢＩＳＴ回路の例である。図１３において、データジェネレータ１は、メモリ部２の検査に必要な検査データ３および検査における期待値データ４を生成し、メモリ部２およびデータ比較回路５へ検査データ３および期待値データ４をそれぞれ供給する。
【０００４】
アドレス発生器６は、メモリ部２の検査に必要なアドレス信号７を発生してメモリ部２へ供給する。また、アドレス発生器６は、アドレス信号７のアドレス位相情報８を位相制御回路９へ供給する。
上記のアドレス位相情報とは、例えばアドレスの値が“０”になるときに“Ｈ”となる信号である。アドレスは任意に発生させられるので、どのタイミングでアドレスが切り換わるのかということを示す信号が必要となる。このアドレスの切り換わりを示す信号がアドレス位相情報８である。この信号を基準として、メモリ部２に対する書き込みおよび読み出しに必要なライトイネーブル（ＷＥ）信号、アウトプットイネーブル（ＯＥ）信号、ロウアドレスストローブ（ＲＡＳ）信号、カラムアドレスストローブ（ＣＡＳ）信号等のメモリ制御信号１１を発生させるのが、位相制御回路９である。
【０００５】
位相制御回路９では、アドレス信号７に合わせて必要なタイミングで検査データ３および期待値データ４がデータジェネレータ１から出力されるように、データ位相情報１０をデータジェネレータ１へ返す。また、位相制御回路９は、メモリ部２の書き込みおよび読み出しの検査に必要なＷＥ信号、ＯＥ信号、ＲＡＳ信号、ＣＡＳ信号等のメモリ制御信号１１を発生してメモリ部２へ供給する。
【０００６】
データ位相情報１０とは以下に述べるような信号である。すなわち、アドレス位相情報８の信号（例えば、アドレスの値が“０”になる時に“Ｈ”になる信号）を基準にしてメモリ部２に対する書き込みおよび読み出しに必要な信号を位相制御回路９で発生させるが、このときメモリ部２に書き込みおよび読み出しするデータも、そのタイミングに合わせて発生させなければならない。このタイミングを示す信号がデータ位相情報１０である。この信号を基準としてデータジェソレータ１からデータが発生する。
【０００７】
データジェネレータ１とアドレス発生器６と位相制御回路９とは、複数種類のパターンのデータ生成が可能で、モード制御回路１２によってコントロールされる。
メモリ部２の検査は以下のように行われる。すなわち、検査データ３をメモリ部２のアドレス信号７で示されるアドレスに書き込み、その後メモリ部２の同じアドレスからデータを読み出し、この読み出したデータすなわち、メモリ実出力データ１３と期待値データ４とをデータ比較回路５によって比較するという手順で行われる。期待値データ４とメモリ実出力データ１３とが一致したときにはデータ比較回路５から出力されるパス／フェイルフラグ信号５Ａがパス状態を示す値（例えば、“Ｌ”）をとり、不一致のときにはパス／フェイルフラグ信号５Ａがフェイル状態を示す値（例えば、“Ｈ”）をとる。なお、検査結果としては、パス／フェイルフラグ信号５Ａが出力される他、フェイル時はフェイルしたアドレスが出力される。フェイルしたアドレスというのは、フェイルした時のアドレス発生器６の出力（アドレスデータ）のことである。ＢＩＳＴ回路の構成によって色々変わるが、例えばパス／フェイルフラグがフェイル時に“Ｈ”となるようにしておいて、判定後につぎのアドレスにアクセスするようにしている場合、アドレス発生器６の出力とパス／フェイルフラグとの論理積をとった出力を出せばよい。
【０００８】
図１４には、ロジック回路部（マイクロコンピュータの場合もある）とＤＲＡＭ部とを混載したシステムＬＳＩ（半導体集積回路装置）のブロック図を示す。図１４において、１００はシステムＬＳＩ、１０１はロジック回路部、１０２はＤＲＡＭ部、１０３，１０４，１０５，…，１０６，１０７，１０８はロジック回路部１０１から出力されるモード切換信号１４によって切り換えられるセレクタ、１０９，１１０，１１１，…，１１２は入力端子、１１３はクロック端子、１１４，１１５は出力端子である。
【０００９】
以上のような構成のシステムＬＳＩでは、入力端子１０９〜１１２から入力された信号がロジック回路部１０１へ供給されるとともに、セレクタ１０３〜１０６の各々一方の入力端へ供給される。また、ロジック回路部１０１の出力の一部はセレクタ１０３〜１０６の各々他方の入力端へ供給される。セレクタ１０３〜１０６の各々の２つの入力のうち、モード切換信号１４で選択された方がＤＲＡＭ部１０２へ入力として供給される。また、ＤＲＡＭ部１０２の出力はセレクタ１０７，１０８の各々の一方の入力端へ供給され、ロジック回路部１０１の出力の残りはセレクタ１０７，１０８の各々の一方の入力端へ供給される。セレクタ１０７，１０８の各々の２つの入力のうち、モード切換信号１４で選択された方が出力端子１１４，１１５へそれぞれ供給される。なお、クロックはクロック端子１１３からロジック回路部１０１およびＤＲＡＭ部１０２へ共通に供給されているが、別々でもよい。
【００１０】
この場合、モード切換信号１４によって通常動作時と検査時とでＤＲＡＭ部１０２への入力信号を選択し、さらに出力端子についてはロジック回路部１０１からの出力とＤＲＡＭ部１０２からの出力とに切り換える。具体的には、ＤＲＡＭ部１０２の検査時には、入力端子１０９〜１１２からの入力信号がＤＲＡＭ部１０２に加えられ、ＤＲＡＭ部１０２の出力信号が出力端子１１４，１１５から出力されるように切り換えられる。また、通常動作時は、セレクタ１０３〜１０６は、ロジック部１０１からＤＲＡＭ部１０２に信号が入力されるように切り換わり、セレクタ１０７，１０８は、ロジック部１０１の信号が出力されるように切り換わる。
【００１１】
【発明が解決しようとする課題】
しかしながら、従来の技術で挙げた回路構成では以下に述べる４つの課題がある。
第１の課題は、データ比較回路５において期待値データ４とメモリ実出力データ１３を直接比較し、パス／フェイルフラグ信号５Ａを出力するため、メモリ部２のデータバス幅（ビット数）が増大するに従って回路規模がビット数の倍数で膨らんでしまう。
【００１２】
第２の課題は、メモリ部２のデータバス幅（ビット数）が増大するとデータ比較回路５の回路規模が増大するために、データ比較回路５にデータが入力されてからパス／フェイルフラグ信号５Ａが出力されるまでに多くのゲート回路を通ることになり、したがってメモリ部２よりメモリ実出力データ１３が出力されてからパス／フェイルフラグ信号５Ａが出るまでに多く時間がかかり、高速クロックで動作するメモリを高速で検査することが困難である。
【００１３】
第３の課題は、データ比較回路５から出力されるパス／フェイルフラグ信号５Ａをそのまま検査結果として出力端子より出す構成となっているため、例えばデータ比較回路５が故障し、データ比較回路５からパス／フェイルフラグ信号５Ａとして、パスを意味するデータ“Ｌ”もしくはフェイルを意味するデータ“Ｈ”何れか片方のみしか出力されなくなった場合、自己検査用の回路を使ってのメモリ検査が全くできないだけでなく、場合によっては良品・不良品の誤認識をしてしまう。
【００１４】
第４の課題は、マイクロコンピュータまたはロジック回路部とＤＲＡＭ部とを混載したシステムＬＳＩ（半導体集積回路装置）には、ＤＲＡＭ部のアクセス専用端子がないため、このようなシステムＬＳＩの検査においては、図１４に示すように、モード切換信号１４によって通常動作時と検査時とでＤＲＡＭ部１０２への入力信号を切り換え、さらに出力端子１１４，１１５についてはロジック回路部１０１からの出力とＤＲＡＭ部１０２からの出力とに切り換える必要がある（クロックに関しては共用可能）。このようなシステムＬＳＩのバーンイン検査（高温バイアス試験）をする場合には、ロジック回路部１０１への入力パターンとＤＲＡＭ部１０２への入力パターンとを共用することは非常に困難である上に、ロジック回路部１０１とＤＲＡＭ部１０２の出力データの確認を同時にはできない。その理由は、ＤＲＡＭ部１０２を動作させるための入力パターンがＤＲＡＭ部１０２への書き込みデータを除いて決まっており、そのパターンでロジック回路部１０１全体を動作させることは不可能に近いからである。
【００１５】
したがって、ロジック回路部１０１のバーンイン検査とＤＲＡＭ部１０２のバーンイン検査とを２回に分けて行うことになる。
図１５には、ロジック回路部１０１のバーンイン検査とＤＲＡＭ部１０２のバーンイン検査とを分けて行う場合の半導体集積回路装置の製造工程の流れ図を示す。図１５において、１２１は拡散処理等を行う拡散工程、１２２はＰ検（プローブ検査）工程、１２３はボンディング等を行う組立工程、１２４はロジック回路部１０１のバーンイン検査を行うロジックバーンイン工程、１２５はＤＲＡＭ部１０２のバーンイン検査を行うメモリバーンイン工程、１２６はＦ検（ファイナル検査）工程、１２７は出荷検査工程、１２８は出荷工程である。
【００１６】
なお、プローブ検査とはウェハ上での検査をいい、ファイナル検査とは、ＬＳＩチップを組み立ててパッケージの状態での検査をいう。ファイナル検査が実質の出荷検査となることが多い。なお、ファイナル検査後に抜き取り検査としてＩＩ検というものを行った後で出荷する場合もある。
したがって、本発明の第１の目的は、回路規模を削減することができる半導体集積回路装置を提供することである。
【００１７】
また、本発明の第２の目的は、高速動作での検査を容易にすることができる半導体集積回路装置を提供することである。
また、本発明の第３の目的は、良品・不良品の誤認識を防ぐことができる半導体集積回路装置を提供することである。
【００１８】
【課題を解決するための手段】
本発明の請求項１記載の半導体集積回路装置は、メモリ部と、外部クロックを入力としてメモリ部を検査するためのメモリ自己検査用アドレスを発生してメモリ部へ与えるとともに、メモリ自己検査用データ生成用コントロール信号とメモリ制御信号生成用位相信号とを発生するメモリ自己検査用アドレス発生器と、メモリ自己検査用アドレス発生器から出力されるメモリ自己検査用データ生成用コントロール信号に対応した所定のデータパターンでメモリ部に書き込むべきメモリ自己検査用データを生成するデータジェネレータと、メモリ自己検査用アドレス発生器から出力されるメモリ制御信号生成用位相信号を受けてメモリ部のメモリ自己検査用アドレスへのメモリ自己検査用データの書き込み動作およびメモリ部のメモリ自己検査用アドレスからのデータの読み出し動作を制御するためのメモリ制御信号を発生させるメモリ制御信号発生器と、メモリ部のメモリ自己検査用アドレスから読み出されたメモリ実出力データが、メモリ自己検査用データ生成用コントロール信号に対応した所定のデータパターンとなっているかどうかによってメモリ実出力データのパス／フェイルを判定し、その判定結果としてパス／フェイルフラグ信号を出力する判定回路と、メモリ自己検査用アドレス発生器から出力されるメモリ自己検査用データ生成用コントロール信号を用いて判定回路の出力を周期的に反転させるミキサ回路とを備えている。
【００１９】
この構成によると、メモリ自己検査用アドレス発生器から出力されるメモリ自己検査用データ生成用コントロール信号に対応した所定のデータパターンでメモリ部に書き込むべきメモリ自己検査用データを生成し、メモリ部のメモリ自己検査用アドレスから読み出されたメモリ実出力データが、メモリ自己検査用データ生成用コントロール信号に対応した所定のデータパターンと合致しているかどうかによってメモリ実出力データのパス／フェイルを判定しているので、つまり、判定回路でデータジェネレータの出力（期待値データ）とメモリ実出力データとを直接比較してメモリ実出力データのパス／フェイルを判定するのではないため、メモリ実出力データのパス／フェイルを判定するのに必要なデータ量を減らすことが可能となる。したがって、判定回路の回路規模の削減および判定回路の入力から出力までのゲート段数を減らすことが可能となり、高速動作での検査を容易にすることができる。
【００２０】
また、ミキサ回路を設けたことにより、判定回路の故障を検出可能で、メモリ自己検査が正しく行われているかが分かり、良品・不良品の誤認識を防ぐことができる。さらに、フェイルアドレスを出力するための別の手段を持たせることなく、ミキサ回路の出力からフェイルアドレスを推測することが可能であり、メモリ自己検査のための構成を簡略化できる。
【００２１】
ここで、ミキサ回路の出力からフェイルアドレスを推測することが可能である点について説明する。周期的に反転させる信号を例えばアドレス“０”からスタートし、メモリのアドレス最大値になったらデータ反転するように設定し、繰り返し連続で検査をする（例えば、バーンイン検査の場合）。良品であれば、全アドレスをアクセスした周期でミキサ回路の出力が反転するが、（データの変化点直後でアドレス“０”をアクセスしている）不良品の場合、不良アドレス部をアクセスしている期間（データ比較後からつぎのデータ比較までの間）良品時の反転データ（“Ｈ”なら“Ｌ”）が出力される。アドレスはクロックに同期しており、その分周出力であるので、どのタイミングで反転データが出たかで、不良アドレスが推測可能となる。
【００２２】
請求項２記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置において、不揮発性メモリを内蔵し、メモリ部の自己検査結果を不揮発性メモリに記憶させたことを特徴とする。
この構成によると、不揮発性メモリに検査結果が記憶されるため、検査結果を必要に応じて利用可能となる。不良が出た場合に、例えば不良アドレスを不揮発性メモリに記憶させておき、これを読み出すことで、不良傾向を見たり、不良解析に役立てることができる。また、不揮発性メモリに記憶させることができるので、自動的に多くのＬＳＩを同時に評価可能となり、不良解析の効率を格段に上げることができる。
【００２３】
請求項３記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置において、通常時に外部クロックに同期して動作させるメモリ部を、メモリ検査時に外部クロックを分周した分周クロックに同期させて動作させるようにしたことを特徴とする。
この構成によると、検査タイミング（周波数）を変えることができ、バーンイン検査等において、本自己検査回路を使用して低周波数でメモリ部を動作させた状態でメモリの検査を行うことが可能となる。つまり、低周波数での検査が可能となることで、通常動作より逸脱した厳しい条件下（バーンイン検査に見られるの高温条件等）での自己検査においての動作保証をすることができる。つまり、通常動作より逸脱した厳しい条件での検査では、回路の動作限界により高周波数（クロック）で動作することが厳しくなる。このような条件下では、高速動作の保証ではなく、回路を確実に動作させ、それが正常であるということを検査することが目的となる。そのために、設計上確実に動作する周波数まで低くした周波数にすることで動作保証をするのである。
【００２４】
請求項４記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置において、判定回路が、メモリ実出力データが所定のデータパターンであるときに一方の論理状態をとるとともにメモリ実出力データが所定のデータパターン以外のデータパターンであるときに他方の論理状態をとるように回路構成した論理回路を有している。
【００２５】
この構成によると、論理回路にメモリ実出力データを入力するだけで、メモリ実出力データが所定のデータパターンであるかどうかを判定することができ、判定回路の構成を簡略化できる。
請求項５記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置において、判定回路は、メモリ実出力データが第１の所定のデータパターンであるときに一方の論理状態をとるとともにメモリ実出力データが第１の所定のデータパターン以外のデータパターンであるときに他方の論理状態をとるように回路構成した第１の論理回路と、メモリ実出力データが第１の所定のデータパターンを反転した第２の所定のデータパターンであるときに一方の論理状態をとるとともにメモリ実出力データが第２の所定のデータパターン以外のデータパターンであるときに他方の論理状態をとるように回路構成した第２の論理回路と、メモリ自己検査用データ生成用コントロール信号に応じて第１および第２の論理回路の何れか一方の出力を選択して出力するセレクタとで構成している。
【００２６】
この構成によると、論理回路にメモリ実出力データを入力するだけで、メモリ実出力データが所定のデータパターンであるかどうかを判定することができ、判定回路の構成を簡略化できる。しかも、第１および第２の所定のデータパターンについて判定を行うことができる。
【００３２】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明する。
（第１の実施の形態）
図１に本発明の第１の実施の形態の半導体集積回路装置の基本構成を示す。この半導体集積回路装置は、自己検査回路（図１におけるメモリ部以外の構成部分）を内蔵し外部クロックに同期動作するＤＲＡＭを示すものである。図１において、メモリ自己検査用のアドレス発生器１５は複数のカウンタで構成されており、外部クロック１６によってカウントアップもしくはカウントダウンが行われ、各カウンタのカウント出力は以下のような形態でアドレス発生器１５から出力される。すなわち、アドレス発生器１５は、メモリ部１７を検査するためのロウアドレスおよびカラムアドレスからなるメモリ自己検査用のアドレス１８を発生してメモリ部１７へ与える。また、メモリ部１７を動作させるための内部クロック（ＩＣＬＫ）１９を発生してメモリ部１７へ供給する。また、メモリ制御信号生成用の位相信号２９を発生してメモリ制御信号発生器２０を供給する。また、メモリ自己検査用データ生成用のコントロール信号１５Ａを発生してデータジェネレータ２１とメモリ部１７からのメモリ実出力データ１３のパス／フェイルを判定する判定回路２２と判定回路２２からの出力データであるパス／フェイルフラグ信号２３を周期的に反転させるミキサ回路２４へ供給する。
【００３３】
データジェネレータ２１はアドレス発生器１５から出力されるデータ、つまりメモリ自己検査用データ生成用のコントロール信号１５Ａを受け、メモリ部１７の任意のアドレスに書き込むべき所望のデータパターンのメモリ自己検査用の入力データ２５を生成する。メモリ検査に必要とされる入力データ２５は、実際単純なデータパターンの繰り返しとなるため、アドレス発生器１５の出力データのうち数ビットの組み合わせで実現可能である（詳しい回路例は後述する）。
【００３４】
メモリ制御信号発生器２０は、アドレス発生器１５から出力されるメモリ制御信号生成用の位相信号２９を受けてメモリ部１７への入力データ２５の書き込み動作およびメモリ部１７からのデータの読み出し動作を制御するためのメモリ制御信号２０Ａを発生させる。このメモリ制御信号２０Ａとしては、ロウアドレスストローブ（ＲＡＳ）信号、カラムアドレスストローブ（ＣＡＳ）信号、ライトイネーブル（ＷＥ）信号、出力イネーブル（ＯＥ）信号などがある。
【００３５】
判定回路２２は、メモリ実出力データ１３が、メモリ自己検査用データ生成用のコントロール信号１５Ａに対応した所定のデータパターンとなっているかどうかによってメモリ実出力データ１３のパス／フェイルを判定し、その判定結果としてパス／フェイルフラグ信号２３を出力する。パス／フェイルフラグ信号２３は、メモリ実出力データ１３が所定のデータパターンとなっておれば“Ｌ”、なっていなければ“Ｈ”となる。判定回路２２から出力されるパス／フェイルフラグ信号２３は、メモリ制御信号発生器２０からの出力データであるデータ保持用クロック（ＤＣＬＫ）２６でラッチされ、次のアドレスのメモリセルのデータ比較まで保持されるようになっている。
【００３６】
以上のような判定回路２２の回路構成はメモリ検査に必要な入力データ２５がランダムなデータパターンではなく単純なパターンの繰り返しであることに着目し、そのパターンの規則性を利用して、判定回路２２の内部に予め複数の所定のデータパターンに対応したパターン判定のための論理回路を形成しておき、メモリ自己検査用データ生成用コントロール信号１５Ａに基づいていずれかのデータパターンを選択するように構成されている。
【００３７】
したがって、判定回路２２にメモリ実出力データ１３に対応した期待値データを一々判定回路２２へ入力しなくても、メモリ実出力データ１３と所定データパターンのデータ（従来例における期待値データに相当する）との一致・不一致を判定することができるように工夫してあり、従来例のようにデータ比較回路へメモリ実出力データと期待値とを入力して、それらを直接比較するのに比べて、回路規模の削減を試みている（詳しい回路構成は後述する）。
【００３８】
ミキサ回路２４は、アドレス発生器１５のカウンタ出力の１ビットを入力データとし判定回路２２の出力データであるパス／フェイルフラグ信号２３を周期的に反転した出力データ（ＭＯＵＴ）２７を生成する。ミキサ回路２４の回路構成は図２に示すように、アドレス発生器１５のカウンタ出力とパス／フェイルフラグ信号２３とを入力とする排他的論理和回路２４Ａからなる。このミキサ回路２４を加えることにより、アドレス発生器１５から出力されるメモリ自己検査用データ生成用コントロール信号１５Ａを用いて判定回路２２の出力であるパス／フェイルフラグ信号２３を周期的に反転させることが可能となり、内部テスト回路の保証とメモリセルの故障アドレスの選定が可能となる。
【００３９】
つまり、上記の内部テスト回路の保証は、排他的論理和回路２４Ａの出力が周期的に反転をしておれば、内部テスト回路が正常に動作していることが確認できる。また、メモリセルの故障アドレスの選定は、良品であれば周期的に反転データが出力されるが、故障アドレスがあればその部分（そのアドレスをアクセスしたタイミング）で不規則（例えば、“Ｈ”出力期間部で“Ｌ”が出力される）になる。周期的に反転するデータの反転周期を全アドレスをアクセスする期間に設定することにより、周期的に変化するタイミングと不規則に変化するタイミングの差異から故障アドレスを選定することができる。
【００４０】
以上のような自己検査回路を設けると、半導体集積回路装置に自己検査のために、検査を起動するための入力端子と、検査結果を出力するための出力端子をとを追加するだけで、メモリの検査を行うことができる。
ここで、図１に示した半導体集積回路装置の各回路ブロックの具体的な回路構成について説明する。
【００４１】
メモリ検査のための入力データ２５が単純な場合、判定回路２２は従来例に比べて少ない回路構成でデータ比較、つまりメモリ実出力データ１３が所定データパターンになっているかどうかの判定が可能となり、判定回路２２の内部で所定データパターンに対応して回路形成しておくことにより、外部から期待値データを判定回路２２に入力する必要がなくなり、メモリ検査においてメモリ実出力データと期待値とを比較するための判定回路２２のバス幅を半減することが可能で、それによってチップサイズの縮小が可能となる。
【００４２】
以下、図面を参照しながら、所定のデータパターンがメモリ検査で必要となるチェッカーパターンである場合において、アドレス発生器１５、データジェネレータ２１および判定回路２２を具体的に説明する。
図３はカウントアップする場合のアドレス発生器１５の構成を示すブロック図である。図３において、４ビットカウンタ２８は、外部クロックを１６分の１分周するアップカウンタで、ＤＲＡＭ動作用の内部クロック（ＩＣＬＫ）１９やＤＲＡＭコントロール用の信号（ＲＡＳ、ＣＡＳ、ＷＥ，ＯＥ等）の発生に必要な位相信号２９を供給する。なお、ＤＲＡＭ動作用の内部クロック１９は外部クロック１６を２分の１分周したもので、内部クロック１９を基にメモリ部１７を動作させると、メモリ部１７は外部クロック１６で動作する通常時に比べて低速の動作モードとなる。
【００４３】
９ビットカウンタ３０は、４ビットカウンタ２８のキャリーアウト信号３１をカウントアップし、９ビットのロウアドレスデータ１８Ａおよびチェッカーパターン生成用のパターンコントロール信号３２（９ビットカウンタ２８の最下位ビット）を出力する。
７ビットカウンタ３３は、９ビットカウンタ３０のキャリーアウト信号３４をカウントアップし、７ビットのカラムアドレスデータ１８Ｂに用いられ、９ビットカウンタ３０のロウアドレス１８Ａとともにメモリ部１７へアドレス１８として供給される。２分の１分周器３５は、７ビットカウンタ３３のキャリーアウト信号３６の２分の１周期（デューティ＝５０）のデータを出力する。この出力データは検査すべきメモリの全アドレス（全ロウアドレス＋全カラムアドレス）をアクセスする周期で変化するデータでチェッカーパターンの裏パターン（最初のパターンの反転パターン）生成用の裏パターンコントロール信号３７を出力する。
図４は８ビットデータのチェッカーパターン生成用のデータジェネレータ２１の回路構成を示すブロック図である。図４において、データジェネレータ２１は、否定排他的論理和回路１３１，１３３，１３５，１３７と排他的論理和回路１３２，１３４，１３６，１３８のみで構成され、各否定排他的論理和回路１３１，１３３，１３５，１３７と排他的論理和回路１３２，１３４，１３６，１３８への入力データは、アドレス発生器１５の出力データであるパターンコントロール信号３２と裏パターンコントロール信号３７とである。
【００４４】
この回路構成により、データジェネレータ２１の出力データの隣合うビット毎に排他的論理和回路１３２，１３４，１３６，１３８と否定排他的論理和回路１３１，１３３，１３５，１３７の出力が交互にくるようにことになる。したがって、メモリ部１７への入力データ２５は、隣合うビットが互いに反転したデータとなり、メモリセル上でチェッカーボード（市松模様）でデータが書き込まれることになる。例えば、あるメモリセルへの入力データが“１０１０１０１０”であるときは、このメモリセルの上下左右にそれぞれ隣接したメモリセルへの入力データは“０１０１０１０１”となる。また次回のテスト時には、メモリセルへの入力データが今回と丁度逆のパターンとなる。
【００４５】
図５は判定回路２２の回路構成を示すブロック図である。図５において、１４１は否定論理積回路、１４２は論理和回路、１４３は否定論理積回路、１４４は論理和回路であり、メモリ実出力データ１３が入力される。なお、否定論理積回路１４１，１４３および否定論理和回路１４２，１４４の入力端に付した０から７までの数字は、メモリ実出力データ１３の各ビットの番号を示し、数字の小さい方が下位ビットである。１４５は排他的論理和回路、３８はＯＲゲート、３９はセレクト信号、４０はＯＲゲート、４１はセレクタ、４２はＤフリップフロップである。
【００４６】
この回路構成によると、メモリ部１７への入力データ２５が下位ビットから“０１０１０１０１”である時のメモリ検査結果がパスの場合、論理和回路３８の出力が“０”となり、フェイルの場合“１”となる。このとき、アドレス発生器１５からの入力データであるパターンコントロール信号３２と裏パターンコントロール信号３７により排他的論理和回路１４５で生成されたセレクト信号３９により、セレクタ４１で論理和回路３８の出力が選択され、パス／フェイルフラグ信号として出力される。
【００４７】
また、メモリ部１７への入力データ２５が下位ビットから“１０１０１０１０”である時のメモリ検査がパスの場合、論理和回路４０の出力が“０”となり、フェイルの場合“１”となる。このとき、アドレス発生器１５からの入力データであるパターンコントロール信号３２と裏パターンコントロール信号３７により排他的論理和回路１４５で生成されたセレクト信号３９により、セレクタ４１で論理和回路４０の出力が選択され、パス／フェイルフラグ信号として出力される。
【００４８】
判定回路２２の最終出力は、セレクタ４１の出力をＤフリップフロップ４２でラッチした出力信号をパス／フェイルフラグ信号２３として使う。Ｄフリップフロップ４２のクロック信号としては、メモリ制御信号発生器２０の出力データであるデータ保持用クロック（ＤＣＬＫ）２６を用いる。
このような回路構成にすることでメモリ検査における判定回路２２の入力のバス幅を半減させることが可能となり、回路規模およびチップ内の配線領域を削減できチップサイズの縮小が可能となると同時に判定回路２２の入力から出力までの信号が通過するゲートの段数を減らすことができるので、高速動作での検査を容易にする。
【００４９】
図６に第１の実施の形態におけるメモリ自己検査のタイミングチャートを示す。ここでは、外部クロック（ＥＣＬＫ）と、内部クロック（ＩＣＬＫ）と、ロウアドレス（９ビット）とカラムアドレス（７ビット）と入力データ（８ビット）と、メモリ制御信号発生回路２０の出力データであるＲＡＳ信号，ＣＡＳ信号，ＷＥ信号，ＯＥ信号と、データ保持用クロック（ＤＣＬＫ）２６と、ミキサ回路２４の出力データ２７と、カウンタ２８の出力を示している。
【００５０】
なお、図３の例では、内部クロック（ＩＣＬＫ）１９は４ビットカウンタ２５の２分の１分周の反転出力を使用しており、動作周波数を２分の１にし、動作マージンを十分確保している。これにより、バーンイン検査時の高温動作保証を実現できる。
なお、ミキサ回路については、省いてもよい。
【００５１】
（第２の実施の形態）
つぎに、メモリ自己検査結果を不揮発性メモリに保存するための書き込み動作を行う本発明の第２の実施の形態について、メモリ自己検査回路を用いて書き込み読み出しサイクルがともに４サイクルのＤＲＡＭの自己検査を行う場合を例にとって説明する。
【００５２】
図７に第２の実施の形態の半導体集積回路装置の概略図を示す。図１と同一部分には同一符号を付す。図７は、図１に検査結果を記憶しておくための不揮発性メモリ４３を加えるとともに、不揮発性メモリ４３に書き込むために必要な書き込み信号４４（書き込みデータ、アドレス、ライトイネーブル信号）を加え、さらにアドレス発生器１５から生成される内部クロック１９とアドレス１８と判定回路２２から生成されるパス／フェイルフラグ信号２３とデータ保持用クロック２６とを入力として書き込み信号４４を生成する書き込み制御回路４５を加えた構成になっている。
【００５３】
この場合、パス／フェイルフラグ信号２３をそのまま全て不揮発性メモリ４３に書き込むと、最低検査すべきメモリ部１７のメモリ容量と同じ容量が必要となって現実的でない。そこで、この第２の実施の形態では、フェイルしたアドレスのみをデータとして不揮発性メモリ４３に書き込むシステムを提案する。
図８は自己検査するＤＲＡＭのアドレス（ロウアドレス、カラムアドレス合わせて）が１６ビットで、書き込み可能なフェイル数を１６とした場合の書き込み制御回路４５の構成例を示すブロック図である。図８において、１５１は論理積回路、１５２，１５３はＤフリップフロップ、１５４〜１５６はＤフリップフロップ、１５７，１６１は反転回路、１５８は論理積回路、１５９はフルアダー（全加算）回路、１６０はロードホールド型フリップフロップである。４６は論理積回路、４７はロードホールド型フリップフロップ、４８はアドレスカウンタである。
【００５４】
以下、この書き込み制御回路４５の動作について説明する。図８の構成では、パス／フェイルフラグ信号２３の極性をフェイル時“Ｈ”と仮定している。パス／フェイルフラグ信号２３とデータ保持用クロック２６の論理積回路１５１による論理積が内部クロック（ＩＣＬＫ）１９のタイミングでＤフリップフロップ１５２に保持される。このＤフリップフロップ１５２の出力はフェイルイネーブル信号となり、ロードホールド型フリップフロップ４７のロードホールド制御信号となる。また、そのときのアドレス１８がデータ保持用クロック２６のタイミングでＤフリップフロップ１５３に保持される。このＤフリップフロップ１５３の出力が書き込みアドレス（Ｗアドレス）となり、Ｄフリップフロップ１５２から出力されるフェイルイネーブル信号とともに論理積回路４６に入力される。
【００５５】
論理積回路４６は、フェイルしたアドレスのみを取り出してロードホールド型フリップフロップ４７へ送るためのもので、フェイル時のアドレスはロードホールド型フリップフロップ４７で保持されており、書き込みデータ（Ｆデータ）として使われる。
不揮発性メモリへの書き込みを制御するライトイネーブル信号（以下、ＦＷＥ信号と称する）も、パス／フェイルフラグ信号２３をもとにＤフリップフロップ１５２，１５４，１５５および反転回路１６１等を用いて生成し、フェイル時のタイミングでアドレスデータを不揮発性メモリ４３に書き込めるようになっている。
【００５６】
また、このＦＷＥ信号をもとに、Ｄフリップフロップ１５６，反転回路１５７および論理積回路１５８等を用いて不揮発性メモリ４３用のアドレスカウンタ４８をカウントアップさせる構成となっている。これにより、データ書き込みが完了した後に不揮発性メモリ４３の書き込みアドレス（Ｆアドレス）を進める構成が実現可能となる。アドレスカウンタ４８は、データ書き込みが完了した後に内部クロック１９をカウントする、例えば４ビットカウンタであるので、アドレス数は１６となり、フェイル数が１６まで不揮発性メモリ４３に記憶可能となる。このビット数は、４ビットに限定されることはなく、不揮発性メモリ４３の容量に合わせてアドレスカウンタ４８のビット数を調整すれば良い。
【００５７】
ここで、アドレスカウンタ４８の動作について説明する。アドレスカウンタ４８は、ロードホールド型フリップフロップ１６０のＬ／Ｈ信号入力端子にＨが入力されている期間中に、クロックＩＣＬＫのパルスの数をカウントするカウンタである。フルアダー回路１５９は、４ビットの全加算を行い、入力信号Ａと入力信号Ｂとキャリーイン信号ＣＩの和が出力される回路である。ＣＯは、加算したときに、４ビットではおさまらず５ビット目にに桁上がりする場合に“Ｈ”が出力されるキャリーアウト信号（５ビット目の信号）である。このアドレスカウンタ４８の動作の場合、キャリーアウト信号ＣＯは不要で、キャリーイン信号ＣＩに“Ｈ”を入れて入力信号Ｂを“０”にしておくことで、Ａ＋１の演算を実現している。
【００５８】
図９はロードホールド型フリップフロップの構成を示すブロック図である。このロードホールド型フリップフロップは、クロック（ＣＬＫ）をクロック入力とするＤ型フリップフロップ１７１と、ロードホールド信号（Ｌ／Ｈ）を切換制御入力とするセレクタ１７２から構成されており、ロードホールド信号（Ｌ／Ｈ信号）によってデータ入力信号（Ｄ信号）かＤ型フリップフロップ１７２の出力信号（Ｑ信号）かを選択し、Ｄ型フリップフロップ１７２のＤ入力信号として使う。このロードホールド型フリップフロップは、クロック（ＣＬＫ）に同期してロードホールド信号（Ｌ／Ｈ）が“Ｈ”時のＤ信号を、ロードホールド信号（Ｌ／Ｈ）が“Ｌ”の期間保持するという機能を有するものである。
【００５９】
図１０に書き込み制御回路４５のタイミングチャートを示す。この例は、読み出しサイクルが４サイクルのＤＲＡＭの自己検査において連続してフェイルした場合について示してある。図１０には、内部クロック（ＩＣＬＫ）と、ロウアドレスと、カラムアドレスと、ＲＡＳ信号と、ＣＡＳ信号と、ＷＥ信号と、メモリ部１７の出力データ１３と、データ保持用クロック（ＤＣＬＫ）と、パス／フェイルフラグ信号と、フェイルイネーブル信号と、Ｗアドレスと、Ｆデータと、ＦＷＥ信号と、Ｆアドレスとが示されている。上記の出力データ１３はメモリ自己検査用データ生成用コントロール信号１５Ａの判定結果が不良と判定して場合に不揮発性メモリ４３に書き込まれる。
【００６０】
以上のように図７、図８、図９に示した構成により、自己検査時にフェイルアドレスを、内蔵した不揮発性メモリ４３に自動的に書き込むことが可能となる。なお、上記第２の実施の形態では、ミキサ回路は省かれていたが、設けられていてもよいのは当然である。
（第３の実施の形態）
マイクロコンピュータやロジック回路部とＤＲＡＭ部を混載したシステムＬＳＩ（半導体集積回路装置）のバーンイン検査において、本発明の第１の実施の形態に示した自己検査回路を用いると、従来技術ではマイクロコンピュータまたはロジック回路部とＤＲＡＭ部とで最低２回のバーンイン検査が必要であったものが、マイクロコンピュータまたはロジック回路部とＤＲＡＭ部とのバーンイン検査を同時に行うことが可能となり、マイクロコンピュータまたはロジック回路部とＤＲＡＭ部のバーンイン検査が１回で済む。
【００６１】
この実施の形態のシステムＬＳＩの概略図を図１１に示す。図１１は、バーンイン検査時のＬＳＩ内部の入力信号および出力信号の流れを簡略化して示してある。図１１によると、外部クロック（ＥＸＣＫ）１６は、ロジック回路部１７１とＤＲＡＭ部１７２の両方へ供給され、それ以外の入力ピンはロジック回路部１７１のバーンイン検査用の入力として使われる。このとき、ロジック回路部１７１からＤＲＡＭ部１７２内に用意された自己検査回路（図１に示したものと同様のもの）を動作させるための自己検査イネーブル信号（ＢＳＴＥ信号）４９をＤＲＡＭ部１７２へ供給する。ＤＲＡＭ部１７２は自己検査イネーブル信号４９を受け外部クロック１６より自己検査用パターンを生成し、検査結果を出力データ２７として出力する。この出力データ２７を出力ピンから取り出せば良い。なお、ＤＲＡＭ部１７２は、自己検査イネーブル信号４９に応答して、図１に示したものと同様のメモリ自己検査用アドレス発生器とデータジェネレータとメモリ制御信号発生器と判定回路とを活性化させるような構成となっている。
【００６２】
このように、ロジック回路部１７１から自己検査イネーブル信号４９を出力させるようにするとともに、出力データ２７の出力用のピンを１ピン追加するだけで、ロジック回路部１７１とＤＲＡＭ部１７２のバーンイン検査を同時に実行することが可能となる。なお、上記の説明では、ロジック回路部１７１が組み込まれている場合について説明したが、マイクロコンピュータが組み込まれている場合についても同様である。
【００６３】
ここで、上記のシステムＬＳＩの製造方法のフローを図１２に示す。図１２において、１８１は拡散処理等を行う拡散工程、１８２はＰ検工程、１８３はボンディング等を行う組立工程、１８４はロジック回路部１７１およびＤＲＡＭ部１７２のバーンイン検査を行うバーンイン工程、１８５はＦ検工程、１８６は出荷検査工程、１８７は出荷工程である。図１２によると、組立後のバーンイン検査の回数が図１５の場合に比べて半減、つまり２回から１回に減少し、製造工程の簡略化と検査の簡略化および短縮化を実現できる。
以上説明したように、ロジック回路部またはやマイクロコンピュータとＤＲＡＭ部とを混載したシステムＬＳＩにおいてはバーンイン検査回数が１回でよくなり、システムＬＳＩの製造において、バーンイン検査の短縮化と検査の簡略化および製造工程の簡略化が可能となる。
【００６４】
【発明の効果】
本発明によれば、メモリ自己検査を行う回路の規模およびチップサイズの削減が可能となり、高速動作での検査を容易にする。さらにメモリ自己検査を行う回路の出力部の故障に起因するメモリ検査の誤認識をなくすとともに小規模回路で不良アドレスの選定を容易にすることができる。
【００６５】
また、検査時の動作周波数を変えることができ、バーンイン検査等通常動作に比べて逸脱した動作条件でも低周波数で動作させることを可能とする。これにより、バーンイン検査での動作保証を確実にすることでバーンイン検査の信頼性向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるメモリ自己検査回路を有する半導体集積回路装置の構成を示すブロック図である。
【図２】本発明の第１の実施の形態の半導体集積回路装置におけるミキサ回路の構成を示すブロック図である。
【図３】本発明の第１の実施の形態の半導体集積回路装置におけるアドレス発生回路の構成を示すブロック図である。
【図４】本発明の第１の実施の形態の半導体集積回路装置におけるデータジェネレータの構成を示すブロック図である。
【図５】本発明の第１の実施の形態の半導体集積回路装置における判定回路の構成を示すブロック図である。
【図６】本発明の第１の実施の形態の半導体集積回路装置のタイミングチャートである。
【図７】本発明の第２の実施の形態におけるメモリ自己検査回路を有する半導体集積回路装置の構成を示すブロック図である。
【図８】本発明の第２の実施の形態の半導体集積回路装置における書き込み制御回路の構成を示すブロック図である。
【図９】本発明の第２の実施の形態の半導体集積回路装置におけるロードホールド型Ｄフリップフロップの構成を示すブロック図である。
【図１０】本発明の第２の実施の形態における半導体集積回路装置のタイミングチャート
【図１１】本発明の第３の実施の形態におけるシステムＬＳＩの構成を示す概略図である。
【図１２】本発明の第３の実施の形態におけるシステムＬＳＩの製造工程を示すフローチャートである。
【図１３】従来のメモリ自己検査回路を有する半導体集積回路装置の構成を示すブロック図である。
【図１４】従来のシステムＬＳＩの構成を示す概略図である。
【図１５】従来のシステムＬＳＩの製造工程を示すフローチャートである。
【符号の説明】
１ データジェネレータ
２ メモリ部
３ 検査データ
４ 期待値データ
５ データ比較回路
６ アドレス発生器
７ アドレス信号
８ アドレス位相情報
９ 位相制御回路
１０ データ位相情報
１１ メモリ制御信号
１２ モード制御回路
１３ メモリ実出力データ
１４ モード切り換え信号
１５ アドレス発生器
１６ 外部クロック
１７ メモリ部
１８ アドレス
１９ 内部クロック（ＩＣＬＫ）
２０ メモリ制御信号発生器
２１ データジェネレータ
２２ 判定回路
２３ パス／フェイルフラグ信号
２４ ミキサ回路
２５ 入力データ
２６ データ保持用クロック
２７ 出力データ（ＭＯＵＴ）
２８ ４ビットカウンタ
２９ 位相信号
３０ ９ビットカウンタ
３１ ４ビットカウンタのキャリーアウト
３２ パターンコントロール信号
３３ ７ビットカウンタ
３４ ９ビットカウンタのキャリーアウト
３５ ２分の１分周器
３６ ７ビットカウンタのキャリーアウト
３７ 裏パターンコントロール信号
３８ 論理和回路
３９ セレクト信号
４０ 論理和回路
４１ セレクタ
４２ Ｄフリップフロップ
４３ 不揮発性メモリ
４４ メモリ制御信号
４５ 書き込み制御回路
４６ 論理積回路
４７ ロードホールド型フリップフロップ
４８ アドレスカウンタ
４９ 自己検査イネーブル信号
Claims (5)
- メモリ部と、
外部クロックを入力として前記メモリ部を検査するためのメモリ自己検査用アドレスを発生して前記メモリ部へ与えるとともに、メモリ自己検査用データ生成用コントロール信号とメモリ制御信号生成用位相信号とを発生するメモリ自己検査用アドレス発生器と、
前記メモリ自己検査用アドレス発生器から出力される前記メモリ自己検査用データ生成用コントロール信号に対応した所定のデータパターンで前記メモリ部に書き込むべきメモリ自己検査用データを生成するデータジェネレータと、
前記メモリ自己検査用アドレス発生器から出力される前記メモリ制御信号生成用位相信号を受けて前記メモリ部の前記メモリ自己検査用アドレスへの前記メモリ自己検査用データの書き込み動作および前記メモリ部の前記メモリ自己検査用アドレスからのデータの読み出し動作を制御するためのメモリ制御信号を発生させるメモリ制御信号発生器と、
前記メモリ部の前記メモリ自己検査用アドレスから読み出されたメモリ実出力データが、前記メモリ自己検査用データ生成用コントロール信号に対応した前記所定のデータパターンとなっているかどうかによって前記メモリ実出力データのパス／フェイルを判定し、その判定結果としてパス／フェイルフラグ信号を出力する判定回路と、
前記メモリ自己検査用アドレス発生器から出力される前記メモリ自己検査用データ生成用コントロール信号を用いて前記判定回路の出力を周期的に反転させるミキサ回路とを備えた半導体集積回路装置。 - 不揮発性メモリを内蔵し、メモリ部の自己検査結果を前記不揮発性メモリに記憶させたことを特徴とする請求項１記載の半導体集積回路装置。
- 通常時に外部クロックに同期して動作させるメモリ部を、メモリ検査時に前記外部クロックを分周した分周クロックに同期させて動作させるようにしたことを特徴とする請求項１記載の半導体集積回路装置。
- 判定回路は、メモリ実出力データが所定のデータパターンであるときに一方の論理状態をとるとともに前記メモリ実出力データが前記所定のデータパターン以外のデータパターンであるときに他方の論理状態をとるように回路構成した論理回路を有している請求項１記載の半導体集積回路装置。
- 判定回路は、メモリ実出力データが第１の所定のデータパターンであるときに一方の論理状態をとるとともに前記メモリ実出力データが前記第１の所定のデータパターン以外のデータパターンであるときに他方の論理状態をとるように回路構成した第１の論理回路と、前記メモリ実出力データが前記第１の所定のデータパターンを反転した第２の所定のデータパターンであるときに一方の論理状態をとるとともに前記メモリ実出力データが前記第２の所定のデータパターン以外のデータパターンであるときに他方の論理状態をとるように回路構成した第２の論理回路と、メモリ自己検査用データ生成用コントロール信号に応じて前記第１および第２の論理回路の何れか一方の出力を選択して出力するセレクタとで構成している請求項１記載の半導体集積回路装置。
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