JPH0766668B2 - メモリ回路 - Google Patents
メモリ回路Info
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- JPH0766668B2 JPH0766668B2 JP63146187A JP14618788A JPH0766668B2 JP H0766668 B2 JPH0766668 B2 JP H0766668B2 JP 63146187 A JP63146187 A JP 63146187A JP 14618788 A JP14618788 A JP 14618788A JP H0766668 B2 JPH0766668 B2 JP H0766668B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリ回路に関し、特に相補型MOSFET（以下
CMOSと略する）を用いたメモリ回路に関する。
CMOSと略する）を用いたメモリ回路に関する。
従来のCMOSメモリ回路の部分回路を第８図に示す。第８
図はCMOSスタティックメモリの読み出しに関係する回路
部分だけを取り出したものでC1〜C4はフリップフロップ
により構成されるスタティックメモリセル、D1,▲
▼,D2,▲▼はディジット線、W1,W2はワード線、Q1
〜Q4はディジット線負荷トランジスタ、Y1,Y2はＹアド
レス信号線、Q5,Q6,Q8,Q9は差動型センスアンプの駆動
トランジスタ、Q7,Q10はセンスアンプの活性トランジス
タ、B1,B2は各々４つのメモリセルからなるブロック、Q
11,Q12はブロックD1のセンスアンプの負荷トランジス
タ、Q13,Q14はブロックB2のセンスアンプの負荷トラン
ジスタ、RB1,▲▼,RB2,▲▼は各々ブロッ
ク1,ブロック２のリードバス、BS1,BS2は各々ブロック
1,ブロック２を選択する選択信号、Q15〜Q17はブロック
１又は２のリードバスのうち一方をブロック選択信号BS
1,BS2によって選択してセンスアンプSAの入力線SIN,▲
▼に接続するトランスファーゲートである。ここ
でブロックB1には４つのメモリセルしか含まれていない
が、これは簡単の為にこうしただけであって、通常数百
個のメモリセルが含まれている。また、このようにメモ
リセルを複数のブロックに分割するのはディジット線に
設けたセンスアンプのリードバスの配線の寄生抵抗，容
量を減らして動作を高速化する為であり昨今のメモリの
大容量化とともに広く用いられるようになってきた技術
である。
図はCMOSスタティックメモリの読み出しに関係する回路
部分だけを取り出したものでC1〜C4はフリップフロップ
により構成されるスタティックメモリセル、D1,▲
▼,D2,▲▼はディジット線、W1,W2はワード線、Q1
〜Q4はディジット線負荷トランジスタ、Y1,Y2はＹアド
レス信号線、Q5,Q6,Q8,Q9は差動型センスアンプの駆動
トランジスタ、Q7,Q10はセンスアンプの活性トランジス
タ、B1,B2は各々４つのメモリセルからなるブロック、Q
11,Q12はブロックD1のセンスアンプの負荷トランジス
タ、Q13,Q14はブロックB2のセンスアンプの負荷トラン
ジスタ、RB1,▲▼,RB2,▲▼は各々ブロッ
ク1,ブロック２のリードバス、BS1,BS2は各々ブロック
1,ブロック２を選択する選択信号、Q15〜Q17はブロック
１又は２のリードバスのうち一方をブロック選択信号BS
1,BS2によって選択してセンスアンプSAの入力線SIN,▲
▼に接続するトランスファーゲートである。ここ
でブロックB1には４つのメモリセルしか含まれていない
が、これは簡単の為にこうしただけであって、通常数百
個のメモリセルが含まれている。また、このようにメモ
リセルを複数のブロックに分割するのはディジット線に
設けたセンスアンプのリードバスの配線の寄生抵抗，容
量を減らして動作を高速化する為であり昨今のメモリの
大容量化とともに広く用いられるようになってきた技術
である。
さてこの従来回路ではワード線とＹアドレス線によって
選択されたメモリセルのデータがセンスアンプにより増
幅されリードバスRB1,▲▼,RB2,▲▼に現
われる。そしてこのデータをブロック選択信号BS1,BS2
でどちらか一方だけ選択して次段のセンスアンプSAの入
力信号線SIN,▲▼に接続するわけである。
選択されたメモリセルのデータがセンスアンプにより増
幅されリードバスRB1,▲▼,RB2,▲▼に現
われる。そしてこのデータをブロック選択信号BS1,BS2
でどちらか一方だけ選択して次段のセンスアンプSAの入
力信号線SIN,▲▼に接続するわけである。
上述した従来のCMOSスタティックメモリではリードバス
RB1,▲▼,RB2,▲▼のデータをセンスアン
プSAの入力信号線SIN,▲▼に接続する為にＰチャ
ンネル型MOSFET Q15〜Q18から成るトランスファーゲー
トを用いている為リードバスとSIN,▲▼の振幅は
同一でかつリードバスよりSIN,▲▼は遅れてしま
うという問題点があった。
RB1,▲▼,RB2,▲▼のデータをセンスアン
プSAの入力信号線SIN,▲▼に接続する為にＰチャ
ンネル型MOSFET Q15〜Q18から成るトランスファーゲー
トを用いている為リードバスとSIN,▲▼の振幅は
同一でかつリードバスよりSIN,▲▼は遅れてしま
うという問題点があった。
本発明のメモリ回路は２組以上の相補のデータ線対のう
ちの一組をアドレス信号をデコードした選択信号をゲー
ト入力とするトランスファーゲートにより選択して相補
のデータバス線対に接続するように構成されたものであ
って、前記トランスファーゲートとしてＰチャンネル型
MOSFETを用いるとともに、前記相補のデータバス線対と
接地間にＮチャンネル型MOSFETを接続し、該Ｎチャンネ
ル型MOSFETのゲートに該Ｎチャンネル型MOSFETのスレッ
ショルド電圧より高い電圧を供給するようにしたことを
特徴とする。
ちの一組をアドレス信号をデコードした選択信号をゲー
ト入力とするトランスファーゲートにより選択して相補
のデータバス線対に接続するように構成されたものであ
って、前記トランスファーゲートとしてＰチャンネル型
MOSFETを用いるとともに、前記相補のデータバス線対と
接地間にＮチャンネル型MOSFETを接続し、該Ｎチャンネ
ル型MOSFETのゲートに該Ｎチャンネル型MOSFETのスレッ
ショルド電圧より高い電圧を供給するようにしたことを
特徴とする。
次に、本発明について第１図を参照して説明する。
第１図は本発明を用いたCMOSスタティックメモリの部分
回路図である。
回路図である。
第１図の回路が第８図に示した従来例と異なる点はセン
スアンプSAの入力信号線SIN,▲▼と接地間にＮチ
ャンネル型MOSFET Q19,Q20が付加され、そのゲートが
入出力が接続されたインバータＩの出力に接続されてい
るという点である。この回路を用いることによりトラン
スファーゲートQ15〜Q17の入力側であるリードバスRB1,
▲▼又はRB2,▲▼の信号電圧よりセンスア
ンプ入力信号線SIN,▲▼の信号電圧を大きくする
ことができる。
スアンプSAの入力信号線SIN,▲▼と接地間にＮチ
ャンネル型MOSFET Q19,Q20が付加され、そのゲートが
入出力が接続されたインバータＩの出力に接続されてい
るという点である。この回路を用いることによりトラン
スファーゲートQ15〜Q17の入力側であるリードバスRB1,
▲▼又はRB2,▲▼の信号電圧よりセンスア
ンプ入力信号線SIN,▲▼の信号電圧を大きくする
ことができる。
以下に第２図〜第５図を用いてその動作原理を説明す
る。
る。
本発明の要点であるＰチャンネル型トランスファーゲー
トとその出力端と接地間にＮチャンネル型MOSFETを接続
した回路をとり出したものを第２図に示した。第２図の
回路と第１図との対応は次のようになっている。
トとその出力端と接地間にＮチャンネル型MOSFETを接続
した回路をとり出したものを第２図に示した。第２図の
回路と第１図との対応は次のようになっている。
第１図におけるＰチャンネル型トランスファーゲートQ
15〜Q18は第２図のQ1に相当し、またセンスアンプSAの
入力信号線SIN,▲▼と接地間のＮチャンネル型MO
SFET Q19,Q20は第２図のQ2に相当する。第１図のトラ
ンスファーゲートQ15〜Q18は、動作時にはゲートに印加
されているBS1又はBS2が接地レベルになるので、第２図
ではQ1のゲートは接地している。
15〜Q18は第２図のQ1に相当し、またセンスアンプSAの
入力信号線SIN,▲▼と接地間のＮチャンネル型MO
SFET Q19,Q20は第２図のQ2に相当する。第１図のトラ
ンスファーゲートQ15〜Q18は、動作時にはゲートに印加
されているBS1又はBS2が接地レベルになるので、第２図
ではQ1のゲートは接地している。
次に、第３図を用いて第２図の回路の動作を説明する。
第３図は出力端子OUTの電圧を横軸にとり縦軸にQ
1（Q2）ドレイン電流をとったグラフであり、曲線31は
入力端子INの電圧がVIN′の時のQ1のドレイン電流と出
力端子OUTの電圧の関係を表わし、曲線32は入力端子IN
の電圧がVINの時のQ1のドレイン電流と出力端子OUTの電
圧の関係を表わし、曲線33はＮチャンネル型MOSFET Q2
のドレイン電流と出力端子OUTの電圧の関係を表わして
いる。この図から入力端子電圧がVIN,VIN′の時の出力
電圧VOUT,VOUT′を求めることができる。つまり入力端
子電圧がVINの時の出力電圧は曲線32と33との交点の電
圧であり、又、入力端子電圧がVIN′の時の出力電圧は
曲線31と33との交点となる。この図からわかるようにＮ
チャンネル型MOSFETの飽和電流とトランスファーゲート
の飽和電流値をほぼ等しい値にし入力端子電圧の変化に
よりＮチャンネル型MOSFETの動作曲線との交点が大きく
移動するように設計することにより入力電圧より出力電
圧を大きな振幅にすることができる。
1（Q2）ドレイン電流をとったグラフであり、曲線31は
入力端子INの電圧がVIN′の時のQ1のドレイン電流と出
力端子OUTの電圧の関係を表わし、曲線32は入力端子IN
の電圧がVINの時のQ1のドレイン電流と出力端子OUTの電
圧の関係を表わし、曲線33はＮチャンネル型MOSFET Q2
のドレイン電流と出力端子OUTの電圧の関係を表わして
いる。この図から入力端子電圧がVIN,VIN′の時の出力
電圧VOUT,VOUT′を求めることができる。つまり入力端
子電圧がVINの時の出力電圧は曲線32と33との交点の電
圧であり、又、入力端子電圧がVIN′の時の出力電圧は
曲線31と33との交点となる。この図からわかるようにＮ
チャンネル型MOSFETの飽和電流とトランスファーゲート
の飽和電流値をほぼ等しい値にし入力端子電圧の変化に
よりＮチャンネル型MOSFETの動作曲線との交点が大きく
移動するように設計することにより入力電圧より出力電
圧を大きな振幅にすることができる。
第４図は第２図の回路の入力端子電圧と出力電圧との関
係を表わしたもので、入力電圧VINが4V前後で出力電圧V
OUTが大きく変化することがわかる。
係を表わしたもので、入力電圧VINが4V前後で出力電圧V
OUTが大きく変化することがわかる。
第５図は本発明の第２の実施例によるCMOSスタティック
メモリの部分回路図である。この回路構成は第１の実施
例と同じようにセンスアンプSAの入力信号線SIN,▲
▼と接地間にＮチャンネル型MOSFET Q19,Q20を設け
ることによりＰチャンネルトランスファーゲートの入力
であるリードバスRB1,▲▼（RB2,▲▼）の
信号電圧よりSIN,▲▼の信号電圧を大きくしたも
のであるが、第１の実施例ではSIN,▲▼と接地間
に設けられたＮチャンネル型MOSFET Q19,Q20のゲート
をインバータＩの出力電圧で制御していたのに対して、
第２の実施例ではQ21〜Q25から成る回路により制御して
いる点が異なっている。
メモリの部分回路図である。この回路構成は第１の実施
例と同じようにセンスアンプSAの入力信号線SIN,▲
▼と接地間にＮチャンネル型MOSFET Q19,Q20を設け
ることによりＰチャンネルトランスファーゲートの入力
であるリードバスRB1,▲▼（RB2,▲▼）の
信号電圧よりSIN,▲▼の信号電圧を大きくしたも
のであるが、第１の実施例ではSIN,▲▼と接地間
に設けられたＮチャンネル型MOSFET Q19,Q20のゲート
をインバータＩの出力電圧で制御していたのに対して、
第２の実施例ではQ21〜Q25から成る回路により制御して
いる点が異なっている。
次にこの回路の動作を第６図，第７図を用いて説明す
る。
る。
第６図は第５図の回路のRB1,▲▼〜SIN,▲
▼の間のQ15〜Q25により構成された部分を抜き出したも
のである。但し、第５図の回路の動作ではBS1とBS2はど
ちらか一方だけが選択（つまりレベル）されているので
Ｐチャンネル型MOSFETは一組,4個のみが第６図では記さ
れている。また第６図においては各MOSFETのサイズを下
記の様に選ぶ。
▼の間のQ15〜Q25により構成された部分を抜き出したも
のである。但し、第５図の回路の動作ではBS1とBS2はど
ちらか一方だけが選択（つまりレベル）されているので
Ｐチャンネル型MOSFETは一組,4個のみが第６図では記さ
れている。また第６図においては各MOSFETのサイズを下
記の様に選ぶ。
Q1のサイズ＝Q2のサイズ ……（１） Q3のサイズ＝Q4のサイズ ……（２） Q5のサイズ＝Q6のサイズ ……（３） Q1のサイズ:Q5のサイズ＝ またQ1,Q2とQ3,Q4の飽和電流をほぼ等しくなるようにす
ることは第一の実施例と同様である。
ることは第一の実施例と同様である。
次に第７図を用いて第６図の回路の動作を説明する。
第７図は第３図と同様に横軸に電圧を縦軸に電流をとっ
たもので曲線71はＰチャンネルMOSFET Q2のソースが▲
▼の時のドレイン電圧とドレイン電流の関係を表
わし、曲線72はＰチャンネルMOSFET Q1のソースがVIN
の時のドレイン電圧とドレイン電流の関係を表わし、曲
線73はＮチャンネルMOSFET Q3及びQ4のドレイン電圧と
ドレイン電流の関係を表わし、曲線74はＰチャンネル型
MOSFET Q5とQ6のドレイン電圧とQ5,Q6を流れるドレイ
ン電流の和の電流の関係を表わし曲線75はＮチャンネル
型MOSFET Q7のドレイン電圧（＝ゲート電圧）とドレイ
ン電流との関係を表わしている。
たもので曲線71はＰチャンネルMOSFET Q2のソースが▲
▼の時のドレイン電圧とドレイン電流の関係を表
わし、曲線72はＰチャンネルMOSFET Q1のソースがVIN
の時のドレイン電圧とドレイン電流の関係を表わし、曲
線73はＮチャンネルMOSFET Q3及びQ4のドレイン電圧と
ドレイン電流の関係を表わし、曲線74はＰチャンネル型
MOSFET Q5とQ6のドレイン電圧とQ5,Q6を流れるドレイ
ン電流の和の電流の関係を表わし曲線75はＮチャンネル
型MOSFET Q7のドレイン電圧（＝ゲート電圧）とドレイ
ン電流との関係を表わしている。
第７図のグラフではQ5,Q6のサイズはQ1,Q2の1/2としQ7
のサイズはQ3,Q4と同じであると仮定している。従って
曲線74は曲線71と72とのほぼ中間に位置し、また曲線73
と75は電圧がVREFの所で交わることになる。第６図の回
路の出力電圧VOUT,▲▼は第３図の場合と同じ
ようにして各々曲線72と73の交点及び曲線71と73の交点
となる。このように第６図の回路ではＮチャンネル型MO
SFET Q3,Q4のゲート電圧が、出力電圧VOUTと▲
▼の中間の値に自動的に設定され、かつ入力電圧VIN,▲
▼が変化した場合でもそれに応じてQ3,Q4のゲー
ト電圧が変化する為、第１の実施例よりも動作余裕が大
きく使いやすいという特徴がある。しかしながら一見し
て明らかなように本実施例は構成するのに必要なMOSFET
の数が多くチップ面積の増大を招くため用途に応じて第
一，第二の実施例の回路を使いわけることが望ましい。
のサイズはQ3,Q4と同じであると仮定している。従って
曲線74は曲線71と72とのほぼ中間に位置し、また曲線73
と75は電圧がVREFの所で交わることになる。第６図の回
路の出力電圧VOUT,▲▼は第３図の場合と同じ
ようにして各々曲線72と73の交点及び曲線71と73の交点
となる。このように第６図の回路ではＮチャンネル型MO
SFET Q3,Q4のゲート電圧が、出力電圧VOUTと▲
▼の中間の値に自動的に設定され、かつ入力電圧VIN,▲
▼が変化した場合でもそれに応じてQ3,Q4のゲー
ト電圧が変化する為、第１の実施例よりも動作余裕が大
きく使いやすいという特徴がある。しかしながら一見し
て明らかなように本実施例は構成するのに必要なMOSFET
の数が多くチップ面積の増大を招くため用途に応じて第
一，第二の実施例の回路を使いわけることが望ましい。
以上説明したように本発明はＰチャンネル型MOSFETを用
いたトランスファーゲートの出力端と接地との間にＮチ
ャンネル型MOSFETを設け、そのゲート電圧を該Ｎチャン
ネル型MOSFETのスレッショルド電圧より高い電圧を供給
することによりトランスファーゲートの出力側の電圧振
幅を入力側より大きくすることができるという効果があ
る。
いたトランスファーゲートの出力端と接地との間にＮチ
ャンネル型MOSFETを設け、そのゲート電圧を該Ｎチャン
ネル型MOSFETのスレッショルド電圧より高い電圧を供給
することによりトランスファーゲートの出力側の電圧振
幅を入力側より大きくすることができるという効果があ
る。
従来トランスファーゲートは単なるスイッチングマトリ
ックスとしての機能を有しているのみであり、遅延時間
を増大させていたが本発明による回路を用いれば、トラ
ンスファーゲートに増幅機能を持たせることができる
為、メモリ回路の読み出し用のセンスアンプの段数を減
らすことができ消費電力，チップ面積，遅延時間の低減
が可能となる。
ックスとしての機能を有しているのみであり、遅延時間
を増大させていたが本発明による回路を用いれば、トラ
ンスファーゲートに増幅機能を持たせることができる
為、メモリ回路の読み出し用のセンスアンプの段数を減
らすことができ消費電力，チップ面積，遅延時間の低減
が可能となる。
第１図は本発明の第１の実施例によるCMOSスタティック
メモリの部分回路図、第２図，第３図，第４図は本発明
の第１の実施例の回路の動作を説明する図、第５図は本
発明の第２の実施例によるCMOSスタティックメモリの部
分回路図、第６図、第７図は本発明の第２の実施例の回
路動作を説明する図、第８図は従来のCMOSスタティック
メモリの部分回路図である。 第１図，第５図，第８図において Q1〜Q3……ディジット線負荷MOSFET、C1〜C4……メモリ
セル、W1,W2……ワード線、D1,▲▼,D2,▲▼…
…ディジット線、Y1,Y2……Ｙアドレス選択信号線、Q5,
Q6,Q8,Q9……センスアンプの駆動用MOSFET、Q7,Q10……
センスアンプの活性化MOSFET、B1,B2……セルアレイブ
ロック、Q11,Q12……ブロック１のセンスアンプ負荷MOS
FET、Q13,Q14……ブロック２のセンスアンプ負荷MOSFE
T、BS1,BS2……セルアレイブロック選択信号、SIN,▲
▼……センスアンプSAの入力信号、SA……センスア
ンプ、Q15〜Q18……トランスファーゲートMOSFET、Q19,
Q20……Ｎチャンネル型MOSFET 第１図において Ｉ……インバータ 第５図において Q21,Q25……Ｎチャンネル型MOSFET Q
19,Q20のゲート電圧発生用MOSFET。
メモリの部分回路図、第２図，第３図，第４図は本発明
の第１の実施例の回路の動作を説明する図、第５図は本
発明の第２の実施例によるCMOSスタティックメモリの部
分回路図、第６図、第７図は本発明の第２の実施例の回
路動作を説明する図、第８図は従来のCMOSスタティック
メモリの部分回路図である。 第１図，第５図，第８図において Q1〜Q3……ディジット線負荷MOSFET、C1〜C4……メモリ
セル、W1,W2……ワード線、D1,▲▼,D2,▲▼…
…ディジット線、Y1,Y2……Ｙアドレス選択信号線、Q5,
Q6,Q8,Q9……センスアンプの駆動用MOSFET、Q7,Q10……
センスアンプの活性化MOSFET、B1,B2……セルアレイブ
ロック、Q11,Q12……ブロック１のセンスアンプ負荷MOS
FET、Q13,Q14……ブロック２のセンスアンプ負荷MOSFE
T、BS1,BS2……セルアレイブロック選択信号、SIN,▲
▼……センスアンプSAの入力信号、SA……センスア
ンプ、Q15〜Q18……トランスファーゲートMOSFET、Q19,
Q20……Ｎチャンネル型MOSFET 第１図において Ｉ……インバータ 第５図において Q21,Q25……Ｎチャンネル型MOSFET Q
19,Q20のゲート電圧発生用MOSFET。
Claims (1)
- 【請求項１】複数の相補のデータ線対のうち１組をアド
レス信号をデコードした選択信号をゲート入力とするト
ランスファーゲートにより選択して相補のデータバス線
対に接続するメモリ回路において、前記トランスファゲ
ートはＰチャネル型トランジスタで構成され、前記相補
のデータバス線対と接地電源間にＮチャネル型トランジ
スタを接続し、前記Ｎチャネル型トランジスタの飽和電
流が前記トランスファゲートのＰチャネル型トランジス
タのロウレベルが印加されたときの飽和電流とほぼ同一
となるような前記Ｎチャネルトランジスタの閾値電圧よ
り高く電源電圧よりも低い所定電圧を前記Ｎチャネルト
ランジスタのゲートに印加し、前記トランスファゲート
に入力される相補の信号の電圧振幅よりも前記トランス
ファゲートの出力の相補信号の振幅が大きいことを特徴
とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63146187A JPH0766668B2 (ja) | 1988-06-13 | 1988-06-13 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63146187A JPH0766668B2 (ja) | 1988-06-13 | 1988-06-13 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH023169A JPH023169A (ja) | 1990-01-08 |
| JPH0766668B2 true JPH0766668B2 (ja) | 1995-07-19 |
Family
ID=15402103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63146187A Expired - Fee Related JPH0766668B2 (ja) | 1988-06-13 | 1988-06-13 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766668B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102549953B1 (ko) | 2018-03-07 | 2023-06-29 | 에너전 인크. | 흡착 기반 히트 펌프 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6358697A (ja) * | 1986-08-29 | 1988-03-14 | Toshiba Corp | スタテイツク型半導体記憶装置 |
-
1988
- 1988-06-13 JP JP63146187A patent/JPH0766668B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH023169A (ja) | 1990-01-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |