JPH0764664A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH0764664A JPH0764664A JP5214117A JP21411793A JPH0764664A JP H0764664 A JPH0764664 A JP H0764664A JP 5214117 A JP5214117 A JP 5214117A JP 21411793 A JP21411793 A JP 21411793A JP H0764664 A JPH0764664 A JP H0764664A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- output
- circuit
- signal
- oscillation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 158
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 2
- 229910052782 aluminium Inorganic materials 0.000 claims description 2
- 230000003111 delayed effect Effects 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 2
- 229920005591 polysilicon Polymers 0.000 claims description 2
- 239000000758 substrate Substances 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 claims 1
- 239000000919 ceramic Substances 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 27
- 239000003990 capacitor Substances 0.000 description 6
- 238000012544 monitoring process Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/324—Power saving characterised by the action undertaken by lowering clock frequency
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/014—Modifications of generator to ensure starting of oscillations
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0307—Stabilisation of output, e.g. using crystal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L3/00—Starting of generators
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】 プログラムによらずに発振開始時には発振回
路の駆動能力を大に、内部クロック供給後は小にする。 【構成】 発振回路が生成したクロックを多段に分周す
る分周器５と、分周クロックを選択するセレクタ６と、
選択した分周クロックをカウントするカウンタ７と、発
振回路の駆動能力を変更するためのスイッチ11と、スイ
ッチ11のオン,オフ制御を選択する内容が書込まれるセ
レクトビット21とを備える。
路の駆動能力を大に、内部クロック供給後は小にする。 【構成】 発振回路が生成したクロックを多段に分周す
る分周器５と、分周クロックを選択するセレクタ６と、
選択した分周クロックをカウントするカウンタ７と、発
振回路の駆動能力を変更するためのスイッチ11と、スイ
ッチ11のオン,オフ制御を選択する内容が書込まれるセ
レクトビット21とを備える。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータに
関し、更に詳述すればそれに内蔵している発振回路の駆
動能力を変更可能になしているマイクロコンピュータに
関するものである。
関し、更に詳述すればそれに内蔵している発振回路の駆
動能力を変更可能になしているマイクロコンピュータに
関するものである。
【０００２】
【従来の技術】発振回路を内蔵しているシングルチップ
マイクロコンピュータは、消費電力及び発振による不要
の輻射を抑制するために、発振回路の駆動能力をCPU の
制御によってレジスタの内容を書換えて変更できるよう
にしている。
マイクロコンピュータは、消費電力及び発振による不要
の輻射を抑制するために、発振回路の駆動能力をCPU の
制御によってレジスタの内容を書換えて変更できるよう
にしている。
【０００３】図12は、この種の従来のマイクロコンピュ
ータの構成を示すブロック図である。マイクロコンピュ
ータはセラミック共振子又は水晶発振子とともに発振用
のコンデンサ等が接続され、クロックが入力されるクロ
ック入力端子１及びクロックが出力されるクロック出力
端子２を備えている。クロック入力端子１はNAND回路３
及びNAND回路４の各一入力端子と接続されている。
ータの構成を示すブロック図である。マイクロコンピュ
ータはセラミック共振子又は水晶発振子とともに発振用
のコンデンサ等が接続され、クロックが入力されるクロ
ック入力端子１及びクロックが出力されるクロック出力
端子２を備えている。クロック入力端子１はNAND回路３
及びNAND回路４の各一入力端子と接続されている。
【０００４】割込み要求信号（以下割込み信号という）
INT 及びリセット信号RST が一入力端子及び他入力端子
が入力されるOR回路Ｏの出力信号はセット端子Ｓへ入力
され、停止信号STP がリセット端子Ｒへ入力されるRSフ
リップフロップ９の出力端子ＱはNAND回路３，４の各他
入力端子と接続されている。NAND回路４の出力端子はス
イッチ11を介して、NAND回路３，４からのクロックを分
周する分周器５の入力側と接続されており、またクロッ
ク出力端子２と、NAND回路３の出力端子と、AND 回路10
の一入力端子とに接続されている。
INT 及びリセット信号RST が一入力端子及び他入力端子
が入力されるOR回路Ｏの出力信号はセット端子Ｓへ入力
され、停止信号STP がリセット端子Ｒへ入力されるRSフ
リップフロップ９の出力端子ＱはNAND回路３，４の各他
入力端子と接続されている。NAND回路４の出力端子はス
イッチ11を介して、NAND回路３，４からのクロックを分
周する分周器５の入力側と接続されており、またクロッ
ク出力端子２と、NAND回路３の出力端子と、AND 回路10
の一入力端子とに接続されている。
【０００５】分周器５の出力側は、分周器５からの分周
クロックを選択するセレクタ６の入力側と接続されてお
り、その出力側はウォッチドッグタイマとしても動作す
るカウンタ７の入力側と接続されている。カウンタ７の
出力側はOR回路12の一入力端子と接続されており、その
他入力端子にはリセット信号RST が入力される。OR回路
12の出力端子はRSフリップフロップ８のセット端子Ｓと
接続されており、そのリセット端子Ｒには発振停止信号
STP が入力される。
クロックを選択するセレクタ６の入力側と接続されてお
り、その出力側はウォッチドッグタイマとしても動作す
るカウンタ７の入力側と接続されている。カウンタ７の
出力側はOR回路12の一入力端子と接続されており、その
他入力端子にはリセット信号RST が入力される。OR回路
12の出力端子はRSフリップフロップ８のセット端子Ｓと
接続されており、そのリセット端子Ｒには発振停止信号
STP が入力される。
【０００６】RSフリップフロップ８の出力端子ＱはAND
回路10の他入力端子と接続されており、インバータ16を
介してOR回路14の一入力端子と接続されている。AND 回
路10から図示しないCPU 等へ与える内部クロックｉが出
力されるようになっている。OR回路14の他入力端子に
は、分周器５からの分周クロックを選択すべき内容が書
込まれたレジスタからなるセレクトビット20の内容が入
力される。OR回路14の出力はセレクタ６へ与えられる。
図示していないCPU により内容が書き込まれて、スイッ
チ11をオン, オフ制御し発振回路の駆動能力を選択する
レジスタからなるセレクトビット21の内容ｓはスイッチ
11へ与えられる。そしてNAND回路３，４及びスイッチ11
により発振回路部分50が構成されている。
回路10の他入力端子と接続されており、インバータ16を
介してOR回路14の一入力端子と接続されている。AND 回
路10から図示しないCPU 等へ与える内部クロックｉが出
力されるようになっている。OR回路14の他入力端子に
は、分周器５からの分周クロックを選択すべき内容が書
込まれたレジスタからなるセレクトビット20の内容が入
力される。OR回路14の出力はセレクタ６へ与えられる。
図示していないCPU により内容が書き込まれて、スイッ
チ11をオン, オフ制御し発振回路の駆動能力を選択する
レジスタからなるセレクトビット21の内容ｓはスイッチ
11へ与えられる。そしてNAND回路３，４及びスイッチ11
により発振回路部分50が構成されている。
【０００７】図13は図12における分周器５、セレクタ
６、カウンタ７の具体的な構成を示すブロック図であ
る。分周器５はクロック出力端子２から入力されたクロ
ックを２分周する２分周回路101,102,103 …105 …109
を直列接続して構成されており、２分周回路101,102,10
3 …105 …109 から２分周されたクロックｆ2 ，ｆ4 ，
ｆ8 …ｆ32…ｆ512 が出力されるようになっている。
６、カウンタ７の具体的な構成を示すブロック図であ
る。分周器５はクロック出力端子２から入力されたクロ
ックを２分周する２分周回路101,102,103 …105 …109
を直列接続して構成されており、２分周回路101,102,10
3 …105 …109 から２分周されたクロックｆ2 ，ｆ4 ，
ｆ8 …ｆ32…ｆ512 が出力されるようになっている。
【０００８】セレクタ６は、出力側を共通接続している
トランスファゲート161,162 と、トランスファゲート16
1,162 の出力側に入力側が接続されているバッファ163
と、トランスファゲート161 のＮチャネルトランジスタ
のゲート及びトランスファゲート162 のＰチャネルトラ
ンジスタのゲートに入力側が接続されており、その出力
側がトランスファゲート161 のＰチャネルトランジスタ
のゲート及びトランスファゲート162 のＮチャネルトラ
ンジスタのゲートと接続されているインバータ164 とに
より構成されている。トランスファゲート161(162)の入
力側は２分周回路105(109)の出力側と接続されている。
トランスファゲート161 のＮチャネルトランジスタ及び
トランスファゲート162 のＰチャネルトランジスタのゲ
ートはOR回路14の出力端子と接続されている。
トランスファゲート161,162 と、トランスファゲート16
1,162 の出力側に入力側が接続されているバッファ163
と、トランスファゲート161 のＮチャネルトランジスタ
のゲート及びトランスファゲート162 のＰチャネルトラ
ンジスタのゲートに入力側が接続されており、その出力
側がトランスファゲート161 のＰチャネルトランジスタ
のゲート及びトランスファゲート162 のＮチャネルトラ
ンジスタのゲートと接続されているインバータ164 とに
より構成されている。トランスファゲート161(162)の入
力側は２分周回路105(109)の出力側と接続されている。
トランスファゲート161 のＮチャネルトランジスタ及び
トランスファゲート162 のＰチャネルトランジスタのゲ
ートはOR回路14の出力端子と接続されている。
【０００９】カウンタ７は、直列接続され、夫々がイン
クリメントするカウンタを構成する２分周回路201,202
…211,212 と、２分周回路201,202 …211,212 をリセッ
トするリセット制御回路170 とにより構成されている。
２分周回路201,の入力側はバッファ163 の出力側と接続
されている。カウント値が所定値に達すると２分周回路
202(211)から信号ｈ（ｇ）が出力されるようになってい
る。２分周回路212 から出力されるオーバーフロー信号
ｆはリセット制御回路170 へ入力されるようになってい
る。リセット制御回路170 には、リセット信号RST 、発
振停止信号STP、書込み信号WRT が入力される。
クリメントするカウンタを構成する２分周回路201,202
…211,212 と、２分周回路201,202 …211,212 をリセッ
トするリセット制御回路170 とにより構成されている。
２分周回路201,の入力側はバッファ163 の出力側と接続
されている。カウント値が所定値に達すると２分周回路
202(211)から信号ｈ（ｇ）が出力されるようになってい
る。２分周回路212 から出力されるオーバーフロー信号
ｆはリセット制御回路170 へ入力されるようになってい
る。リセット制御回路170 には、リセット信号RST 、発
振停止信号STP、書込み信号WRT が入力される。
【００１０】図14は、発振回路部分50の具体的構成を示
すブロック図である。RSフリップフロップ９の出力Ｐが
入力されるNAND回路57の一入力端子は、電源ＶD とクロ
ック出力端子２との間に介装されているトランジスタ41
のゲートと、インバータ59の入力側と、トランジスタ56
のゲートとに接続されている。インバータ59の出力側は
トランジスタ53のゲートと接続されている。セレクトビ
ット21からの信号ｓ又は後述するAND 回路13からの信号
saが入力されるインバータ49の出力側はNAND回路57の他
入力端子と接続されている。NAND回路57の出力端子は、
トランジスタ52のゲートと、インバータ58の入力側とに
接続されている。インバータ58の出力側はトランジスタ
55のゲートと接続されている。
すブロック図である。RSフリップフロップ９の出力Ｐが
入力されるNAND回路57の一入力端子は、電源ＶD とクロ
ック出力端子２との間に介装されているトランジスタ41
のゲートと、インバータ59の入力側と、トランジスタ56
のゲートとに接続されている。インバータ59の出力側は
トランジスタ53のゲートと接続されている。セレクトビ
ット21からの信号ｓ又は後述するAND 回路13からの信号
saが入力されるインバータ49の出力側はNAND回路57の他
入力端子と接続されている。NAND回路57の出力端子は、
トランジスタ52のゲートと、インバータ58の入力側とに
接続されている。インバータ58の出力側はトランジスタ
55のゲートと接続されている。
【００１１】トランジスタ52と55との直列回路と、トラ
ンジスタ53と56との直列回路が並列接続されており、ト
ランジスタ52及び53のソース側はトランジスタ51を介し
て電源ＶD と接続されている。トランジスタ55及び56の
ドレイン側はトランジスタ54を介して接地されている。
トランジスタ52と55との接続部及びトランジスタ53と56
との接続部は共通に接続されて、トランジスタ41とクロ
ック出力端子２との接続部と接続されている。トランジ
スタ51,54 のゲートは共通に接続されてクロック入力端
子１と接続されている。
ンジスタ53と56との直列回路が並列接続されており、ト
ランジスタ52及び53のソース側はトランジスタ51を介し
て電源ＶD と接続されている。トランジスタ55及び56の
ドレイン側はトランジスタ54を介して接地されている。
トランジスタ52と55との接続部及びトランジスタ53と56
との接続部は共通に接続されて、トランジスタ41とクロ
ック出力端子２との接続部と接続されている。トランジ
スタ51,54 のゲートは共通に接続されてクロック入力端
子１と接続されている。
【００１２】図15はシングルチップマイクロコンピュー
タに発振子等を外部接続した状態を示すブロック図であ
る。マイクロコンピュータ310 に設けているクロック入
力端子１とクロック出力端子２との間に、抵抗312 と、
例えばセラミック共振子311との並列回路が介装されて
おり、クロック入力端子１はコンデンサ313 を介して、
クロック出力端子２はコンデンサ314 を介して夫々接地
されている。
タに発振子等を外部接続した状態を示すブロック図であ
る。マイクロコンピュータ310 に設けているクロック入
力端子１とクロック出力端子２との間に、抵抗312 と、
例えばセラミック共振子311との並列回路が介装されて
おり、クロック入力端子１はコンデンサ313 を介して、
クロック出力端子２はコンデンサ314 を介して夫々接地
されている。
【００１３】図16はセレクトビット20,21 の具体的構成
を示すブロック図である。データバス65はＤフリップフ
ロップ71の入力端子Ｄと接続されており、その出力端子
Ｑは出力バッファ75を介してデータバス65と接続されて
いる。Ｄフリップフロップ71の出力端子Ｑからセレクト
ビット20,21 に書込んだ内容ｓが出力される。アドレス
バス66はアドレスデコーダ73の入力側と接続されてお
り、その出力側はAND 回路74及びAND 回路76の一入力端
子と接続されている。AND 回路74の出力端子はＤフリッ
プフロップ71のクロック端子CKと接続されている。書込
み信号線67はAND回路74の他入力端子と接続されてい
る。読出し信号線68はAND 回路76の他入力端子と接続さ
れており、その出力端子はバッファ75の出力制御端子と
接続されている。リセット信号線69はＤフリップフロッ
プ71のリセット端子RSと接続されている。
を示すブロック図である。データバス65はＤフリップフ
ロップ71の入力端子Ｄと接続されており、その出力端子
Ｑは出力バッファ75を介してデータバス65と接続されて
いる。Ｄフリップフロップ71の出力端子Ｑからセレクト
ビット20,21 に書込んだ内容ｓが出力される。アドレス
バス66はアドレスデコーダ73の入力側と接続されてお
り、その出力側はAND 回路74及びAND 回路76の一入力端
子と接続されている。AND 回路74の出力端子はＤフリッ
プフロップ71のクロック端子CKと接続されている。書込
み信号線67はAND回路74の他入力端子と接続されてい
る。読出し信号線68はAND 回路76の他入力端子と接続さ
れており、その出力端子はバッファ75の出力制御端子と
接続されている。リセット信号線69はＤフリップフロッ
プ71のリセット端子RSと接続されている。
【００１４】次にこのマイクロコンピュータの動作を各
部信号のタイミングチャートを示す図17とともに説明す
る。マイクロコンピュータ310 に所定の電源電圧を供給
し、図17(A) に示すようにＬレベルのリセット信号RST
が入力されている状態ではRSフリップフロップ８，９が
ともにセット状態となっていて、RSフリップフロップ
８，９の出力ｐ，ａがともにＨレベルになる。またセレ
クトビット20,21 は図17(E),(H) に示すようにリセット
されており、カウンタ７がリセットされる。そしてセレ
クトビット21がリセットされている状態ではスイッチ11
はオンしており、RSフリップフロップ９の出力ｐがＨレ
ベルであるので、NAND回路３，４はともにアクティブ状
態となりクロック入力端子１からのクロックを反転して
クロック出力端子２へ出力する。
部信号のタイミングチャートを示す図17とともに説明す
る。マイクロコンピュータ310 に所定の電源電圧を供給
し、図17(A) に示すようにＬレベルのリセット信号RST
が入力されている状態ではRSフリップフロップ８，９が
ともにセット状態となっていて、RSフリップフロップ
８，９の出力ｐ，ａがともにＨレベルになる。またセレ
クトビット20,21 は図17(E),(H) に示すようにリセット
されており、カウンタ７がリセットされる。そしてセレ
クトビット21がリセットされている状態ではスイッチ11
はオンしており、RSフリップフロップ９の出力ｐがＨレ
ベルであるので、NAND回路３，４はともにアクティブ状
態となりクロック入力端子１からのクロックを反転して
クロック出力端子２へ出力する。
【００１５】クロック入力端子１とクロック出力端子２
との間に図15に示すようにセラミック共振子311 、コン
デンサ313,314 等を接続しているため、発振動作してク
ロック入力端子１及びクロック出力端子２に夫々逆相の
正弦波電圧からなる図17(B)に示すクロックが得られ
る。このクロックの周期、即ち発振周波数はセラミック
共振子の発振特性で定まる。このように発生したクロッ
クは分周器５へ入力される。そして発振動作開始後、分
周器５は入力されたクロックを２分周回路101,102,103
…105 …109 で次々と分周していく。
との間に図15に示すようにセラミック共振子311 、コン
デンサ313,314 等を接続しているため、発振動作してク
ロック入力端子１及びクロック出力端子２に夫々逆相の
正弦波電圧からなる図17(B)に示すクロックが得られ
る。このクロックの周期、即ち発振周波数はセラミック
共振子の発振特性で定まる。このように発生したクロッ
クは分周器５へ入力される。そして発振動作開始後、分
周器５は入力されたクロックを２分周回路101,102,103
…105 …109 で次々と分周していく。
【００１６】ここで、クロック出力端子２のクロックの
周波数をｆOUT とすると、２分周回路101 から出力され
る分周クロックの周波数ｆ2 はｆOUT ／2 となり、また
２分周回路103 から出力される分周クロックの周波数ｆ
8 はｆOUT ／8 となる。ところで、図17(C) に示す如く
RSフリップフロップ８の出力ａがＨレベルであり、一
方、セレクトビット20がＬレベルであるから、セレクタ
６のトランスファゲート162 がオンし、トランスファゲ
ート161 がオフしていて図17(G) に示すように２分周回
路109 が出力する分周クロックｆ512 を選択する。そし
て選択した分周クロックｆ512 をバッファ163 を介して
カウンタ７へ入力する。
周波数をｆOUT とすると、２分周回路101 から出力され
る分周クロックの周波数ｆ2 はｆOUT ／2 となり、また
２分周回路103 から出力される分周クロックの周波数ｆ
8 はｆOUT ／8 となる。ところで、図17(C) に示す如く
RSフリップフロップ８の出力ａがＨレベルであり、一
方、セレクトビット20がＬレベルであるから、セレクタ
６のトランスファゲート162 がオンし、トランスファゲ
ート161 がオフしていて図17(G) に示すように２分周回
路109 が出力する分周クロックｆ512 を選択する。そし
て選択した分周クロックｆ512 をバッファ163 を介して
カウンタ７へ入力する。
【００１７】カウンタ７はリセット状態では全て“０”
(00016）の状態にリセットされている。いま時点ｔ0 で
リセット信号をＨレベルにしてリセットを解除するとカ
ウンタ７は分周クロックｆ512 のカウントを開始するこ
とになる。カウンタ７は、発振が安定している期間、即
ち後述する発振動作が停止状態にある期間及び発振動作
開始から内部クロックの供給を開始するまでの期間を除
く期間は、CPU の暴走を検出して、割込み信号を出力す
る監視タイマ（ウォッチドックタイマ）として使用して
いる。
(00016）の状態にリセットされている。いま時点ｔ0 で
リセット信号をＨレベルにしてリセットを解除するとカ
ウンタ７は分周クロックｆ512 のカウントを開始するこ
とになる。カウンタ７は、発振が安定している期間、即
ち後述する発振動作が停止状態にある期間及び発振動作
開始から内部クロックの供給を開始するまでの期間を除
く期間は、CPU の暴走を検出して、割込み信号を出力す
る監視タイマ（ウォッチドックタイマ）として使用して
いる。
【００１８】また、フリップフロップ８の出力ａがＨレ
ベルであるためAND 回路10はアクティブ状態となり、ク
ロック出力端子２に出力したクロックを内部クロックｉ
として図示しないCPU 等の所定の回路へ供給する。な
お、マイクロコンピュータによっては、図13に示す２分
周回路101 から出力される分周クロックｆ2 と同周波数
の分周クロックｘをクロック出力端子２からのクロック
に代えてAND 回路10へ入力するようにしている。
ベルであるためAND 回路10はアクティブ状態となり、ク
ロック出力端子２に出力したクロックを内部クロックｉ
として図示しないCPU 等の所定の回路へ供給する。な
お、マイクロコンピュータによっては、図13に示す２分
周回路101 から出力される分周クロックｆ2 と同周波数
の分周クロックｘをクロック出力端子２からのクロック
に代えてAND 回路10へ入力するようにしている。
【００１９】そしてリセット解除後、マイクロコンピュ
ータ内のCPU は内部クロックｉにより起動されて所定の
プログラムを実行していく。またカウンタ７は前述した
ようにして初期値 00016からカウントアップして、カウ
ント値が所定値に達してオーバーフローした場合にはオ
ーバーフロー信号ｆを出力する。このカウンタ７をCPU
の監視タイマとして使用している場合は、オーバーフロ
ー信号ｆによりマスク不可割込みが発生するので、この
ようなマスク不可割込みを防ぐためにカウント値がオー
バーフローする以前にプログラムによりカウンタ７をリ
セットして、カウント値を初期値 00016に戻している。
ータ内のCPU は内部クロックｉにより起動されて所定の
プログラムを実行していく。またカウンタ７は前述した
ようにして初期値 00016からカウントアップして、カウ
ント値が所定値に達してオーバーフローした場合にはオ
ーバーフロー信号ｆを出力する。このカウンタ７をCPU
の監視タイマとして使用している場合は、オーバーフロ
ー信号ｆによりマスク不可割込みが発生するので、この
ようなマスク不可割込みを防ぐためにカウント値がオー
バーフローする以前にプログラムによりカウンタ７をリ
セットして、カウント値を初期値 00016に戻している。
【００２０】また、カウンタ７は図13に示すリセット制
御回路170 に示すように、リセット信号RST 、カウンタ
７への書込み信号WRT 、後述する発振停止命令による発
振定信号STP 及びオーバーフロー信号ｆによりリセット
される。なお、セレクトビット20は、カウンタ７のカウ
ント対象に分周クロックｆ32，ｆ512 のいずれかを選択
するためのビットであり、リセット後分周クロックｆ
512 を選択している場合に“１”を書込むことにより分
周クロックｆ32を選択する。またCPU の起動後は、CPU
の動作に適した周波数の内部クロックを選択してCPU へ
供給することになる。
御回路170 に示すように、リセット信号RST 、カウンタ
７への書込み信号WRT 、後述する発振停止命令による発
振定信号STP 及びオーバーフロー信号ｆによりリセット
される。なお、セレクトビット20は、カウンタ７のカウ
ント対象に分周クロックｆ32，ｆ512 のいずれかを選択
するためのビットであり、リセット後分周クロックｆ
512 を選択している場合に“１”を書込むことにより分
周クロックｆ32を選択する。またCPU の起動後は、CPU
の動作に適した周波数の内部クロックを選択してCPU へ
供給することになる。
【００２１】そして、このような状態では、スイッチ11
がオンしていて、発振回路としてはNAND回路３及びNAND
回路４の両方が機能し、駆動能力はNAND回路３，４の両
出力を合わせたものとなり大きい駆動能力になる。
がオンしていて、発振回路としてはNAND回路３及びNAND
回路４の両方が機能し、駆動能力はNAND回路３，４の両
出力を合わせたものとなり大きい駆動能力になる。
【００２２】ところで電源電圧を供給した後、発振動作
開始から発振が安定するまでの時間を短縮するために
は、このように駆動能力を大きくしておく必要がある
が、駆動能力が大きい場合は、NAND回路３，４で消費す
る電流が多くなる。
開始から発振が安定するまでの時間を短縮するために
は、このように駆動能力を大きくしておく必要がある
が、駆動能力が大きい場合は、NAND回路３，４で消費す
る電流が多くなる。
【００２３】なお、発振回路部分50の実回路は図14に示
すようになっているから、フリップフロップ９の出力ｐ
は各発振停止状態ではＬレベルであり、この時Ｐチャネ
ルトランジスタ52,53 及びＮチャネルトランジスタ55,5
6 がオフし、Ｐチャネルトランジスタ41がオンするので
クロック出力端子２はＨレベルとなり、図12に示すNAND
回路３，４があたかも存在している状態と同様となる。
すようになっているから、フリップフロップ９の出力ｐ
は各発振停止状態ではＬレベルであり、この時Ｐチャネ
ルトランジスタ52,53 及びＮチャネルトランジスタ55,5
6 がオフし、Ｐチャネルトランジスタ41がオンするので
クロック出力端子２はＨレベルとなり、図12に示すNAND
回路３，４があたかも存在している状態と同様となる。
【００２４】またセレクトビット21の内容ｓがＬレベル
のとき、Ｐチャネルトランジスタ52、Ｎチャネルトラン
ジスタ55がオンし、ＨレベルのときＰチャネルトランジ
スタ52、Ｎチャネルトランジスタ55がオフするので、図
12に示すスイッチ11があたかも存在している状態と同様
となる。
のとき、Ｐチャネルトランジスタ52、Ｎチャネルトラン
ジスタ55がオンし、ＨレベルのときＰチャネルトランジ
スタ52、Ｎチャネルトランジスタ55がオフするので、図
12に示すスイッチ11があたかも存在している状態と同様
となる。
【００２５】ところで、発振動作が一旦安定した後は、
駆動能力は小さくても良く、また駆動能力が小さい方が
消費電流が少ないので、スイッチ11をオフさせて発振回
路の駆動能力を切換える。そして駆動能力を切換える場
合、内部クロックｉにより起動したCPU によりセレクト
ビット21に“１”を書込む。そうするとセレクトビット
21の内容ｓはＨレベルとなってスイッチ11はオフする。
この状態では発振回路の駆動能力は、NAND回路３のみに
依存することになり、発振回路の駆動能力が小になる。
ここで電源投入後、リセット信号RST が発生しないこと
を考慮し、（通常の応用システムでは外部のリセット用
ICにより電源投入直後からリセットされるようになって
いる）セレクトビット21は電源投入時のリセットされた
状態になるように、発振停止信号STP を出力する前にCP
U により“０”を書込ませる。
駆動能力は小さくても良く、また駆動能力が小さい方が
消費電流が少ないので、スイッチ11をオフさせて発振回
路の駆動能力を切換える。そして駆動能力を切換える場
合、内部クロックｉにより起動したCPU によりセレクト
ビット21に“１”を書込む。そうするとセレクトビット
21の内容ｓはＨレベルとなってスイッチ11はオフする。
この状態では発振回路の駆動能力は、NAND回路３のみに
依存することになり、発振回路の駆動能力が小になる。
ここで電源投入後、リセット信号RST が発生しないこと
を考慮し、（通常の応用システムでは外部のリセット用
ICにより電源投入直後からリセットされるようになって
いる）セレクトビット21は電源投入時のリセットされた
状態になるように、発振停止信号STP を出力する前にCP
U により“０”を書込ませる。
【００２６】さて、CPU が実行するプログラムには、発
振回路の発振動作を停止させる発振停止命令があり、次
にこの発振停止命令を実行するときのマイクロコンピュ
ータの動作を説明する。セレクトビット21に図17(H) に
示すように“０”を書込んだ後に、例えば時点ｔ1 で発
振停止命令である発振停止信号STP が発生すると、フリ
ップフロップ９，８がともにリセットされ、出力ｐは図
17(C) に示すようにＬレベルになり、出力ａはＬレベル
になる。出力ｐがＬレベルになるとNAND回路３，４の出
力がＨレベルに固定され、図17(B) に示すように発振動
作が停止する。
振回路の発振動作を停止させる発振停止命令があり、次
にこの発振停止命令を実行するときのマイクロコンピュ
ータの動作を説明する。セレクトビット21に図17(H) に
示すように“０”を書込んだ後に、例えば時点ｔ1 で発
振停止命令である発振停止信号STP が発生すると、フリ
ップフロップ９，８がともにリセットされ、出力ｐは図
17(C) に示すようにＬレベルになり、出力ａはＬレベル
になる。出力ｐがＬレベルになるとNAND回路３，４の出
力がＨレベルに固定され、図17(B) に示すように発振動
作が停止する。
【００２７】また、出力ａが図17(C) に示すようにＬレ
ベルになると、AND 回路10の出力はＬレベルに固定され
て、内部クロックｉは図17(D) に示す如くＬレベルで停
止して内部クロックｉの供給が停止する。更にカウンタ
７もリセットされる。次に発振停止状態から復帰するに
は、リセット信号又は割込み信号により復帰させ得る
が、リセット信号RST による場合については前述したの
で、割込み信号INT による場合について説明する。
ベルになると、AND 回路10の出力はＬレベルに固定され
て、内部クロックｉは図17(D) に示す如くＬレベルで停
止して内部クロックｉの供給が停止する。更にカウンタ
７もリセットされる。次に発振停止状態から復帰するに
は、リセット信号又は割込み信号により復帰させ得る
が、リセット信号RST による場合については前述したの
で、割込み信号INT による場合について説明する。
【００２８】発振停止状態で、例えば図示しない割込み
信号入力端子を時点ｔ2 でＬレベルにすると、Ｈレベル
の割込み信号INT が発生するとする。そうするとOR回路
Ｏの出力がＨレベルとなり、フリップフロップ９がセッ
トされ、その出力ｐがＨレベルとなる。これによりNAND
回路３，４がアクティブの状態となり発振回路部分50は
再び発振動作を開始する。このとき発振停止信号STP を
出力する前にセレクトビット21には前述したように
“０”が書込まれているのでスイッチ11がオンしてNAND
回路４も有効に機能して、発振回路の駆動能力が大にな
る。
信号入力端子を時点ｔ2 でＬレベルにすると、Ｈレベル
の割込み信号INT が発生するとする。そうするとOR回路
Ｏの出力がＨレベルとなり、フリップフロップ９がセッ
トされ、その出力ｐがＨレベルとなる。これによりNAND
回路３，４がアクティブの状態となり発振回路部分50は
再び発振動作を開始する。このとき発振停止信号STP を
出力する前にセレクトビット21には前述したように
“０”が書込まれているのでスイッチ11がオンしてNAND
回路４も有効に機能して、発振回路の駆動能力が大にな
る。
【００２９】そして、図17(B) に示すように発振を開始
した時点ｔ2 では、フリップフロップ８は発振動作を停
止させた発振停止信号STP でリセットされたままであ
り、その出力ａはＬレベルのままである。それによりOR
回路14の出力はＨレベルとなり、セレクタ６は分周クロ
ックｆ32を選択しており、また内部クロックｉはＬレベ
ルのままで固定されて供給を停止した状態になる。この
ような状態でクロック出力端子２からのクロックを分周
器５が分周し、セレクタ６が選択している分周クロック
ｆ32をカウント対象としてカウンタ７へ入力する。それ
によりカウンタ７は初期値 00016からカウントを開始す
る。
した時点ｔ2 では、フリップフロップ８は発振動作を停
止させた発振停止信号STP でリセットされたままであ
り、その出力ａはＬレベルのままである。それによりOR
回路14の出力はＨレベルとなり、セレクタ６は分周クロ
ックｆ32を選択しており、また内部クロックｉはＬレベ
ルのままで固定されて供給を停止した状態になる。この
ような状態でクロック出力端子２からのクロックを分周
器５が分周し、セレクタ６が選択している分周クロック
ｆ32をカウント対象としてカウンタ７へ入力する。それ
によりカウンタ７は初期値 00016からカウントを開始す
る。
【００３０】カウントするクロックの発振周波数をｆ
(XIN) とし、発振開始時点からこの周波数であった場
合、１／ｆ(XIN) ×32×2048秒後の時点ｔ3 でカウンタ
７は図17(F) に示すようにＨレベルのオーバーフロー信
号ｆを出力することになる。そしてこのオーバーフロー
信号ｆによりフリップフロップ８がセットされ、その出
力ａがＨレベルとなりAND 回路10がアクティブの状態に
なって、図17(D) に示すように時点ｔ3 から内部クロッ
クｉの供給を開始する。
(XIN) とし、発振開始時点からこの周波数であった場
合、１／ｆ(XIN) ×32×2048秒後の時点ｔ3 でカウンタ
７は図17(F) に示すようにＨレベルのオーバーフロー信
号ｆを出力することになる。そしてこのオーバーフロー
信号ｆによりフリップフロップ８がセットされ、その出
力ａがＨレベルとなりAND 回路10がアクティブの状態に
なって、図17(D) に示すように時点ｔ3 から内部クロッ
クｉの供給を開始する。
【００３１】またインバータ16の出力がＬレベルとな
り、セレクタ６はセレクトビット20の内容のみで制御さ
れるようになる。このように発振動作の開始から内部ク
ロックｉの供給を開始するまでの時間を、カウンタ７を
用いて計時することにより発振開始直後の電圧レベル及
び発振周波数が不安定なクロックを内部クロックｉとし
てCPU 等の所定の回路へ供給しない。またセレクトビッ
ト20に“１”書込まれていない場合はセレクタ６にはOR
回路14からＬレベルの信号が与えられて、セレクタ６は
図17(G) に示すように分周クロックｆ32より低い周波数
の分周クロックｆ512 を選択するように切換わる。
り、セレクタ６はセレクトビット20の内容のみで制御さ
れるようになる。このように発振動作の開始から内部ク
ロックｉの供給を開始するまでの時間を、カウンタ７を
用いて計時することにより発振開始直後の電圧レベル及
び発振周波数が不安定なクロックを内部クロックｉとし
てCPU 等の所定の回路へ供給しない。またセレクトビッ
ト20に“１”書込まれていない場合はセレクタ６にはOR
回路14からＬレベルの信号が与えられて、セレクタ６は
図17(G) に示すように分周クロックｆ32より低い周波数
の分周クロックｆ512 を選択するように切換わる。
【００３２】また、このように内部クロックｉが供給さ
れて駆動しているCPU により、例えば時点ｔ4 でセレク
トビット21に“１”を書込むと、セレクトビット21の内
容ｓは図17(H) に示すようにＨレベルになりスイッチ11
がオフして発振回路の駆動能力が小になる。一方、CPU
によりセレクトビット20に時点ｔ5 で“１”を書込むと
セレクトビット20の内容は図17(E) に示すようにＨレベ
ルになり、その内容がセレクタ６に与えられて、図17
(G) に示すように再び分周クロックｆ32を選択する。そ
のため、周波数が異なる内部クロックｉを適宜に選択し
てCPU を駆動する。
れて駆動しているCPU により、例えば時点ｔ4 でセレク
トビット21に“１”を書込むと、セレクトビット21の内
容ｓは図17(H) に示すようにＨレベルになりスイッチ11
がオフして発振回路の駆動能力が小になる。一方、CPU
によりセレクトビット20に時点ｔ5 で“１”を書込むと
セレクトビット20の内容は図17(E) に示すようにＨレベ
ルになり、その内容がセレクタ６に与えられて、図17
(G) に示すように再び分周クロックｆ32を選択する。そ
のため、周波数が異なる内部クロックｉを適宜に選択し
てCPU を駆動する。
【００３３】一方、時点ｔ6 でセレクトビット21に
“０”を書込む (リセットする) とスイッチ11がオンし
て図17(I) に示すように発振回路の駆動能力が大とな
る。そしてｔ7 で発振停止信号STP が発生した後の時点
ｔ8 ，ｔ9 ，ｔ10における変化は、時点ｔ2 ，ｔ3 ，ｔ
4 の変化と同様となる。そして、時点ｔ10でセレクトビ
ット21に“１”を書込むとスイッチ11がオフして発振回
路の駆動能力は図17(I) に示すように小となる。このよ
うに駆動能力が小である場合に、時点ｔ12で発振停止信
号STP を発生させて発振動作を停止させた後、時点ｔ13
で割込み信号INT を発生させると、駆動能力が小の状態
で発振動作を開始することになり、発振が安定するまで
に長い時間を要し、ときには発振しない状態が起こり得
る。
“０”を書込む (リセットする) とスイッチ11がオンし
て図17(I) に示すように発振回路の駆動能力が大とな
る。そしてｔ7 で発振停止信号STP が発生した後の時点
ｔ8 ，ｔ9 ，ｔ10における変化は、時点ｔ2 ，ｔ3 ，ｔ
4 の変化と同様となる。そして、時点ｔ10でセレクトビ
ット21に“１”を書込むとスイッチ11がオフして発振回
路の駆動能力は図17(I) に示すように小となる。このよ
うに駆動能力が小である場合に、時点ｔ12で発振停止信
号STP を発生させて発振動作を停止させた後、時点ｔ13
で割込み信号INT を発生させると、駆動能力が小の状態
で発振動作を開始することになり、発振が安定するまで
に長い時間を要し、ときには発振しない状態が起こり得
る。
【００３４】次にCPU によりセレクトビット20,21 にデ
ータを書込む動作を図16及び図18により説明する。CPU
がセレクトビット21への書込み命令を解読すると、CPU
は図18(A) に示すセレクトビット21のアドレスＡi をア
ドレスバス66へ、図18(C) に示すデータＤi をデータバ
ス65へ出力し、図18(D) に示す書込み信号WRを出力す
る。そうするとアドレスデコーダ73が、このアドレスＡ
i をデコードし、図18(E) に示すようにアドレスデコー
ダ73の出力ＡをＨレベルにする。AND 回路74はこの出力
Ａと書込み信号WRとの論理積を求め、Ｄフリップフロッ
プ71のクロック端子CKへ図18(F) に示す書込み信号Ｗを
出力する。この書込み信号ＷによりＤフリップフロップ
71は、データバス65のデータをラッチする。そして書込
み信号Ｗが立下り時点で、Ｄフリップフロップ71の出力
レベルが変化してセレクトビット21に内容ｓに対応する
“１”又は“０”を書込む。
ータを書込む動作を図16及び図18により説明する。CPU
がセレクトビット21への書込み命令を解読すると、CPU
は図18(A) に示すセレクトビット21のアドレスＡi をア
ドレスバス66へ、図18(C) に示すデータＤi をデータバ
ス65へ出力し、図18(D) に示す書込み信号WRを出力す
る。そうするとアドレスデコーダ73が、このアドレスＡ
i をデコードし、図18(E) に示すようにアドレスデコー
ダ73の出力ＡをＨレベルにする。AND 回路74はこの出力
Ａと書込み信号WRとの論理積を求め、Ｄフリップフロッ
プ71のクロック端子CKへ図18(F) に示す書込み信号Ｗを
出力する。この書込み信号ＷによりＤフリップフロップ
71は、データバス65のデータをラッチする。そして書込
み信号Ｗが立下り時点で、Ｄフリップフロップ71の出力
レベルが変化してセレクトビット21に内容ｓに対応する
“１”又は“０”を書込む。
【００３５】
【発明が解決しようとする課題】前述したように従来の
マイクロコンピュータは、発振回路の消費電流を低減す
るために発振停止信号STP を発生させる以前に、セレク
トビット21に“０”を書込み、また発振動作停止状態か
ら復帰させた内部クロックｉの供給後に再びセレクトビ
ット21に“１”を書込んで、発振動作を開始させるとき
は発振回路の駆動能力を大にし、発振が安定し内部クロ
ックを供給した場合は駆動能力を小にする必要がある。
そのためCPU による書込みを指令する必要からプログラ
ムが繁雑であるばかりでなく、プログラムにそのような
書込みをする命令を書込む場合にミスが発生した場合は
発振が不確実になる虞れがある。そして誤って駆動能力
が小さいままで、発振動作を開始させると、発振が安定
するまでに長い時間を要し、最悪の場合には発振しない
虞れがあるという問題がある。
マイクロコンピュータは、発振回路の消費電流を低減す
るために発振停止信号STP を発生させる以前に、セレク
トビット21に“０”を書込み、また発振動作停止状態か
ら復帰させた内部クロックｉの供給後に再びセレクトビ
ット21に“１”を書込んで、発振動作を開始させるとき
は発振回路の駆動能力を大にし、発振が安定し内部クロ
ックを供給した場合は駆動能力を小にする必要がある。
そのためCPU による書込みを指令する必要からプログラ
ムが繁雑であるばかりでなく、プログラムにそのような
書込みをする命令を書込む場合にミスが発生した場合は
発振が不確実になる虞れがある。そして誤って駆動能力
が小さいままで、発振動作を開始させると、発振が安定
するまでに長い時間を要し、最悪の場合には発振しない
虞れがあるという問題がある。
【００３６】また、マイクロコンピュータの製品テスト
時に駆動能力を小にしている状態で発振動作した場合は
ユーザーにおいて使用した場合に発振しない状態が起こ
り得る場合があり、製品テストで製品の不良を見い出し
得ず、発振動作が不安定なマイクロコンピュータがユー
ザーに出回る虞れがあるという問題がある。更には、発
振子を用いずに、発振が安定している外部クロックをク
ロック入力端子へ入力するような場合であっても、発振
停止状態から復帰させるにはカウンタのオーバーフロー
信号を待たなければ内部クロックを供給できず、最初か
ら安定している外部クロックを入力する場合であっても
内部クロックの供給開始までに長い時間を要することに
もなる。またセレクトビットの書込み内容がプログラム
のバグ及び外来ノイズ等により思いがけない変化をする
等の危険性がある。
時に駆動能力を小にしている状態で発振動作した場合は
ユーザーにおいて使用した場合に発振しない状態が起こ
り得る場合があり、製品テストで製品の不良を見い出し
得ず、発振動作が不安定なマイクロコンピュータがユー
ザーに出回る虞れがあるという問題がある。更には、発
振子を用いずに、発振が安定している外部クロックをク
ロック入力端子へ入力するような場合であっても、発振
停止状態から復帰させるにはカウンタのオーバーフロー
信号を待たなければ内部クロックを供給できず、最初か
ら安定している外部クロックを入力する場合であっても
内部クロックの供給開始までに長い時間を要することに
もなる。またセレクトビットの書込み内容がプログラム
のバグ及び外来ノイズ等により思いがけない変化をする
等の危険性がある。
【００３７】本発明は斯かる問題に鑑み、発振動作停止
解除後にセレクトビットの内容を1度だけ書込むだけ
で、発振停止信号の発生後と、内部クロックの供給開始
後とで自動的に発振回路の駆動能力を変更することがで
きる発振回路を内蔵したマイクロコンピュータを提供す
ることを目的とする。また外部クロックが入力される場
合は、内部クロックの供給開始までの時間を短縮できる
ようにする。更には、プログラムのバグ、外来ノイズ等
によりセレクトビットの書込み内容が変化しないように
する。
解除後にセレクトビットの内容を1度だけ書込むだけ
で、発振停止信号の発生後と、内部クロックの供給開始
後とで自動的に発振回路の駆動能力を変更することがで
きる発振回路を内蔵したマイクロコンピュータを提供す
ることを目的とする。また外部クロックが入力される場
合は、内部クロックの供給開始までの時間を短縮できる
ようにする。更には、プログラムのバグ、外来ノイズ等
によりセレクトビットの書込み内容が変化しないように
する。
【００３８】
【課題を解決するための手段】本発明に係るマイクロコ
ンピュータは、発振回路の駆動能力を変更するスイッチ
のオン, オフ状態を選択するセレクトビットの内容及び
内部クロックの供給を開始させる信号の論理積により前
記スイッチをオン, オフ制御する構成にする。また、発
振させたクロックの分周クロックをカウントするカウン
タのカウント対象に周波数が高い分周クロックを選択可
能な構成にする。更には、セレクトビットをマスクオプ
ションにより構成する。
ンピュータは、発振回路の駆動能力を変更するスイッチ
のオン, オフ状態を選択するセレクトビットの内容及び
内部クロックの供給を開始させる信号の論理積により前
記スイッチをオン, オフ制御する構成にする。また、発
振させたクロックの分周クロックをカウントするカウン
タのカウント対象に周波数が高い分周クロックを選択可
能な構成にする。更には、セレクトビットをマスクオプ
ションにより構成する。
【００３９】
【作用】発振停止信号が発生した後にセレクトビットに
所定の内容を書込む。セレクトビットに書込んだ内容及
び内部クロックの供給を開始させる信号の論理が不成立
の場合は、スイッチがオンして発振回路の駆動能力が大
になり、発振動作を開始する。セレクトビットの内容及
び内部クロックの供給を開始させる信号の論理が成立の
場合は、スイッチがオフして発振回路の駆動能力が小に
なり、内部クロックの供給を開始する。これにより、発
振動作の開始から内部クロックの供給開始までの期間
は、発振回路の駆動能力が大に、内部クロックの供給開
始後は発振かかいろの駆動能力が小に自動的に切換わ
る。
所定の内容を書込む。セレクトビットに書込んだ内容及
び内部クロックの供給を開始させる信号の論理が不成立
の場合は、スイッチがオンして発振回路の駆動能力が大
になり、発振動作を開始する。セレクトビットの内容及
び内部クロックの供給を開始させる信号の論理が成立の
場合は、スイッチがオフして発振回路の駆動能力が小に
なり、内部クロックの供給を開始する。これにより、発
振動作の開始から内部クロックの供給開始までの期間
は、発振回路の駆動能力が大に、内部クロックの供給開
始後は発振かかいろの駆動能力が小に自動的に切換わ
る。
【００４０】また、周波数が高い分周クロックをカウン
タがカウントすると短時間に所定カウント数に達して、
内部クロックの供給を開始させる信号が得られて、内部
クロックの供給開始までの時間が短縮する。更に、セレ
クトビットをマスクオペションで構成すると、プログラ
ムのバグ、外来ノイズ等によりセレクトビットのデータ
が変化しない。
タがカウントすると短時間に所定カウント数に達して、
内部クロックの供給を開始させる信号が得られて、内部
クロックの供給開始までの時間が短縮する。更に、セレ
クトビットをマスクオペションで構成すると、プログラ
ムのバグ、外来ノイズ等によりセレクトビットのデータ
が変化しない。
【００４１】
【実施例】以下本発明をその実施例を示す図面により詳
述する。図１は本発明に係るマイクロコンピュータの要
部の構成を示すブロック図である。マイクロコンピュー
タには図示していないセラミック共振子又は水晶発振子
とともに発振用のコンデンサ等が接続され、クロックが
入力されるクロック入力端子１と、クロックを出力する
クロック出力端子２とを備えている。クロック入力端子
１はNAND回路３及びNAND回路４の各一入力端子と接続さ
れている。割込み信号INT が一入力端子へ、リセット信
号RST が他入力端子へ入力されるOR回路Ｏの出力端子は
RSフリップフロップ９のセット端子Ｓと接続されてお
り、RSフリップフロップ９のリセット端子には発振停止
信号STP が入力される。
述する。図１は本発明に係るマイクロコンピュータの要
部の構成を示すブロック図である。マイクロコンピュー
タには図示していないセラミック共振子又は水晶発振子
とともに発振用のコンデンサ等が接続され、クロックが
入力されるクロック入力端子１と、クロックを出力する
クロック出力端子２とを備えている。クロック入力端子
１はNAND回路３及びNAND回路４の各一入力端子と接続さ
れている。割込み信号INT が一入力端子へ、リセット信
号RST が他入力端子へ入力されるOR回路Ｏの出力端子は
RSフリップフロップ９のセット端子Ｓと接続されてお
り、RSフリップフロップ９のリセット端子には発振停止
信号STP が入力される。
【００４２】RSフリップフロップ９の出力端子ＱはNAND
回路３，４の各他入力端子と接続されている。NAND回路
４の出力端子は、駆動能力変更手段たるスイッチ11を介
して、NAND回路３，４からのクロックを分周する分周器
５の入力側と接続されており、またクロック出力端子２
と、NAND回路３の出力端子と、AND 回路10の一入力端子
とに接続されている。分周器５の出力側は、分周器５か
ら出力される周波数が異なる分周クロックを選択するセ
レクタ６の入力側と接続されており、その出力側はウォ
ッチドッグタイマとしても使用するカウンタ７の入力側
と接続されている。
回路３，４の各他入力端子と接続されている。NAND回路
４の出力端子は、駆動能力変更手段たるスイッチ11を介
して、NAND回路３，４からのクロックを分周する分周器
５の入力側と接続されており、またクロック出力端子２
と、NAND回路３の出力端子と、AND 回路10の一入力端子
とに接続されている。分周器５の出力側は、分周器５か
ら出力される周波数が異なる分周クロックを選択するセ
レクタ６の入力側と接続されており、その出力側はウォ
ッチドッグタイマとしても使用するカウンタ７の入力側
と接続されている。
【００４３】カウンタ７の出力側はOR回路12の一入力端
子と接続されており、その他入力端子にはリセット信号
RST が入力される。またリセット信号RST はカウンタ７
に与えられる。OR回路12の出力端子はRSフリップフロッ
プ８のセット端子Ｓと接続され、そのリセット端子Ｒに
は発振停止信号STP が入力される。RSフリップフロップ
８の出力端子ＱはAND 回路13の一入力端子及びAND 回路
10の他入力端子と接続されており、またインバータ16を
介してOR回路14の一入力端子と接続されている。OR回路
14の他入力端子は、分周器５からの分周クロックを選択
する内容を、CPU により書込むことができるレジスタか
らなるクロック選択手段たるセレクトビット20と接続さ
れている。OR回路14の出力はセレクタ６へ与えられる。
子と接続されており、その他入力端子にはリセット信号
RST が入力される。またリセット信号RST はカウンタ７
に与えられる。OR回路12の出力端子はRSフリップフロッ
プ８のセット端子Ｓと接続され、そのリセット端子Ｒに
は発振停止信号STP が入力される。RSフリップフロップ
８の出力端子ＱはAND 回路13の一入力端子及びAND 回路
10の他入力端子と接続されており、またインバータ16を
介してOR回路14の一入力端子と接続されている。OR回路
14の他入力端子は、分周器５からの分周クロックを選択
する内容を、CPU により書込むことができるレジスタか
らなるクロック選択手段たるセレクトビット20と接続さ
れている。OR回路14の出力はセレクタ６へ与えられる。
【００４４】図示していないCPU により内容を書込むこ
とができ、スイッチ11のオン, オフを選択するレジスタ
からなる駆動能力選択手段たるセレクトビット21はAND
回路13の他入力端子と接続されている。AND 回路13の出
力はオン, オフ制御信号としてスイッチ11へ与えられ
る。そしてNAND回路３，４及びスイッチ11により発振回
路部分50が構成されている。
とができ、スイッチ11のオン, オフを選択するレジスタ
からなる駆動能力選択手段たるセレクトビット21はAND
回路13の他入力端子と接続されている。AND 回路13の出
力はオン, オフ制御信号としてスイッチ11へ与えられ
る。そしてNAND回路３，４及びスイッチ11により発振回
路部分50が構成されている。
【００４５】分周器５、セレクタ６及びカウンタ７は図
13に示す構成となっており、発振回路部分50は図14に示
す構成となっている。クロック入力端子１とクロック出
力端子２との間に例えばセラミック共振子311 を外部接
続する場合は図15に示す如く構成される。また、セレク
トビット20,21 は図16に示す如く構成される。そして、
これらは前述したと同様の動作をする。
13に示す構成となっており、発振回路部分50は図14に示
す構成となっている。クロック入力端子１とクロック出
力端子２との間に例えばセラミック共振子311 を外部接
続する場合は図15に示す如く構成される。また、セレク
トビット20,21 は図16に示す如く構成される。そして、
これらは前述したと同様の動作をする。
【００４６】次にこのように構成したマイクロコンピュ
ータの動作を、各部信号のタイミングチャートを示す図
２とともに説明する。マイクロコンピュータ310 にセレ
クト共振子311 、抵抗312 及びコンデンサ313,314 を接
続した状態で、所定の電源電圧を供給し、図２(A) に示
すようにリセット信号RST が発生した状態では、RSフリ
ップフロップ８，９がともにセット状態となり、出力ｐ
はＨレベルに、出力ａは図２(C) に示すようにＨレベル
になる。またセレクトビット20,21 及びカウンタ７がリ
セットされる。このような状態ではセレクトビット21の
内容ｓはＬレベルであるからAND 回路13の出力saはＬレ
ベルとなり、スイッチ11はオンする。
ータの動作を、各部信号のタイミングチャートを示す図
２とともに説明する。マイクロコンピュータ310 にセレ
クト共振子311 、抵抗312 及びコンデンサ313,314 を接
続した状態で、所定の電源電圧を供給し、図２(A) に示
すようにリセット信号RST が発生した状態では、RSフリ
ップフロップ８，９がともにセット状態となり、出力ｐ
はＨレベルに、出力ａは図２(C) に示すようにＨレベル
になる。またセレクトビット20,21 及びカウンタ７がリ
セットされる。このような状態ではセレクトビット21の
内容ｓはＬレベルであるからAND 回路13の出力saはＬレ
ベルとなり、スイッチ11はオンする。
【００４７】またRSフリップフロップ９の出力ｐはＨレ
ベルであるので、NAND回路３，４はともにアクティブの
状態になり、クロック入力端子１のクロックを反転して
クロック出力端子２へ出力し、クロック入力端子１とク
ロック出力端子２との間に接続されているセラミック共
振子311 が発振動作して、図２(B) に示すようにクロッ
ク入力端子１及びクロック出力端子２に夫々逆相の正弦
波電圧からなるクロックが発生する。ここではスイッチ
11がオンしているからNAND回路３，４の出力が加わって
発振回路の駆動能力が大となり確実に発振して発振動作
は短時間に安定することになる。そしてこのクロックの
発振周波数はセラミック共振子311 の共振特性により定
まる。
ベルであるので、NAND回路３，４はともにアクティブの
状態になり、クロック入力端子１のクロックを反転して
クロック出力端子２へ出力し、クロック入力端子１とク
ロック出力端子２との間に接続されているセラミック共
振子311 が発振動作して、図２(B) に示すようにクロッ
ク入力端子１及びクロック出力端子２に夫々逆相の正弦
波電圧からなるクロックが発生する。ここではスイッチ
11がオンしているからNAND回路３，４の出力が加わって
発振回路の駆動能力が大となり確実に発振して発振動作
は短時間に安定することになる。そしてこのクロックの
発振周波数はセラミック共振子311 の共振特性により定
まる。
【００４８】そして発振動作開始後、分周器５は入力さ
れたクロックを２分周回路101 〜109 で次々と分周して
いく。クロック出力端子2 のクロック周波数をｆOUT と
すると、２分周回路101 から出力される分周クロックの
周波数ｆ2 はｆOUT ／2 となり、また２分周回路103 か
ら出力される分周クロックの周波数ｆ8 はｆOUT ／8と
なる。ここでフリップフロップ８の出力ａがＨレベルで
あり、セレクトビット20の内容がＬレベルであるのでセ
レクタ６のトランスファゲート161 がオンし、トランス
ファゲート162 がオフしていて図２(G) に示すように２
分周回路109 が出力する分周クロックｆ512 を選択し、
バッファ163 を通してカウンタ７へ入力される。
れたクロックを２分周回路101 〜109 で次々と分周して
いく。クロック出力端子2 のクロック周波数をｆOUT と
すると、２分周回路101 から出力される分周クロックの
周波数ｆ2 はｆOUT ／2 となり、また２分周回路103 か
ら出力される分周クロックの周波数ｆ8 はｆOUT ／8と
なる。ここでフリップフロップ８の出力ａがＨレベルで
あり、セレクトビット20の内容がＬレベルであるのでセ
レクタ６のトランスファゲート161 がオンし、トランス
ファゲート162 がオフしていて図２(G) に示すように２
分周回路109 が出力する分周クロックｆ512 を選択し、
バッファ163 を通してカウンタ７へ入力される。
【００４９】カウンタ７はリセット状態では全て“０”
(00016）の状態にリセットされていて、リセット解除後
にこの分周クロックｆ512 のカウントを開始する。な
お、カウンタ７は発振が安定している期間、即ち後述す
る発振動作が停止状態にある期間及び発振動作開始から
内部クロックを供給するまでの期間を除く期間には、CP
U の暴走を検出して、割込み信号を出力する監視タイマ
（ウォッチドックタイマ）としても機能する。
(00016）の状態にリセットされていて、リセット解除後
にこの分周クロックｆ512 のカウントを開始する。な
お、カウンタ７は発振が安定している期間、即ち後述す
る発振動作が停止状態にある期間及び発振動作開始から
内部クロックを供給するまでの期間を除く期間には、CP
U の暴走を検出して、割込み信号を出力する監視タイマ
（ウォッチドックタイマ）としても機能する。
【００５０】またフリップフロップ８の出力ａがＨレベ
ルのためAND 回路10はアクティブの状態となり、AND 回
路10からクロック出力端子２のクロックを図２(D) に示
す内部クロックｉとして、図示しないCPU 等の所定の回
路へ供給する。なお、マイクロコンピュータによって
は、図13に示す２分周回路101 から出力される分周クロ
ックｆ2 と同じ分周クロックｘを、クロック出力端子２
からのクロックに代えてAND 回路10へ入力するものがあ
る。
ルのためAND 回路10はアクティブの状態となり、AND 回
路10からクロック出力端子２のクロックを図２(D) に示
す内部クロックｉとして、図示しないCPU 等の所定の回
路へ供給する。なお、マイクロコンピュータによって
は、図13に示す２分周回路101 から出力される分周クロ
ックｆ2 と同じ分周クロックｘを、クロック出力端子２
からのクロックに代えてAND 回路10へ入力するものがあ
る。
【００５１】このようにして時点ｔ0 でリセットが解除
された後、マイクロコンピュータ内のCPU は、内部クロ
ックｉによって起動して所定のプログラムを実行してい
く。またカウンタ７は前述したようにして初期値 00016
からカウントアップして、カウント値が所定値に達して
オーバーフローした場合にはオーバーフロー信号ｆを出
力する。カウンタ７をCPU の監視タイマ（ウォッチドッ
グタイマ）として使用している場合はオーバーフロー信
号によりマスク不可割込みが発生するので、このような
マスク不可割込みを防ぐためにカウント値がオーバーフ
ローする前にプログラムによりカウンタ７をリセットし
て、カウント値を初期値 00016に戻している。
された後、マイクロコンピュータ内のCPU は、内部クロ
ックｉによって起動して所定のプログラムを実行してい
く。またカウンタ７は前述したようにして初期値 00016
からカウントアップして、カウント値が所定値に達して
オーバーフローした場合にはオーバーフロー信号ｆを出
力する。カウンタ７をCPU の監視タイマ（ウォッチドッ
グタイマ）として使用している場合はオーバーフロー信
号によりマスク不可割込みが発生するので、このような
マスク不可割込みを防ぐためにカウント値がオーバーフ
ローする前にプログラムによりカウンタ７をリセットし
て、カウント値を初期値 00016に戻している。
【００５２】またカウンタ７は図13のリセット制御回路
170 に示すように、リセット信号RST 、カウンタ７への
書込み信号WRT 及びオーバーフロー信号ｆによりリセッ
トされる。なお、セレクトビット20は、監視タイマとし
て使用しているときにカウンタ７のカウント対象に分周
クロックｆ32，ｆ512 のいずれかを選択するビットであ
り、リセット信号RST が発生した後に分周クロックｆ
512 を選択している場合は、セレクトビット20に“１”
を書込むことにより分周クロックｆ32を選択する。
170 に示すように、リセット信号RST 、カウンタ７への
書込み信号WRT 及びオーバーフロー信号ｆによりリセッ
トされる。なお、セレクトビット20は、監視タイマとし
て使用しているときにカウンタ７のカウント対象に分周
クロックｆ32，ｆ512 のいずれかを選択するビットであ
り、リセット信号RST が発生した後に分周クロックｆ
512 を選択している場合は、セレクトビット20に“１”
を書込むことにより分周クロックｆ32を選択する。
【００５３】このようにリセット信号RST が発生した
後、セレクトビット21はリセットされて図２(I) に示す
ように“０”となっており、その内容ｓはＬレベルとな
る。またフリップフロップ８がセットされて、その出力
ａがＨレベルとなる。そのためAND 回路13の出力saがＬ
レベルとなり、スイッチ11がオンして、図２(K) に示す
ように発振回路は駆動能力が大の状態となる。
後、セレクトビット21はリセットされて図２(I) に示す
ように“０”となっており、その内容ｓはＬレベルとな
る。またフリップフロップ８がセットされて、その出力
ａがＨレベルとなる。そのためAND 回路13の出力saがＬ
レベルとなり、スイッチ11がオンして、図２(K) に示す
ように発振回路は駆動能力が大の状態となる。
【００５４】さて、時点ｔ1 で発振停止信号STP が発生
するとRSフリップフロップ９の出力ｐがＬレベルにな
り、NAND回路３，４が非アクティブの状態にならず、発
振動作が停止する。またRSフリップフロップ８の出力ａ
がＬレベルとなり、OR回路14の出力がＨレベルになっ
て、図２(G) に示すようにセレクタ６は分周クロックｆ
32を選択する。また出力ａがＬレベルになったことによ
りAND 回路10が非アクティブの状態となり内部クロック
ｉの供給が図２(D) に示すように停止する。
するとRSフリップフロップ９の出力ｐがＬレベルにな
り、NAND回路３，４が非アクティブの状態にならず、発
振動作が停止する。またRSフリップフロップ８の出力ａ
がＬレベルとなり、OR回路14の出力がＨレベルになっ
て、図２(G) に示すようにセレクタ６は分周クロックｆ
32を選択する。また出力ａがＬレベルになったことによ
りAND 回路10が非アクティブの状態となり内部クロック
ｉの供給が図２(D) に示すように停止する。
【００５５】その後、時点ｔ2 で割込み信号INT が発生
すると、出力ｐがＨレベルとなりNAND回路３，４がアク
ティブの状態となって図２(B) に示すように発振動作を
開始してクロックが発生し、分周器５へ入力する。そし
て、セレクタ６が選択している分周クロックｆ32をカウ
ンタ７がカウントして図２(H) に示すようにオーバーフ
ロー信号ｆを出力すると、RSフリップフロップ８がセッ
トされてAND 回路10がアクティブの状態になって、時点
ｔ3 から図２(D) に示すように内部クロックｉの供給を
開始する。
すると、出力ｐがＨレベルとなりNAND回路３，４がアク
ティブの状態となって図２(B) に示すように発振動作を
開始してクロックが発生し、分周器５へ入力する。そし
て、セレクタ６が選択している分周クロックｆ32をカウ
ンタ７がカウントして図２(H) に示すようにオーバーフ
ロー信号ｆを出力すると、RSフリップフロップ８がセッ
トされてAND 回路10がアクティブの状態になって、時点
ｔ3 から図２(D) に示すように内部クロックｉの供給を
開始する。
【００５６】次に時点ｔ4 でCPU によって図２(I) に示
すようにセレクトビット21に“１”を書込むと、AND 回
路13の出力saが図２(J) に示すようにＨレベルとなりス
イッチ11がオフして、NAND回路４が切離され発振回路の
駆動能力が小になり、少ない消費電流で発振を継続させ
ることになる。次に時点ｔ5 でCPU により図２(E) に示
すようにセレクトビット20に“１”を書込むと、OR回路
14の出力がＨレベルになり、セレクタ６は分周クロック
ｆ32を選択して、それを内部クロックｉとしてCPU に供
給することになる。
すようにセレクトビット21に“１”を書込むと、AND 回
路13の出力saが図２(J) に示すようにＨレベルとなりス
イッチ11がオフして、NAND回路４が切離され発振回路の
駆動能力が小になり、少ない消費電流で発振を継続させ
ることになる。次に時点ｔ5 でCPU により図２(E) に示
すようにセレクトビット20に“１”を書込むと、OR回路
14の出力がＨレベルになり、セレクタ６は分周クロック
ｆ32を選択して、それを内部クロックｉとしてCPU に供
給することになる。
【００５７】このように発振回路の駆動能力を小にして
いる状態で、時点ｔ7 で発振停止信号STP が発生する
と、時点ｔ1 における動作と同様に発振動作が停止し、
内部クロックｉの供給が停止する。そして発振停止信号
STP の発生によりRSフリップフロップ８の出力ａがＬレ
ベルになり、AND 回路13の出力saがＬレベルとなりスイ
ッチ11がオンして駆動能力が大の状態になる。したがっ
て、次に時点ｔ8 で割込み信号INT が発生すると、時点
ｔ2 の場合の動作と同様に駆動能力が大の状態で発振動
作を開始する。また時点ｔ3 の場合と同様にカウンタ７
からオーバーフロー信号が出力されると、RSフリップフ
ロップ８の出力ａがＨレベルとなりAND 回路13の出力sa
がＨレベルとなってスイッチ11がオフし図２(K) に示す
ように駆動能力が小になる。次に時点ｔ12で発振停止信
号STP が発生すると時点ｔ7 の場合と同様に駆動能力は
大になる。
いる状態で、時点ｔ7 で発振停止信号STP が発生する
と、時点ｔ1 における動作と同様に発振動作が停止し、
内部クロックｉの供給が停止する。そして発振停止信号
STP の発生によりRSフリップフロップ８の出力ａがＬレ
ベルになり、AND 回路13の出力saがＬレベルとなりスイ
ッチ11がオンして駆動能力が大の状態になる。したがっ
て、次に時点ｔ8 で割込み信号INT が発生すると、時点
ｔ2 の場合の動作と同様に駆動能力が大の状態で発振動
作を開始する。また時点ｔ3 の場合と同様にカウンタ７
からオーバーフロー信号が出力されると、RSフリップフ
ロップ８の出力ａがＨレベルとなりAND 回路13の出力sa
がＨレベルとなってスイッチ11がオフし図２(K) に示す
ように駆動能力が小になる。次に時点ｔ12で発振停止信
号STP が発生すると時点ｔ7 の場合と同様に駆動能力は
大になる。
【００５８】このようにリセット信号RST の発生後に一
度だけセレクトビット21に“１”を書込めば、その後は
発振停止信号STP が発生すると発振回路の駆動能力が大
になりオーバーフロー信号ｆが出力されると駆動能力が
小になる。そして発振動作を確実に開始させ得、内部ク
ロックの供給後は消費電流を低減させることができる。
そのため従来のように発振停止信号STP が発生する以前
にその都度、セレクトビット21に“１”を書込む必要が
なく、CPU が実行するプログラムが複雑にならない。ま
たプログラムにそのような書込みの命令を書込まないか
ら、その書込みミスで発振動作が不確実になる虞れはな
い。
度だけセレクトビット21に“１”を書込めば、その後は
発振停止信号STP が発生すると発振回路の駆動能力が大
になりオーバーフロー信号ｆが出力されると駆動能力が
小になる。そして発振動作を確実に開始させ得、内部ク
ロックの供給後は消費電流を低減させることができる。
そのため従来のように発振停止信号STP が発生する以前
にその都度、セレクトビット21に“１”を書込む必要が
なく、CPU が実行するプログラムが複雑にならない。ま
たプログラムにそのような書込みの命令を書込まないか
ら、その書込みミスで発振動作が不確実になる虞れはな
い。
【００５９】図３は本発明に係るマイクロコンピュータ
の他の実施例の要部構成を示すブロック図である。カウ
ンタ７からオーバーフロー信号ｆと、オーバーフローｆ
に先行して出力される出力信号ｇ（図13参照) とが出力
されるようになっている。出力信号ｇはOR回路26の一入
力端子へ入力され、その他入力端子にはリセット信号RS
T が入力される。OR回路26の出力端子はRSフリップフロ
ップ25のセット端子Ｓと接続され、RSフリップフロップ
25のリセット端子ＲはRSフリップフロップ８のリセット
端子Ｒと接続されている。RSフリップフロップ25の出力
端子ＱはAND 回路13の一入力端子と接続されている。そ
れ以外の構成は図１に示したマイクロコンピュータの構
成と同様となっており、同一構成部分には同一符号を付
している。
の他の実施例の要部構成を示すブロック図である。カウ
ンタ７からオーバーフロー信号ｆと、オーバーフローｆ
に先行して出力される出力信号ｇ（図13参照) とが出力
されるようになっている。出力信号ｇはOR回路26の一入
力端子へ入力され、その他入力端子にはリセット信号RS
T が入力される。OR回路26の出力端子はRSフリップフロ
ップ25のセット端子Ｓと接続され、RSフリップフロップ
25のリセット端子ＲはRSフリップフロップ８のリセット
端子Ｒと接続されている。RSフリップフロップ25の出力
端子ＱはAND 回路13の一入力端子と接続されている。そ
れ以外の構成は図１に示したマイクロコンピュータの構
成と同様となっており、同一構成部分には同一符号を付
している。
【００６０】次にこのマイクロコンピュータの動作を、
各部信号のタイミングチャートを示す図４とともに説明
する。時点ｔ1 からｔ5 までの動作は時点ｔ21で出力信
号ｇがカウンタ７から出力され、フリップフロップ25の
出力ｂが図４(H) に示すようにＨレベルになるが、図１
におけるマイクロコンピュータの動作と同様である。
各部信号のタイミングチャートを示す図４とともに説明
する。時点ｔ1 からｔ5 までの動作は時点ｔ21で出力信
号ｇがカウンタ７から出力され、フリップフロップ25の
出力ｂが図４(H) に示すようにＨレベルになるが、図１
におけるマイクロコンピュータの動作と同様である。
【００６１】ところで、時点ｔ7 で発振停止信号STP が
発生するとRSフリップフロップ９の出力端子ＱがＬレベ
ルになりNAND回路３，４の出力がＨレベルに固定されて
図４(B) に示すように発振動作が停止する。またRSフリ
ップフロップ８の出力ａがＬレベルになって図４(D) に
示すように内部クロックｉの供給が停止する。更にRSフ
リップフロップ25の出力ｂがＬレベルになり、AND 回路
13の出力sbがＬレベルになってスイッチ11がオンして発
振回路の駆動能力は図４(K) に示すように大になる。
発生するとRSフリップフロップ９の出力端子ＱがＬレベ
ルになりNAND回路３，４の出力がＨレベルに固定されて
図４(B) に示すように発振動作が停止する。またRSフリ
ップフロップ８の出力ａがＬレベルになって図４(D) に
示すように内部クロックｉの供給が停止する。更にRSフ
リップフロップ25の出力ｂがＬレベルになり、AND 回路
13の出力sbがＬレベルになってスイッチ11がオンして発
振回路の駆動能力は図４(K) に示すように大になる。
【００６２】その後時点ｔ8 で割込み信号INT が発生す
るとRSフリップフロップ９の出力ｐがＨレベルとなりNA
ND回路３，４がアクティブの状態になり図４(B) に示す
ように発振動作を開始する。このとき出力ａがＬレベル
でありOR回路14の出力がＨレベルとなってセレクタ６は
分周クロックｆ32を選択している。そしてカウンタ７が
分周クロックｆ32のカウントを開始し、時点ｔ22でオー
バーフロー信号ｆに先行して出力信号ｇを出力する。そ
れによってRSフリップフロップ25の出力ｂが図４(H) に
示すようにＨレベルとなり、AND 回路13の出力sbが図４
(J) に示すようにＨレベルとなってスイッチ11がオフ
し、発振回路の駆動能力が小となる。その後、時点ｔ9
でカウンタ７から図４(F) に示すようにオーバーフロー
信号ｆが出力されて、RSフリップフロップ８の出力ａが
Ｈレベルになり図４(D) に示すように内部クロックｉの
供給を開始する。
るとRSフリップフロップ９の出力ｐがＨレベルとなりNA
ND回路３，４がアクティブの状態になり図４(B) に示す
ように発振動作を開始する。このとき出力ａがＬレベル
でありOR回路14の出力がＨレベルとなってセレクタ６は
分周クロックｆ32を選択している。そしてカウンタ７が
分周クロックｆ32のカウントを開始し、時点ｔ22でオー
バーフロー信号ｆに先行して出力信号ｇを出力する。そ
れによってRSフリップフロップ25の出力ｂが図４(H) に
示すようにＨレベルとなり、AND 回路13の出力sbが図４
(J) に示すようにＨレベルとなってスイッチ11がオフ
し、発振回路の駆動能力が小となる。その後、時点ｔ9
でカウンタ７から図４(F) に示すようにオーバーフロー
信号ｆが出力されて、RSフリップフロップ８の出力ａが
Ｈレベルになり図４(D) に示すように内部クロックｉの
供給を開始する。
【００６３】これによりスイッチ11がオン, オフ動作に
よってNAND回路４でクロックにノイズが生じても、その
ノイズ発生時点で内部クロックｉの供給を開始しないか
らノイズが生じている内部クロックｉの供給を未然に防
止する。なお、RSフリップフロップ25の出力ｂをカウン
タの出力信号ｇをRSフリップフロップ25へ入力して得ら
れるようにしたが、RSフリップフロップ８の出力ａを、
出力ｂの代わりに用いて、出力ｂを例えば周波数が高い
分周クロックｆ2 等を遅延回路により遅延させて出力ａ
を得るようにしてもよい。
よってNAND回路４でクロックにノイズが生じても、その
ノイズ発生時点で内部クロックｉの供給を開始しないか
らノイズが生じている内部クロックｉの供給を未然に防
止する。なお、RSフリップフロップ25の出力ｂをカウン
タの出力信号ｇをRSフリップフロップ25へ入力して得ら
れるようにしたが、RSフリップフロップ８の出力ａを、
出力ｂの代わりに用いて、出力ｂを例えば周波数が高い
分周クロックｆ2 等を遅延回路により遅延させて出力ａ
を得るようにしてもよい。
【００６４】ところでこのようなマイクロコンピュータ
を用いる応用システムでは、発振回路を内蔵しているマ
イクロコンピュータと別のデバイスでクロックを生成し
て、生成したクロックをクロック入力端子１へ入力させ
る場合がある。その場合、クロックは外部から与えられ
るから、発振回路部分50の駆動能力は、自ら発振動作す
る場合に比べて極めて小さくてよい。また駆動能力が小
さい方が消費電流が少なく有利である。そこで、発振回
路の駆動能力を前述した大, 小の他に、極小の駆動能力
も得られる構成にすることが考えられる。
を用いる応用システムでは、発振回路を内蔵しているマ
イクロコンピュータと別のデバイスでクロックを生成し
て、生成したクロックをクロック入力端子１へ入力させ
る場合がある。その場合、クロックは外部から与えられ
るから、発振回路部分50の駆動能力は、自ら発振動作す
る場合に比べて極めて小さくてよい。また駆動能力が小
さい方が消費電流が少なく有利である。そこで、発振回
路の駆動能力を前述した大, 小の他に、極小の駆動能力
も得られる構成にすることが考えられる。
【００６５】図５はこのようにして発振回路の駆動能力
を大小及び極小が選択できるマイクロコンピュータの他
の実施例の要部構成を示すブロック図である。RSフリッ
プフロップ９の出力端子Ｑは、NAND回路35の一入力端子
と接続されており、その他入力端子はクロック入力端子
１と共通に接続されている。NAND回路35の出力端子はス
イッチ31を介して分周器５の入力側と、クロック出力端
子２とに接続されている。図示しないCPU により駆動能
力を選択すべき内容が書込まれるセレクトビット22はAN
D 回路33の一入力端子と接続されており、その他入力端
子はRSフリップフロップ８の出力端子Ｑと接続されてい
る。AND 回路33の出力sdはスイッチ31のオン, オフ制御
信号としてスイッチ31へ与えられている。
を大小及び極小が選択できるマイクロコンピュータの他
の実施例の要部構成を示すブロック図である。RSフリッ
プフロップ９の出力端子Ｑは、NAND回路35の一入力端子
と接続されており、その他入力端子はクロック入力端子
１と共通に接続されている。NAND回路35の出力端子はス
イッチ31を介して分周器５の入力側と、クロック出力端
子２とに接続されている。図示しないCPU により駆動能
力を選択すべき内容が書込まれるセレクトビット22はAN
D 回路33の一入力端子と接続されており、その他入力端
子はRSフリップフロップ８の出力端子Ｑと接続されてい
る。AND 回路33の出力sdはスイッチ31のオン, オフ制御
信号としてスイッチ31へ与えられている。
【００６６】なお、NAND回路３の駆動能力はNAND回路
４，35に比べて極めて小さく、クロック入力端子１とク
ロック出力端子２との間にセラミック共振子を接続した
場合には安定した発振が期待できない程度の駆動能力に
なすべく選定されている。それ以外の構成は図１に示し
たマイクロコンピュータの構成と同様となっており、同
一構成部分には同一符号を付している。
４，35に比べて極めて小さく、クロック入力端子１とク
ロック出力端子２との間にセラミック共振子を接続した
場合には安定した発振が期待できない程度の駆動能力に
なすべく選定されている。それ以外の構成は図１に示し
たマイクロコンピュータの構成と同様となっており、同
一構成部分には同一符号を付している。
【００６７】図６は図５における発振回路部分40の具体
的構成を示すブロック図である。RSフリップフロップ９
の出力ｐはNOR 回路57、NOR 回路47の各一入力端子と、
Ｐチャネルトランジスタ41のゲートと、Ｎチャネルトラ
ンジスタ56のゲートと、インバータ59とに入力される。
インバータ59の出力端子はＰチャネルトランジスタ53の
ゲートと接続されている。AND 回路13の出力saはインバ
ータ49を介してNOR 回路57の他入力端子へ入力される。
AND 回路33の出力sdはインバータ46を介してNOR 回路47
の他入力端子へ入力される。
的構成を示すブロック図である。RSフリップフロップ９
の出力ｐはNOR 回路57、NOR 回路47の各一入力端子と、
Ｐチャネルトランジスタ41のゲートと、Ｎチャネルトラ
ンジスタ56のゲートと、インバータ59とに入力される。
インバータ59の出力端子はＰチャネルトランジスタ53の
ゲートと接続されている。AND 回路13の出力saはインバ
ータ49を介してNOR 回路57の他入力端子へ入力される。
AND 回路33の出力sdはインバータ46を介してNOR 回路47
の他入力端子へ入力される。
【００６８】NOR 回路57の出力端子は、Ｐチャネルトラ
ンジスタ52のゲートと接続され、インバータ58を介して
Ｎチャネルトランジスタ45のゲートと接続されている。
NOR回路47の出力端子はＰチャネルトランジスタ42のゲ
ートと接続され、インバータ48を介してＮチャネルトラ
ンジスタ45のゲートと接続されている。Ｐチャネルトラ
ンジスタ42とＮチャネルトランジスタ45との直列回路
と、Ｐチャネルトランジスタ52とＮチャネルトランジス
タ55との直列回路と、Ｐチャネルトランジスタ53とＮチ
ャネルトランジスタ56との直列回路とが並列接続されて
おり、その並列回路の一端子はＰチャネルトランジスタ
51を介して直流電源ＶD と接続され、他端子はＮチャネ
ルトランジスタ54を介して接地されている。Ｐチャネル
トランジスタ51及びＮチャネルトランジスタ54の各ゲー
トはクロック入力端子１と接続されている。直流電源Ｖ
D はＰチャネルトランジスタ41を介してクロック出力端
子２と接続されている。
ンジスタ52のゲートと接続され、インバータ58を介して
Ｎチャネルトランジスタ45のゲートと接続されている。
NOR回路47の出力端子はＰチャネルトランジスタ42のゲ
ートと接続され、インバータ48を介してＮチャネルトラ
ンジスタ45のゲートと接続されている。Ｐチャネルトラ
ンジスタ42とＮチャネルトランジスタ45との直列回路
と、Ｐチャネルトランジスタ52とＮチャネルトランジス
タ55との直列回路と、Ｐチャネルトランジスタ53とＮチ
ャネルトランジスタ56との直列回路とが並列接続されて
おり、その並列回路の一端子はＰチャネルトランジスタ
51を介して直流電源ＶD と接続され、他端子はＮチャネ
ルトランジスタ54を介して接地されている。Ｐチャネル
トランジスタ51及びＮチャネルトランジスタ54の各ゲー
トはクロック入力端子１と接続されている。直流電源Ｖ
D はＰチャネルトランジスタ41を介してクロック出力端
子２と接続されている。
【００６９】次にこのように構成したマイクロコンピュ
ータの動作を説明する。セレクトビット21,22 の内容に
よりスイッチ11,31 を各別にオン, オフ制御して発振回
路の駆動能力を変更する。それ以外の動作は図１に示し
たマイクロコンピュータの動作と同様に動作する。そし
て、例えば表１に示すようにセレクトビット21,22 に
“１”又は“０”を書込むことにより発振回路の駆動能
力を変更できる。
ータの動作を説明する。セレクトビット21,22 の内容に
よりスイッチ11,31 を各別にオン, オフ制御して発振回
路の駆動能力を変更する。それ以外の動作は図１に示し
たマイクロコンピュータの動作と同様に動作する。そし
て、例えば表１に示すようにセレクトビット21,22 に
“１”又は“０”を書込むことにより発振回路の駆動能
力を変更できる。
【００７０】
【表１】
【００７１】即ち、例えばセレクトビット21,22 にとも
に“１”を書込んだ場合、その駆動能力は５％で最低と
なり、クロック入力端子１に外部クロックを入力する場
合は、極めて小さい駆動能力になし得、消費電流を極め
て少なくできる。
に“１”を書込んだ場合、その駆動能力は５％で最低と
なり、クロック入力端子１に外部クロックを入力する場
合は、極めて小さい駆動能力になし得、消費電流を極め
て少なくできる。
【００７２】図７は本発明に係るマイクロコンピュータ
要部の更に他の実施例の構成を示すブロック図である。
発振動作停止時の分周クロックを選択する内容を書込む
クロック選択手段たるセレクトビット23と、その内容を
も与えることができるセレクタ62とを備えている。セレ
クトビット23はAND 回路15の一入力端子と接続されてお
り、その他入力端子はインバータ16の出力側と接続され
ている。AND 回路15の出力ｓ5 はセレクタ62へ与えられ
る。それ以外の構成は図１に示したマイクロコンピュー
タの構成と同様であり、同一構成部分には同一符号を付
している。
要部の更に他の実施例の構成を示すブロック図である。
発振動作停止時の分周クロックを選択する内容を書込む
クロック選択手段たるセレクトビット23と、その内容を
も与えることができるセレクタ62とを備えている。セレ
クトビット23はAND 回路15の一入力端子と接続されてお
り、その他入力端子はインバータ16の出力側と接続され
ている。AND 回路15の出力ｓ5 はセレクタ62へ与えられ
る。それ以外の構成は図１に示したマイクロコンピュー
タの構成と同様であり、同一構成部分には同一符号を付
している。
【００７３】図８はセレクタ62の具体的構成を示すブロ
ック図である。分周器５から入力される分周クロックｆ
2 （図13参照) は、トランスファゲート171 を介してバ
ッファ174 へ入力され、分周クロックｆ32はトランスフ
ァゲート172 を介してバッファ174 へ入力され、分周ｆ
512 はトランスファゲート173を介してバッファ174 へ
入力される。バッファ174 から出力される分周クロック
はカウンタ７（図７参照）へ入力される。
ック図である。分周器５から入力される分周クロックｆ
2 （図13参照) は、トランスファゲート171 を介してバ
ッファ174 へ入力され、分周クロックｆ32はトランスフ
ァゲート172 を介してバッファ174 へ入力され、分周ｆ
512 はトランスファゲート173を介してバッファ174 へ
入力される。バッファ174 から出力される分周クロック
はカウンタ７（図７参照）へ入力される。
【００７４】図７に示したAND 回路15の出力ｓ5 はトラ
ンスファゲート171 におけるＮチャネルトランジスタの
ゲートへ入力され、インバータ176 を介してトランスフ
ァゲート171 におけるＰチャネルトランジスタのゲート
へ入力され、またインバータ175 を介してAND 回路193
及びAND 回路194 の各一入力端子へ入力される。OR回路
14の出力ｓ4 はAND 回路193 の他入力端子へ入力され、
インバータ179 を介してAND 回路194 の他入力端子へ入
力される。AND 回路193 の出力はトランスファゲート17
2 におけるＮチャネルトランジスタ172 のゲートへ入力
され、インバータ177 を介してトランスファゲート172
におけるＰチャネルトランジスタのゲートへ入力され
る。AND 回路194 の出力はトランスファゲート173 にお
けるＮチャネルトランジスタのゲートへ入力され、イン
バータ178 を介してトランスファゲート173 のＰチャネ
ルトランジスタのゲートへ入力される。
ンスファゲート171 におけるＮチャネルトランジスタの
ゲートへ入力され、インバータ176 を介してトランスフ
ァゲート171 におけるＰチャネルトランジスタのゲート
へ入力され、またインバータ175 を介してAND 回路193
及びAND 回路194 の各一入力端子へ入力される。OR回路
14の出力ｓ4 はAND 回路193 の他入力端子へ入力され、
インバータ179 を介してAND 回路194 の他入力端子へ入
力される。AND 回路193 の出力はトランスファゲート17
2 におけるＮチャネルトランジスタ172 のゲートへ入力
され、インバータ177 を介してトランスファゲート172
におけるＰチャネルトランジスタのゲートへ入力され
る。AND 回路194 の出力はトランスファゲート173 にお
けるＮチャネルトランジスタのゲートへ入力され、イン
バータ178 を介してトランスファゲート173 のＰチャネ
ルトランジスタのゲートへ入力される。
【００７５】次にこのように構成したマイクロコンピュ
ータの動作を各部信号のタイミングチャートを示す図２
とともに説明する。図２(H) に示すように時点ｔ9 でオ
ーバーフロー信号ｆが出力された後の時点ｔ11でセレク
トビット23にCPU により図２(F) で示すように“１”を
書込むとセレクトビット23の内容ｓ3 がＨレベルにな
る。その後時点ｔ12で発振停止信号STP が発生するとRS
フリップフロップ９の出力ｐがＬレベルになり、前述し
たように発振動作が停止し、またRSフリップフロップ８
の出力ａがＬレベルになって、AND 回路15の出力ｓ5 が
Ｈレベルとなりトランスファゲート171(図８参照) がオ
ンし、他のトランスファゲート172,173 はオフしてセレ
クタ62は周波数が高い分周クロックｆ2 を選択する。
ータの動作を各部信号のタイミングチャートを示す図２
とともに説明する。図２(H) に示すように時点ｔ9 でオ
ーバーフロー信号ｆが出力された後の時点ｔ11でセレク
トビット23にCPU により図２(F) で示すように“１”を
書込むとセレクトビット23の内容ｓ3 がＨレベルにな
る。その後時点ｔ12で発振停止信号STP が発生するとRS
フリップフロップ９の出力ｐがＬレベルになり、前述し
たように発振動作が停止し、またRSフリップフロップ８
の出力ａがＬレベルになって、AND 回路15の出力ｓ5 が
Ｈレベルとなりトランスファゲート171(図８参照) がオ
ンし、他のトランスファゲート172,173 はオフしてセレ
クタ62は周波数が高い分周クロックｆ2 を選択する。
【００７６】次に時点ｔ13で割込み信号INT が発生する
と発振回路は前述したようにして発振動作を開始する。
そしてカウンタ７は分周クロックｆ2 をカウント対象と
してカウントを開始する。時点ｔ14でカウンタ７からオ
ーバーフロー信号ｆが出力されると、RSフリップフロッ
プ８の出力ａがＨレベルとなってスイッチ11がオフし、
図２(K) に示すように発振回路の駆動能力が小になり、
内部クロックｉの供給を開始する。そのため、セレクト
ビット23に“０”を書込んでいる場合に比べ、カウント
対象の分周クロックの周波数が16倍になるので、周波数
が高くなった分、オーバーフロー信号ｆが早く出力され
て、内部クロックｉの供給を開始するまでの時間を短縮
できる。つまり、CPU を動作停止状態から短時間に復帰
させることができる（図２におけるｔ13〜ｔ14参照）。
と発振回路は前述したようにして発振動作を開始する。
そしてカウンタ７は分周クロックｆ2 をカウント対象と
してカウントを開始する。時点ｔ14でカウンタ７からオ
ーバーフロー信号ｆが出力されると、RSフリップフロッ
プ８の出力ａがＨレベルとなってスイッチ11がオフし、
図２(K) に示すように発振回路の駆動能力が小になり、
内部クロックｉの供給を開始する。そのため、セレクト
ビット23に“０”を書込んでいる場合に比べ、カウント
対象の分周クロックの周波数が16倍になるので、周波数
が高くなった分、オーバーフロー信号ｆが早く出力され
て、内部クロックｉの供給を開始するまでの時間を短縮
できる。つまり、CPU を動作停止状態から短時間に復帰
させることができる（図２におけるｔ13〜ｔ14参照）。
【００７７】即ち、図１に示すマイクロコンピュータで
は、発振動作停止状態から復帰する場合、発振再開後に
発振が安定するまでの時間を計時するためにカウンタ７
のカウント対象を分周クロックｆ32を選定しているが、
外部クロックが入力される場合は、クロックが入力され
た時点からクロックが安定しているために発振子による
発振が安定するまでの時間を計時する必要がなく、カウ
ント対象の分周クロックとして分周クロックｆ32を選択
せずに、それよりも周波数が高い分周クロックを選択す
ることによって極めて短時間に内部クロックの供給を再
開させることができる。したがって、新たにセレクトビ
ット23に設け、外部クロックが入力される場合は、この
セレクトビット23に“１”を書込むことにより、外部ク
ロックの入力時点から僅かに遅れて内部クロックｉを供
給できてCPU の起動時点を早めることができる。また、
このようにCPU の動作停止状態から迅速に復帰させるた
めには、図９に示すように構成することによっても達成
できる。
は、発振動作停止状態から復帰する場合、発振再開後に
発振が安定するまでの時間を計時するためにカウンタ７
のカウント対象を分周クロックｆ32を選定しているが、
外部クロックが入力される場合は、クロックが入力され
た時点からクロックが安定しているために発振子による
発振が安定するまでの時間を計時する必要がなく、カウ
ント対象の分周クロックとして分周クロックｆ32を選択
せずに、それよりも周波数が高い分周クロックを選択す
ることによって極めて短時間に内部クロックの供給を再
開させることができる。したがって、新たにセレクトビ
ット23に設け、外部クロックが入力される場合は、この
セレクトビット23に“１”を書込むことにより、外部ク
ロックの入力時点から僅かに遅れて内部クロックｉを供
給できてCPU の起動時点を早めることができる。また、
このようにCPU の動作停止状態から迅速に復帰させるた
めには、図９に示すように構成することによっても達成
できる。
【００７８】図９に示すマイクロコンピュータはカウン
タ７から出力されるオーバーフロー信号ｆと、このオー
バーフロー信号ｆに先行して出力される出力信号ｈとを
択一的に選択する選択スイッチ200 を設けている。選択
した信号はOR回路12の一入力端子へ入力される。セレク
トビット23はAND 回路63の一入力端子と接続されてお
り、その他入力端子はOR回路14の一入力端子とインバー
タ16との接続部と接続されている。AND 回路62の出力は
選択スイッチ200 へ選択制御信号として与えられる。そ
れ以外の構成は図１におけるマイクロコンピュータの構
成と同様となっており、同一構成部分には同一符号を付
している。
タ７から出力されるオーバーフロー信号ｆと、このオー
バーフロー信号ｆに先行して出力される出力信号ｈとを
択一的に選択する選択スイッチ200 を設けている。選択
した信号はOR回路12の一入力端子へ入力される。セレク
トビット23はAND 回路63の一入力端子と接続されてお
り、その他入力端子はOR回路14の一入力端子とインバー
タ16との接続部と接続されている。AND 回路62の出力は
選択スイッチ200 へ選択制御信号として与えられる。そ
れ以外の構成は図１におけるマイクロコンピュータの構
成と同様となっており、同一構成部分には同一符号を付
している。
【００７９】次にこのマイクロコンピュータの動作を説
明する。ここでカウンタ７からはオーバーフロー信号ｆ
とは別に図13に示すカウンタ７を構成している分周回路
201,202 …211,212 の初段に近い、例えば分周回路202
の出力信号ｈを出力させる。この出力信号ｈは周波数が
高い分周クロックをカウントするから、カウント値が早
く所定値に達して、オーバーフロー信号ｆより速い時点
に出力されて、選択スイッチ200 により出力信号ｈを選
択させていれば内部クロックｉの供給開始時点までの時
間を短縮できる。
明する。ここでカウンタ７からはオーバーフロー信号ｆ
とは別に図13に示すカウンタ７を構成している分周回路
201,202 …211,212 の初段に近い、例えば分周回路202
の出力信号ｈを出力させる。この出力信号ｈは周波数が
高い分周クロックをカウントするから、カウント値が早
く所定値に達して、オーバーフロー信号ｆより速い時点
に出力されて、選択スイッチ200 により出力信号ｈを選
択させていれば内部クロックｉの供給開始時点までの時
間を短縮できる。
【００８０】そして選択スイッチ200 は、発振動作停止
信号STP を出力した時点からオーバーフロー信号ｆが出
力されるまでの期間はRSフリップフロップ８の出力ａが
Ｌレベルであり、そのためAND 回路15の出力がＨレベル
となり、選択スイッチ200 は出力信号ｈを選択する側に
切換わる。したがって、出力信号ｈが出力されるとRSフ
リップフロップ８の出力ａがＨレベルとなり、内部クロ
ックｉの供給を早期に開始できて、CPU の動作停止状態
からの復帰を短時間に実現できる。
信号STP を出力した時点からオーバーフロー信号ｆが出
力されるまでの期間はRSフリップフロップ８の出力ａが
Ｌレベルであり、そのためAND 回路15の出力がＨレベル
となり、選択スイッチ200 は出力信号ｈを選択する側に
切換わる。したがって、出力信号ｈが出力されるとRSフ
リップフロップ８の出力ａがＨレベルとなり、内部クロ
ックｉの供給を早期に開始できて、CPU の動作停止状態
からの復帰を短時間に実現できる。
【００８１】図10は本発明に係るマイクロコンピュータ
要部の更に他の実施例の構成を示すブロック図である。
AND 回路13の出力端子はOR回路64の一入力端子と接続さ
れており、OR回路64の他入力端子はセレクトビット23と
接続されている。そしてOR回路64の出力は、スイッチ11
のオン, オフ制御信号としてスイッチ11に与えられてい
る。それ以外の構成は図７に示したマイクロコンピュー
タの構成と同様となっており、同一構成部分には同一符
号を付している。
要部の更に他の実施例の構成を示すブロック図である。
AND 回路13の出力端子はOR回路64の一入力端子と接続さ
れており、OR回路64の他入力端子はセレクトビット23と
接続されている。そしてOR回路64の出力は、スイッチ11
のオン, オフ制御信号としてスイッチ11に与えられてい
る。それ以外の構成は図７に示したマイクロコンピュー
タの構成と同様となっており、同一構成部分には同一符
号を付している。
【００８２】このマイクロコンピュータは、セレクトビ
ット23に“１”を書込むことにより、セレクタ62は、周
波数が高い分周クロックｆ2 を選択して、オーバーフロ
ー信号ｆを早期に出力させることができて、内部クロッ
クｉの供給開始時点を早めることができ、またセレクト
ビット23の内容によりOR回路64の出力がＨレベルになっ
てスイッチ11がオフして発振回路の駆動能力が小にな
る。この場合、セレクトビット23に“１”を１回書込む
だけで、内部クロックの供給開始までの時間を短縮で
き、また発振回路の駆動能力が小になる２つの機能を備
えることができる。したがって、外部クロックが入力さ
れる場合にはセレクトビットを追加せずに対応できる。
ット23に“１”を書込むことにより、セレクタ62は、周
波数が高い分周クロックｆ2 を選択して、オーバーフロ
ー信号ｆを早期に出力させることができて、内部クロッ
クｉの供給開始時点を早めることができ、またセレクト
ビット23の内容によりOR回路64の出力がＨレベルになっ
てスイッチ11がオフして発振回路の駆動能力が小にな
る。この場合、セレクトビット23に“１”を１回書込む
だけで、内部クロックの供給開始までの時間を短縮で
き、また発振回路の駆動能力が小になる２つの機能を備
えることができる。したがって、外部クロックが入力さ
れる場合にはセレクトビットを追加せずに対応できる。
【００８３】なお、本実施例においては、オーバーフロ
ー信号の出力時点、つまり内部クロックの供給開始時点
からカウンタに入力するカウント対象の分周クロックを
選択する内容が書込まれるセレクトビット23に図16に示
す如き一般的なレジスタビットを用いて、リセット信号
RST の解除後にCPU がそれらのレジスタビットに所定内
容を書込む場合について説明したが、これらセレクトビ
ット21,22,23に書込む内容をハードウェアにより固定す
ることもできる。これはマスクROM を内蔵しているマイ
クロコンピュータにおいて、マスクオプションと称され
る、その応用により可能である。
ー信号の出力時点、つまり内部クロックの供給開始時点
からカウンタに入力するカウント対象の分周クロックを
選択する内容が書込まれるセレクトビット23に図16に示
す如き一般的なレジスタビットを用いて、リセット信号
RST の解除後にCPU がそれらのレジスタビットに所定内
容を書込む場合について説明したが、これらセレクトビ
ット21,22,23に書込む内容をハードウェアにより固定す
ることもできる。これはマスクROM を内蔵しているマイ
クロコンピュータにおいて、マスクオプションと称され
る、その応用により可能である。
【００８４】図11はこのようなマスクオプションを応用
したセレクトビット23の構成を示すブロック図である。
直流電源ＶD はＰチャネルトランジスタ301 とＰチャネ
ルトランジスタ302 との直列回路を介して接地されてい
る。Ｐチャネルトランジスタ301 のゲートは切換スイッ
チ303 の切換により直流電源ＶD 又は接地電位と択一的
に接続されるようになっている。Ｐチャネルトランジス
タ302 のゲートはＰチャネルトランジスタ301 と302 と
の接続部と接続され、NOR 回路304 の一入力端子と接続
されている。NOR 回路304 の他入力端子にはリセット信
号RST が入力される。
したセレクトビット23の構成を示すブロック図である。
直流電源ＶD はＰチャネルトランジスタ301 とＰチャネ
ルトランジスタ302 との直列回路を介して接地されてい
る。Ｐチャネルトランジスタ301 のゲートは切換スイッ
チ303 の切換により直流電源ＶD 又は接地電位と択一的
に接続されるようになっている。Ｐチャネルトランジス
タ302 のゲートはＰチャネルトランジスタ301 と302 と
の接続部と接続され、NOR 回路304 の一入力端子と接続
されている。NOR 回路304 の他入力端子にはリセット信
号RST が入力される。
【００８５】スイッチ303 はＰチャネルトランジスタ30
1 のゲート電位を選択するための選択回路であって、シ
リコン基板上で例えば導電性のある拡散層、ポリシリコ
ン層、アルミ層等の有無により端子1A又は端子2Aのいず
れか一方と接続されるようになっている。この端子1A又
は2Aのいずれを選択するからマイクロコンピュータのユ
ーザーが、マイクロコンピュータのメーカーに対してオ
プション指定するか、あるいはマイクロコンピュータを
製作するためのマスク上の該当部分のレイアウトパター
ンを変更してマスクを作成する。
1 のゲート電位を選択するための選択回路であって、シ
リコン基板上で例えば導電性のある拡散層、ポリシリコ
ン層、アルミ層等の有無により端子1A又は端子2Aのいず
れか一方と接続されるようになっている。この端子1A又
は2Aのいずれを選択するからマイクロコンピュータのユ
ーザーが、マイクロコンピュータのメーカーに対してオ
プション指定するか、あるいはマイクロコンピュータを
製作するためのマスク上の該当部分のレイアウトパター
ンを変更してマスクを作成する。
【００８６】さて、選択スイッチ303 により端子1Aを選
択した場合、Ｐチャネルトランジスタ301 がオフし、Ｎ
チャネルトランジスタ302 がオンするため、出力opはＬ
レベルとなり、反対に端子2Aを選択した場合は出力opは
Ｈレベルとなる。また、NOR回路304 は出力opとリセッ
ト信号RST との論理和の信号osを出力するから、出力op
が例えばＬレベルであってもリセット信号RST が入力さ
れているときは、NOR 回路304 の出力osはＬレベルと
なる。
択した場合、Ｐチャネルトランジスタ301 がオフし、Ｎ
チャネルトランジスタ302 がオンするため、出力opはＬ
レベルとなり、反対に端子2Aを選択した場合は出力opは
Ｈレベルとなる。また、NOR回路304 は出力opとリセッ
ト信号RST との論理和の信号osを出力するから、出力op
が例えばＬレベルであってもリセット信号RST が入力さ
れているときは、NOR 回路304 の出力osはＬレベルと
なる。
【００８７】ここで、この選択回路をセレクトビット21
に応用した場合、端子2Aを選択すると、出力opがＨレベ
ルになってNOR 回路304 の出力osがＬレベルとなり、発
振回路の駆動能力を大に選択する場合に対応し、一方、
端子1Aを選択している場合は、リセット信号RST が発生
しているときはNOR 回路304 の出力osがＬレベルとなり
駆動能力が大の場合に対応し、リセット信号RST が発生
していない期間はＨレベルとなり、駆動能力を小に選択
する場合に対応する。したがって、端子1Aを選択した場
合はリセット信号RST が発生している期間は発振回路の
駆動能力が大になるので、電源を供給している期間はリ
セット信号RST を与えるようにしておけば、発振開始時
には発振回路の駆動能力を大にして正常に発振動作させ
ることができる。
に応用した場合、端子2Aを選択すると、出力opがＨレベ
ルになってNOR 回路304 の出力osがＬレベルとなり、発
振回路の駆動能力を大に選択する場合に対応し、一方、
端子1Aを選択している場合は、リセット信号RST が発生
しているときはNOR 回路304 の出力osがＬレベルとなり
駆動能力が大の場合に対応し、リセット信号RST が発生
していない期間はＨレベルとなり、駆動能力を小に選択
する場合に対応する。したがって、端子1Aを選択した場
合はリセット信号RST が発生している期間は発振回路の
駆動能力が大になるので、電源を供給している期間はリ
セット信号RST を与えるようにしておけば、発振開始時
には発振回路の駆動能力を大にして正常に発振動作させ
ることができる。
【００８８】なお、本実施例では発振停止信号STP の発
生により、発振回路の駆動能力を大にするように説明し
たが、発振動作停止状態で割込み信号等、発振動作停止
状態からの復帰を促すトリガが入力された時点で始めて
駆動能力を大にするようにしても同様の効果が得られ
る。
生により、発振回路の駆動能力を大にするように説明し
たが、発振動作停止状態で割込み信号等、発振動作停止
状態からの復帰を促すトリガが入力された時点で始めて
駆動能力を大にするようにしても同様の効果が得られ
る。
【００８９】
【発明の効果】以上詳述したように本発明によれば、駆
動能力選択手段に書込んだ内容により、発振動作を停止
させた時点から内部クロックの供給を開始するまでの期
間が自動的に発振回路の駆動能力を大になし得、それ以
外の期間は駆動能力を小になし得るので、CPU により駆
動能力選択手段の内容の書込みを必要とせず、それによ
ってプログラムが簡単になる。
動能力選択手段に書込んだ内容により、発振動作を停止
させた時点から内部クロックの供給を開始するまでの期
間が自動的に発振回路の駆動能力を大になし得、それ以
外の期間は駆動能力を小になし得るので、CPU により駆
動能力選択手段の内容の書込みを必要とせず、それによ
ってプログラムが簡単になる。
【００９０】また駆動能力選択手段の内容を書込む命令
をプログラムに書込まなくてよいから書込みミスにより
不確実な発振動作になる虞れがなく、発振動作を開始し
ない等の不都合を未然に防止できる。また、発振動作の
開始時点から内部クロックの供給を開始するまでの時間
を従来より短縮させることができるので、外部クロック
を入力した場合には、CPU を短時間内に起動させること
ができる。更にはプログラムのバグ、外来ノイズ等によ
り駆動能力選択手段の内容が変化しないようにできる等
の優れた効果を奏する。
をプログラムに書込まなくてよいから書込みミスにより
不確実な発振動作になる虞れがなく、発振動作を開始し
ない等の不都合を未然に防止できる。また、発振動作の
開始時点から内部クロックの供給を開始するまでの時間
を従来より短縮させることができるので、外部クロック
を入力した場合には、CPU を短時間内に起動させること
ができる。更にはプログラムのバグ、外来ノイズ等によ
り駆動能力選択手段の内容が変化しないようにできる等
の優れた効果を奏する。
【図１】本発明に係るマイクロコンピュータの要部構成
を示すブロック図である。
を示すブロック図である。
【図２】各部信号のタイミングチャートである。
【図３】本発明に係るマイクロコンピュータ要部の他の
実施例の構成を示すブロック図である。
実施例の構成を示すブロック図である。
【図４】各部信号のタイミングチャートである。
【図５】本発明に係るマイクロコンピュータ要部の他の
実施例の構成を示すブロック図である。
実施例の構成を示すブロック図である。
【図６】発振回路部分の具体的構成を示すブロック図で
ある。
ある。
【図７】本発明に係るマイクロコンピュータ要部の他の
実施例の構成を示すブロック図である。
実施例の構成を示すブロック図である。
【図８】セレクタの具体的構成を示すブロック図であ
る。
る。
【図９】本発明に係るマイクロコンピュータ要部の他の
実施例の構成を示すブロック図である。
実施例の構成を示すブロック図である。
【図１０】本発明に係るマイクロコンピュータ要部の他
の実施例の構成を示すブロック図である。
の実施例の構成を示すブロック図である。
【図１１】セレクトビットをマスクオプションにより構
成する場合の具体的構成を示すブロック図である。
成する場合の具体的構成を示すブロック図である。
【図１２】従来のマイクロコンピュータ要部の構成を示
すブロック図である。
すブロック図である。
【図１３】分周器、セレクタ及びカウンタの具体的構成
を示すブロック図である。
を示すブロック図である。
【図１４】発振回路部分の具体的構成を示すブロック図
である。
である。
【図１５】発振子を外部接続した状態のブロック図であ
る。
る。
【図１６】セレクトビットの具体的構成を示すブロック
図である。
図である。
【図１７】各部信号のタイミングチャートである。
【図１８】セレクトビットに内容を書込む場合の各部信
号のタイミングチャートである。
号のタイミングチャートである。
１ クロック入力端子 ２ クロック出力端子 ３，４ NAND回路 ５ 分周器 ６ セレクタ ７ カウンタ 10 AND 回路 11 スイッチ 13 AND 回路 20,21,22,23 セレクトビット 26 OR回路 35 NAND回路 Ｏ OR回路
Claims (6)
- 【請求項１】 クロックを発生させる発振回路の駆動能
力を選択する駆動能力選択手段と、発振回路の駆動能力
を変更する駆動能力変更手段と、発生したクロックをカ
ウントするカウント手段とを備えており、発振停止信号
により発振動作を停止させ、復帰制御信号により発振動
作を開始させて、前記カウント手段が所定値をカウント
した後出力する信号の出力時点から内部クロックの供給
を開始するマイクロコンピュータにおいて、前記信号に
関連する信号及び前記駆動能力選択手段の内容を入力す
べき論理回路を備え、該論理回路の出力により前記駆動
能力変更手段を制御すべくなしており、発振開始から内
部クロックの供給を開始するまでの期間は前記駆動能力
が大なる状態に、内部クロックの供給開始に関連して駆
動能力選択手段の内容に応じた駆動能力の状態になすべ
く構成してあることを特徴とするマイクロコンピュー
タ。 - 【請求項２】 カウント手段は、所定数のクロックをカ
ウントして第１信号を出力し、該第１信号の出力後に第
２信号を出力すべくなしており、またはカウント手段が
出力した第１信号を遅延させて第２信号を得るようにな
しており、第１信号が出力されるまでは発振回路の駆動
能力が大なる状態になし、第２信号の出力後は駆動能力
選択手段の内容に応じた駆動能力の状態になすととも
に、第２信号が発生した時点から内部クロックの供給を
開始すべく構成してあることを特徴とする請求項１記載
のマイクロコンピュータ。 - 【請求項３】 駆動能力選択手段により、発振回路の駆
動能力が異なる３状態以上の状態を選択できるようにし
ており、前記３状態以上の状態の少なくとも１状態は、
発振回路による発振動作が期待し得ない駆動能力が小な
る状態になすべく構成してあることを特徴とする請求項
１記載のマイクロコンピュータ。 - 【請求項４】 所定のクロック数をカウントして第１信
号及び第２信号を出力するカウント手段と、該カウント
手段に入力すべきクロックを選択する第１クロック選択
手段とを備え、第２信号により内部クロックの供給を開
始すべく構成してあることを特徴とする請求項１記載の
マイクロコンピュータ。 - 【請求項５】 カウント手段に入力すべきクロックを選
択するための第１クロック選択手段及び第２クロック選
択手段と、発振回路による発振動作が期待し得ない駆動
能力が小なる状態になし得る駆動能力変更手段とを備
え、第２クロック選択手段の内容により、前記駆動能力
が小なる状態になし得るとともに、内部クロックの供給
開始までの時間を短縮すべく構成してあることを特徴と
する請求項１記載のマイクロコンピュータ。 - 【請求項６】 第１駆動能力選択手段及び／またはクロ
ック選択手段の内容を、半導体基板上の拡散層、ポリシ
リコン層、アルミ層等のレイアウトパターンを変更して
設定する構成にしてあることを特徴とする請求項１又は
請求項４記載のマイクロコンピュータ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21411793A JP3291569B2 (ja) | 1993-08-30 | 1993-08-30 | マイクロコンピュータ |
| US08/290,571 US5479644A (en) | 1993-08-30 | 1994-08-15 | Microcomputer having an oscillator part with variable driving ability |
| EP94113077A EP0642073B1 (en) | 1993-08-30 | 1994-08-22 | Microcomputer with clock control apparatus |
| DE69402787T DE69402787T2 (de) | 1993-08-30 | 1994-08-22 | Mikroprozessor mit Taktsteuerungseinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21411793A JP3291569B2 (ja) | 1993-08-30 | 1993-08-30 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0764664A true JPH0764664A (ja) | 1995-03-10 |
| JP3291569B2 JP3291569B2 (ja) | 2002-06-10 |
Family
ID=16650519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21411793A Expired - Fee Related JP3291569B2 (ja) | 1993-08-30 | 1993-08-30 | マイクロコンピュータ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5479644A (ja) |
| EP (1) | EP0642073B1 (ja) |
| JP (1) | JP3291569B2 (ja) |
| DE (1) | DE69402787T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015169600A (ja) * | 2014-03-10 | 2015-09-28 | シチズンホールディングス株式会社 | 電波時計 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3505018B2 (ja) * | 1994-11-22 | 2004-03-08 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| US5588145A (en) * | 1995-03-31 | 1996-12-24 | Cirrus Logic, Inc. | Method and arrangement for clock adjustment using programmable period binary rate multiplier |
| US5768571A (en) * | 1996-08-29 | 1998-06-16 | Vlsi Technology, Inc. | System and method for altering the clock frequency to a logic controller controlling a logic device running at a fixed frequency slower than a computer system running the logic device |
| US6928559B1 (en) * | 1997-06-27 | 2005-08-09 | Broadcom Corporation | Battery powered device with dynamic power and performance management |
| JP3072720B2 (ja) * | 1997-07-11 | 2000-08-07 | 日本電気株式会社 | 情報処理装置 |
| JPH11203421A (ja) * | 1998-01-19 | 1999-07-30 | Oki Electric Ind Co Ltd | 半導体ディスク装置 |
| US6118306A (en) * | 1998-12-03 | 2000-09-12 | Intel Corporation | Changing clock frequency |
| US6272642B2 (en) | 1998-12-03 | 2001-08-07 | Intel Corporation | Managing a system's performance state |
| JP2005102047A (ja) * | 2003-09-26 | 2005-04-14 | Renesas Technology Corp | クロック入力回路 |
| JP4260208B2 (ja) * | 2005-03-31 | 2009-04-30 | 富士通株式会社 | クロック選択回路およびシンセサイザ |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2080585B (en) * | 1980-07-22 | 1984-07-04 | Tokyo Shibaura Electric Co | Semiconductor integrated circuit with reduced power consumption |
| JPS5870336A (ja) * | 1981-10-21 | 1983-04-26 | Nec Corp | 情報処理装置 |
| US5041802A (en) * | 1989-10-11 | 1991-08-20 | Zilog, Inc. | Low power oscillator with high start-up ability |
| US5089793A (en) * | 1989-10-16 | 1992-02-18 | Seiko Epson Corporation | Semiconductor device having an oscillatory circuit |
| JP2716869B2 (ja) * | 1990-11-29 | 1998-02-18 | 株式会社東芝 | 発振回路 |
| WO1993005466A1 (fr) * | 1991-09-04 | 1993-03-18 | Seiko Epson Corporation | Oscillateur |
| US5155451A (en) * | 1992-02-18 | 1992-10-13 | Motorola, Inc. | Circuit and method for dynamically generating a clock signal |
-
1993
- 1993-08-30 JP JP21411793A patent/JP3291569B2/ja not_active Expired - Fee Related
-
1994
- 1994-08-15 US US08/290,571 patent/US5479644A/en not_active Expired - Fee Related
- 1994-08-22 DE DE69402787T patent/DE69402787T2/de not_active Expired - Lifetime
- 1994-08-22 EP EP94113077A patent/EP0642073B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015169600A (ja) * | 2014-03-10 | 2015-09-28 | シチズンホールディングス株式会社 | 電波時計 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3291569B2 (ja) | 2002-06-10 |
| EP0642073B1 (en) | 1997-04-23 |
| EP0642073A1 (en) | 1995-03-08 |
| DE69402787T2 (de) | 1997-09-04 |
| US5479644A (en) | 1995-12-26 |
| DE69402787D1 (de) | 1997-05-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5983014A (en) | Power management system that one of plurality of peripheral signals is selectably routed to main pad clock node during a test mode | |
| KR100265218B1 (ko) | 마이크로프로세서 2곱하기(2배) 코어 설계 | |
| KR100363983B1 (ko) | 반도체집적회로 | |
| JP3291569B2 (ja) | マイクロコンピュータ | |
| US5929713A (en) | Oscillating circuitry built in integrated circuitry | |
| US6763471B1 (en) | Single chip microcomputer with reduced channel leakage current during a stable low speed operation state | |
| KR920010932B1 (ko) | 반도체 집적회로 장치 | |
| US6381705B1 (en) | Method and device for reducing current consumption of a microcontroller | |
| JPH0816276A (ja) | マイクロコンピュータ | |
| US5734878A (en) | Microcomputer in which a CPU is operated on the basis of a clock signal input into one of two clock terminals | |
| JPH04348410A (ja) | マイクロコンピュータ | |
| US6653907B2 (en) | Frequency-variable RC oscillator and microcomputer | |
| JPS6148726B2 (ja) | ||
| JPH0724006B2 (ja) | デ−タ処理装置 | |
| JP3469827B2 (ja) | Ｐｌｌ回路 | |
| JPS5850803A (ja) | 発振回路 | |
| JPS6270923A (ja) | 発振回路を備えた集積回路 | |
| JP2738159B2 (ja) | クロック信号制御回路 | |
| JPS5943766B2 (ja) | 半導体集積回路 | |
| JPS5943765B2 (ja) | 半導体集積回路 | |
| JP2001042967A (ja) | マイクロコンピュータ | |
| JPH0745072A (ja) | 自己リフレッシュ機能内蔵半導体集積回路装置 | |
| JPH0511877A (ja) | マイクロコンピユータ | |
| JP2004094930A (ja) | 半導体集積回路 | |
| JPS59151217A (ja) | マイクロコンピユ−タ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080329 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090329 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090329 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100329 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110329 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110329 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110329 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110329 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120329 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |