JP2011228733A - フォトセンサー及びその製造方法 - Google Patents

Abstract

【課題】リーク電流の増大を抑制できるフォトセンサー及びその製造方法を提供することを目的とする。
【解決手段】本発明にかかるフォトセンサーは、半導体活性層を有するフォトダイオード１００と、透明導電膜から形成されたフォトダイオード電極１２と、半導体活性層とフォトダイオード電極１２との間に形成され、フォトダイオード電極１２の構成成分が半導体活性層に拡散することを防止する拡散防止層１２ａとを有する。拡散防止層１２ａは、フォトダイオード電極１２の膜厚方向の中央の酸素組成比よりも高い酸素組成比を有する、若しくは、フォトダイオード電極１２の膜厚方向の中央の亜鉛組成比よりも高い亜鉛組成比を有する。
【選択図】図１１

Description

本発明はフォトセンサー及びその製造方法に関する。

可視光を光電変換するフォトダイオードとＴＦＴとを配置したＴＦＴアレイ基板を備えたフラットパネルであるフォトセンサーは、密着イメージセンサーやＸ線撮像表示装置などに適用され広く用いられている。特に、ＴＦＴアレイ基板上にＸ線を可視光に変換するシンチレーターを設けることにより構成されるフラットパネルＸ線撮像表示装置（以後、ＦＰＤと呼ぶ）は医療産業等への適用が有望な装置である。

Ｘ線画像診断の分野では精密画像（静止画）とリアルタイム画像観察（動画）が使い分けられている。静止画の撮影には主にＸ線フィルムが今尚使用されている。一方、動画の撮影には光電子増倍管とＣＣＤを組み合わせた撮像管（イメージインテンシファイア）が使用されている。Ｘ線フィルムは空間分解能が高い反面、感度が低く静止画しか撮影できない、撮影後に現像処理を必要とし、即時性に欠けるといった欠点がある。一方、撮像管は感度が高く動画の撮影が可能である反面、空間分解能が低い、真空デバイスであるため大型化に限界があるといった欠点がある。

ＦＰＤにはＣｓＩなどのシンチレーターによってＸ線を光に変換後、フォトダイオードにより電荷へ変換する間接変換方式と、Ｓｅを代表とするＸ線検出素子によりＸ線を直接電荷へ変換する直接変換方式がある。間接変換方式の方が量子効率が高く、シグナル／ノイズ比に優れ、少ない被爆線量で透視、撮影が可能である。間接変換方式のＦＰＤのアレイ基板に関する構造や製造方法については従来から開示がなされている（例えば、特許文献１参照）。

特開２０００−１０１９２０号公報

ＦＰＤのアレイ基板においては、フォトセンサーの感度やノイズ等に影響を与えるフォトダイオードの形成が重要となる。例えば特許文献１のように、フォトセンサーは、電極上に形成されたアモルファスシリコン層と透明導電膜からなる。透明導電膜として一般的に用いられるＩＴＯを用いた場合、Ｉｎがシリコン中に拡散する。この影響で、バイアス電圧を高くした場合にｉ層とｐ層間で形成する整流性が損なわれやすくなり、フォトダイオードのリーク電流の増大を招くという問題がある。

本発明は上記の問題を解決するためになされたものであり、リーク電流の増大を抑制できるフォトセンサー及びその製造方法を提供することを目的とする。

本発明にかかるフォトセンサーは、
半導体活性層を有するフォトダイオードと、
透明導電膜から形成されたフォトダイオード電極と、
前記半導体活性層と前記フォトダイオード電極との間に形成され、前記フォトダイオード電極の構成成分が前記半導体活性層に拡散することを防止する拡散防止層とを有し、
前記拡散防止層は、前記フォトダイオード電極の膜厚方向の中央の酸素組成比よりも高い酸素組成比を有する、若しくは、前記フォトダイオード電極の膜厚方向の中央の亜鉛組成比よりも高い亜鉛組成比を有するものである。

また、本発明にかかるフォトセンサーの製造方法は、
上記の本発明のフォトセンサーの製造方法であって、
前記フォトダイオードを構成する前記半導体活性層を成膜する工程と、
前記拡散防止層を介して前記半導体活性層と対向配置する前記フォトダイオード電極を構成する前記透明導電膜を成膜する工程とを有するものである。

本発明によれば、リーク電流の増大を抑制できるフォトセンサー及びその製造方法を提供することができる。

実施の形態１にかかるＸ線撮像装置の構成を示す概略図である。 実施の形態１にかかるＴＦＴ基板の構成を示す平面図である。 実施の形態１にかかるＴＦＴ基板の画素の構成を示す平面図である。 図３においてＩＶ−ＩＶで示された個所における断面図である。 実施の形態１にかかるＴＦＴ基板の端子部の構成を示す断面図である。 実施の形態１にかかるＴＦＴ基板の端子部の他の構成を示す断面図である。 実施の形態１にかかるＸ線撮像装置に用いられるＴＦＴ基板の構成を示す断面図である。 実施の形態１にかかる画素におけるＴＦＴ基板の製造工程を示す断面図である。 実施の形態１にかかる画素におけるＴＦＴ基板の製造工程を示す断面図である。 実施の形態１にかかる端子部におけるＴＦＴ基板の製造工程を示す断面図である。 実施の形態２にかかるＴＦＴ基板の構成を示す断面図である。 実施の形態３にかかるＴＦＴ基板の構成を示す断面図である。 実施の形態３にかかるＴＦＴ基板の製造方法を示す断面図である。 実施の形態４にかかるＴＦＴ基板の画素の構成を示す平面図である。 実施の形態４にかかるＴＦＴ基板の画素の他の構成を示す平面図である。

実施の形態１
以下、本発明の実施の形態を示す図面に基づき具体的に説明する。本実施の形態にかかるフォトセンサーは、例えばＸ線撮像装置に用いられる。まず、図１を参照して、Ｘ線撮像装置について説明する。図１は、Ｘ線撮像装置の構成を示す概略図である。

図１に示されるように、Ｘ線撮像装置は、画像処理装置２００、フォトセンサー２０１、及びＸ線源２０２を有する。フラットパネルであるフォトセンサー２０１と、Ｘ線源２０２とは対向配置される。フォトセンサー２０１は、入射光の強度に応じた信号を出力する。フォトセンサー２０１は、Ｘ線を可視光に変換するシンチレーターを有する。フォトセンサー２０１は、画像処理装置２００に接続される。画像処理装置２００は、パーソナルコンピュータなどの情報処理装置である。そして、フォトセンサー２０１からの出力に対して所定の演算処理を行う。画像処理装置２００には、ディスプレイが設けられ、ディスプレイ上にＸ線撮影画像が表示される。

次に、図２を参照して、本実施の形態にかかるフォトセンサー２０１に備えられるＴＦＴ基板について説明する。図２は、ＴＦＴ基板の構成を示す平面図である。

ＴＦＴ基板は、例えば、フォトダイオード１００と薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）１０７がマトリクス状に配列したアクティブマトリクス型のＴＦＴアレイ基板である。ＴＦＴ基板には、検出領域１０１と検出領域１０１を囲むように設けられた額縁領域１０２とが設けられている。この検出領域１０１には、複数のゲート配線２７、複数のデータ配線１４、及び複数のバイアス配線１５が形成されている。

そして、複数のゲート配線２７は平行に設けられている。複数のデータ配線１４及び複数のバイアス配線１５は、平行に設けられている。バイアス配線１５は、隣接するデータ配線１４間にそれぞれ設けられている。すなわち、データ配線１４とバイアス配線１５とは、交互に配置されている。ゲート配線２７とデータ配線１４とは、互いに交差するように形成されている。同様に、ゲート配線２７とバイアス配線１５とは、互いに交差するように形成されている。また、ゲート配線２７とデータ配線１４とは直交している。同様に、ゲート配線２７とバイアス配線１５とは直交している。そして、隣接するゲート配線２７と隣接するデータ配線１４とで囲まれた領域が画素１０３となる。ＴＦＴ基板では、画素１０３がマトリクス状に配列される。

さらに、ＴＦＴ基板の額縁領域１０２には、ゲート駆動回路１０４、デジタル回路１０５、及び電荷読み出し回路１０６が設けられる。ゲート配線２７は、検出領域１０１から額縁領域１０２まで延設されている。そして、ゲート配線２７は、ＴＦＴ基板の端部で、ゲート駆動回路１０４に接続される。データ配線１４も同様に検出領域１０１から額縁領域１０２まで延設されている。そして、データ配線１４は、ＴＦＴ基板の端部で低ノイズアンプを介して電荷読み出し回路１０６と電気的に接続される。デジタル回路１０５は、電荷読み出し回路１０６と電気的に接続される。なお、低ノイズアンプは、電荷読み出し回路１０６とデジタル回路１０５の間に設けられてもよい。

ゲート駆動回路１０４には、例えば配線基板を介して、外部からの各種信号が供給される。ゲート駆動回路１０４は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線２７に供給する。このゲート信号によって、ゲート配線２７が順次選択されていく。データ配線１４からの出力は、低ノイズアンプに供給されて増幅される。増幅された信号は、電荷読み出し回路１０６に供給される。電荷読み出し回路１０６は、例えば、積分器、サンプルホールド、マルチプレクサ・アンプを有する。電荷読み出し回路１０６は、データ配線１４からの出力を読み出す。具体的には、電荷読み出し回路１０６は、複数のデータ配線１４からの出力を順次選択してデジタル回路１０５に送る。

デジタル回路１０５は、少なくともＡ／Ｄコンバータを有する。また、デジタル回路１０５は、補正演算回路、変換回路等を有してもよい。そして、読み出し回路１０６からの信号をＡ／ＤコンバータによりＡ／Ｄ変換する。Ａ／Ｄ変換された信号は、補正演算回路により補正演算される。なお、補正演算は、画像処理装置２００で行ってもよい。また、Ａ／Ｄ変換された信号は、出力信号数を減らすなどの目的で、画像処理装置２００へ送るためのフォーマットに従った信号に変換回路により変換される。なお、ゲート駆動回路１０４、デジタル回路１０５、及び電荷読み出し回路１０６は、ＴＦＴ基板上に配置される構成に限られるものではない。

画素１０３内には、ＴＦＴ１０７とフォトダイオード１００とが１つずつ形成されている。画素１０３内において、ＴＦＴ１０７とフォトダイオード１００は直列に接続されている。ＴＦＴ１０７はゲート配線２７とデータ配線１４の交差点近傍に配置される。このＴＦＴ１０７がフォトダイオード１００からの出力をデータ配線１４に供給するためのスイッチング素子となる。

ＴＦＴ１０７のゲート電極はゲート配線２７に接続され、ゲート端子から入力されるゲート信号によってＴＦＴ１０７のＯＮとＯＦＦを制御している。ＴＦＴ１０７のソース電極はデータ配線１４に接続されている。ＴＦＴ１０７のドレイン電極はフォトダイオード１００に接続されている。ゲート電極に電圧を印加され、ＴＦＴ１０７がＯＮされると、ドレイン電極からソース電極に電流が流れるようになる。すなわち、ＴＦＴ１０７を介して、フォトダイオード１００で変換された電荷がデータ配線１４に流れる。データ配線１４からの電荷は、電荷読み出し回路１０６等を経てデジタル回路１０５によりＡ／Ｄ変換が行われる。ＴＦＴ基板は、以上のように構成される。

Ｘ線撮像を行う場合、被験者２０３をフォトセンサー２０１とＸ線源２０２の間に移動させる。そして、Ｘ線源２０２から被験者２０３に向けてＸ線２０４を照射する。被験者２０３を通過したＸ線２０４は、フォトセンサー２０１のシンチレーターによって可視光に変換される。そして、フォトダイオード１００に可視光が入射され、光電変換される。これにより、フォトダイオード１００によって変換された電荷が、ＴＦＴ１０７を介して、データ配線１４に流れる。データ配線１４からの電荷は、低ノイズアンプに供給され、増幅される。増幅された信号は、読み出し回路１０６を経て、デジタル回路１０５でＡ／Ｄ変換される。そして、Ａ／Ｄ変換後に変換回路により特定のフォーマット化された信号は、画像処理装置２００に順次送り出される。画像処理装置２００は、入力された信号に基づいて、所定の演算処理を行う。これにより、Ｘ線撮影画像を得ることができる。

次に、上記のＴＦＴ基板について詳細に説明する。まず、図３、４を参照して、ＴＦＴ基板の画素１０３の構成について説明する。図３は、本実施の形態にかかるＴＦＴ基板の画素１０３の構成を示す平面図である。すなわち、隣接するデータ配線１４と、隣接するゲート配線２７とで囲まれる領域におけるＴＦＴ基板の構成を示す。図４は、図３においてＩＶ−ＩＶで示された個所における断面図である。

図４に示されるように、絶縁性基板１上には、ゲート電極２が形成されている。ゲート電極２は、ゲート配線２７と一体に形成される。絶縁性基板１としては、ガラス基板等の透明絶縁性基板を用いることができる。ゲート電極２及びゲート配線２７は、低抵抗金属材料によって形成される。本実施の形態では、ゲート電極２及びゲート配線２７は、アルミニウム（Ａｌ）を主成分とする金属を含む。Ａｌを主成分とする金属としては、ＡｌＮｉＮｄ、ＡｌＮｉＳｉ、ＡｌＮｉＭｇ等のＮｉを含むＡｌ合金、すなわちＡｌ−Ｎｉ合金を用いる。もちろん、Ａｌを主成分とする金属としては、他のＡｌ合金を用いてもよい。また、Ａｌ以外にも、低抵抗金属材料としてＣｕ等を用いてもよい。

ゲート電極２及びゲート配線２７を覆うように、ゲート絶縁膜３が形成される。そして、ゲート絶縁膜３上に、ゲート電極２と対向するように半導体層４が形成される。半導体層４は、水素原子が添加されたアモルファスシリコン（ａ−Ｓｉ：Ｈ）層である。半導体層４上には、オーミックコンタクト層５が形成される。オーミックコンタクト層５は、不純物を含む半導体層であり、低抵抗化されている。具体的には、オーミックコンタクト層５は、ａ−Ｓｉ：Ｈ層に不純物としてリン（Ｐ）をドープしたｎ^＋ａ−Ｓｉ：Ｈ層である。

図４に示されるように、ゲート電極２上において、半導体層４の中央部上には、オーミックコンタクト層５が存在しない。このオーミックコンタクト層５が存在しない半導体層４の領域がチャネル領域である。また、オーミックコンタクト層５は、半導体層４の両端に形成される。一方のオーミックコンタクト層５がソース領域を構成し、他方のオーミックコンタクト層５がドレイン領域を構成する。すなわち、ソース領域及びドレイン領域は、チャネル領域を挟むように対向配置されている。

オーミックコンタクト層５上には、ソース電極６及びドレイン電極７が形成される。ソース電極６及びドレイン電極７は、オーミックコンタクト層５を介して半導体層４と接続される。ソース電極６は、ソース領域上に形成される。ドレイン電極７は、ドレイン領域上に形成される。図３に示されるように、ソース電極６は、半導体層４からデータ配線１４まで延在して形成される。ドレイン電極７は、半導体層４からフォトダイオード１００の下部電極２５まで延在して形成される。

ソース電極６及びドレイン電極７を覆うように、第一のパッシベーション膜８が形成されている。ドレイン電極７上の第一のパッシベーション膜８には、コンタクトホールＣＨ１が形成される。すなわち、ドレイン電極７上の一部では、第一のパッシベーション膜８が存在しない。そして、下部電極２５は、画素の略全体に形成される。すなわち、下部電極２５は、隣接するゲート配線２７及び隣接するデータ配線１４に取り囲まれる領域に形成される。下部電極２５は、コンタクトホールＣＨ１に埋設される。そして、コンタクトホールＣＨ１を介して、下部電極２５とドレイン電極７が電気的に接続される。

下部電極２５上の略全体には、フォトダイオード１００が形成される。本実施の形態では、フォトダイオード１００としてｐｉｎ構造のフォトダイオードを用いている。すなわち、フォトダイオード１００は、ｐｎ接合の中間にキャリアが少なく抵抗の大きい真性半導体の層（イントリンシック層）を設ける構造を有する。具体的には、フォトダイオード１００は、下部電極２５側から、ｎ型半導体層９、ｉ型半導体層１０、ｐ型半導体層１１を順次積層した３層積層構造の半導体活性層を有する。ｎ型半導体層９は、例えば、リン（Ｐ）をドープしたｎ型アモルファスシリコン（ｎ^＋ａ−Ｓｉ）層である。ｉ型半導体層１０は、例えば、イントリンシックなアモルファスシリコン（ｉ−ａ−Ｓｉ）層である。ｐ型半導体層１１は、例えば、ボロン（Ｂ）をドープしたｐ型アモルファスシリコン（ｐ^＋ａ−Ｓｉ）層である。

また、ｐ型半導体層１１の上層には、窒素含有半導体層１１ａが形成される。換言すると、窒素含有半導体層１１ａは、フォトダイオード１００の半導体活性層の透明電極１２側に形成される。ｐ型半導体層１１と窒素含有半導体層１１ａとは上面視にて略一致するように形成される。窒素含有半導体層１１ａは、窒素を含有するｐ型半導体層であり、上層の透明電極１２からＩｎ等が半導体活性層のシリコンへ拡散することを抑制できる拡散防止層である。

そして、フォトダイオード１００上には、フォトダイオード電極としての透明電極１２が形成される。具体的には、窒素含有半導体層１１ａ上に、透明電極１２が形成される。換言すると、フォトダイオード１００の半導体活性層と透明電極１２との間に、窒素含有半導体層１１ａが形成される。すなわち、拡散防止層である窒素含有半導体層１１ａを介して、フォトダイオード１００の半導体活性層と透明電極１２とは対向配置される。窒素含有半導体層１１ａと透明電極１２とは直接接する。透明電極１２は、金属酸化膜である透明導電膜から形成される。透明電極１２は、酸化インジウムを含む。

フォトダイオード１００は、対向する電極によって挟まれる。すなわち、透明電極１２は、フォトダイオード１００のアノード電極である。そして、下部電極２５は、フォトダイオード１００のカソード電極である。このような構成により、透明電極１２を透過した可視光がフォトダイオード１００に入射される。そして、フォトダイオード１００により、可視光が電荷に変換され、下部電極２５から電流が流れる。

これらを覆うように、透明電極１２上に、第二のパッシベーション膜１３が形成される。なお、ここで第二のパッシベーション膜１３は、塗布型の透明絶縁膜単膜でもよく、さらにはＣＶＤ等で成膜した透明絶縁膜の上層に塗布型の透明絶縁膜を有してもよい。

ソース電極６上の第一のパッシベーション膜８及び第二のパッシベーション膜１３には、コンタクトホールＣＨ２が形成される。すなわち、ソース電極６上の一部では、第一のパッシベーション膜８及び第二のパッシベーション膜１３が存在しない。また、透明電極１２上の第二のパッシベーション膜１３には、コンタクトホールＣＨ３が形成される。すなわち、透明電極１２上の一部では、第二のパッシベーション膜１３が存在しない。

第二のパッシベーション膜１３上には、データ配線１４、バイアス配線１５、及び遮光層１６が形成される。図３に示されるように、データ配線１４は、コンタクトホールＣＨ２を通るように直線状に延在する。また、データ配線１４は、コンタクトホールＣＨ２に埋設される。そして、コンタクトホールＣＨ２を介して、ソース電極６とデータ配線１４が電気的に接続される。データ配線１４は、複数の画素１０３に亘って延在し、それぞれの画素１０３のソース電極６からフォトダイオード１００によって変換された電荷を読み出す。

図３に示されるように、バイアス配線１５は、コンタクトホールＣＨ３を通るように直線状に延在する。また、バイアス配線１５は、コンタクトホールＣＨ３に埋設される。そして、コンタクトホールＣＨ３を介して、透明電極１２とバイアス配線１５が電気的に接続される。バイアス配線１５は、複数の画素１０３に亘って延在し、それぞれの画素１０３の透明電極１２に逆バイアスをかける。これにより、光が当たらないときに、フォトダイオード１００をオフ状態にする。

遮光層１６は、ＴＦＴ１０７上に形成される。遮光層１６は、矩形状に形成される。バイアス配線１５及び遮光層１６は、一体的に形成される。もちろん、これに限らず、バイアス配線１５及び遮光層１６を、個々に形成してもよい。また、バイアス配線１５の幅より、遮光層１６の幅のほうが大きくなっている。なお、データ配線１４とバイアス配線１５は、Ａｌ合金を含む導電膜により形成されており、望ましくはその最上層もしくは最下層にＡｌ−Ｎｉ合金膜を有している。なお、データ配線１４とバイアス配線１５は、Ａｌ−Ｎｉ合金膜の単層により形成されてもよい。最上層にＡｌ−Ｎｉ合金膜がある場合、さらに表面を窒化層としてもよい。

そして、これらを覆うように、第三のパッシベーション膜１７、第四のパッシベーション膜１８が順次形成される。第四のパッシベーション膜１８は、表面が平坦になっている。第四のパッシベーション膜１８は、例えば有機樹脂などから形成される。ＴＦＴ基板の画素１０３は、以上のように構成される。

次に、図５を参照して、ＴＦＴ基板の端子部の構成について説明する。図５は、ＴＦＴ基板の端子部の構成を示す断面図である。

端子部では、絶縁性基板１上の略全体に、ゲート絶縁膜３及び第一のパッシベーション膜８が順次形成される。第一のパッシベーション膜８上には、配線変換パターン２３が形成される。配線変換パターン２３は、配線と端子とを電気的に接続するパターンである。また、配線変換パターン２３は、パネル外に形成されるショートリングに接続されていてもよい。ショートリングとは、ＴＦＴ基板の製造工程中に発生する静電気等によるＴＦＴ１０７等の素子の破壊を抑制するために設けられる配線である。これらを覆うように、第二のパッシベーション膜１３が形成される。配線変換パターン２３上において、第二のパッシベーション膜１３にはコンタクトホールＣＨ４、ＣＨ７が形成される。すなわち、配線変換パターン２３上の一部では、第二のパッシベーション膜１３が存在しない。

第二のパッシベーション膜１３上には、配線２４が形成される。配線２４は、例えばデータ配線１４やバイアス配線１５から延在してもよい。また、配線２４は、例えばコンタクトホールＣＨ６（図示せず）を介してゲート配線２７と電気的に接続されていてもよい。配線２４の端部は、コンタクトホールＣＨ７に埋設される。そして、コンタクトホールＣＨ７を介して、配線２４と配線変換パターン２３が電気的に接続される。そして、配線２４を覆うように、第三のパッシベーション膜１７及び第四のパッシベーション膜１８が順次形成される。また、コンタクトホールＣＨ４上において、第三のパッシベーション膜１７及び第四のパッシベーション膜１８にはコンタクトホールＣＨ５が形成される。コンタクトホールＣＨ５は、コンタクトホールＣＨ４より大きく形成される。換言すると、コンタクトホールＣＨ５の内側にコンタクトホールＣＨ４が形成される。

第四のパッシベーション膜１８上には、端子２２が形成される。端子２２は、コンタクトホールＣＨ４、ＣＨ５に埋設される。そして、コンタクトホールＣＨ４、ＣＨ５を介して、端子２２と配線変換パターン２３が電気的に接続される。すなわち、配線変換パターン２３が配線２４及び端子２２に接続されることにより、配線２４及び端子２２が電気的に接続される。端子部は、以上のように構成される。

また、端子部は、上記の構成に限らず、例えば図６に示される構成としてもよい。図６は、端子部の他の構成を示す断面図である。図６に示されるように、端子２２は、第四のパッシベーション膜１８上には形成されず、第三のパッシベーション膜１７上に形成される。すなわち、コンタクトホールＣＨ５の内側のみに端子２２が形成される。

本実施の形態では、配線変換パターン２３は第一のパッシベーション膜８の上層に配置したが、ゲート絶縁膜３と第一のパッシベーション膜８の間に配置してもよい。さらには、図５、６においては、コンタクトホールＣＨ７等を介して、データ配線１４、バイアス配線１５、ゲート配線２７を配線変換パターン２３に電気的に接続したがこれに限らない。例えば、コンタクトホールＣＨ７等を介さないで、直接、データ配線１４、バイアス配線１５、ゲート配線２７といった配線２４を配線変換パターン２３としてもよい。すなわち、データ配線１４、バイアス配線１５、ゲート配線２７を直接端子２２に接続してもよい。

本実施の形態にかかるフォトセンサーに備えられるＴＦＴ基板は、以上のように構成される。ここで、ｐ型半導体層１１の透明電極１２側には拡散防止層としての窒素含有層１１ａが形成される。このため、フォトダイオード１００のアノード電極からＳｉ層へのＩｎ拡散を抑制することができる。すなわち、透明電極１２からｎ型半導体層９、ｉ型半導体層１０、及びｐ型半導体層１１からなる半導体活性層へのＩｎ拡散を抑制することができる。したがって、高バイアス下でのフォトダイオード１００のリーク電流を抑えることができ、残像の少ないフォトセンサーを実現できる。

既に説明したように、Ｘ線撮像装置に用いられるフォトセンサーには、シンチレーターが設けられる。具体的には、フォトセンサーに備えられるＴＦＴ基板にシンチレーターが設けられる。図７は、Ｘ線撮像装置に用いられるＴＦＴ基板の構成を示す断面図である。図７に示されるように、第四のパッシベーション膜１８上にシンチレーター２６が形成される。シンチレーター２６は、フォトダイオード１００の光の入射側に設けられる。すなわち、シンチレーター２６は、フォトダイオード１００の透明電極１２側に設けられる。シンチレーター２６は、例えばＣｓＩからなり、Ｘ線を可視光に変換する。なお、シンチレーター２６以外の構成は、図４に示されたＴＦＴ基板と同様の構成となっている。

次に、図８〜図１０を用いて本実施の形態にかかるフォトセンサーに備えられるＴＦＴ基板の製造方法について説明する。図８、９は、画素におけるＴＦＴ基板の製造工程を示す断面図である。すなわち、図８、９は、図４に対応する個所におけるＴＦＴ基板の製造工程を示す断面図である。図１０は、端子部におけるＴＦＴ基板の製造工程を示す断面図である。すなわち、図１０は、図５又は図６に対応する個所におけるＴＦＴ基板の製造工程を示す断面図である。

最初に、スパッタリング法により、絶縁性基板１上に第一の導電性薄膜を成膜する。第一の導電性薄膜の材料として、低抵抗金属材料を用いることが好ましい。具体的には、第一の導電性薄膜の材料として、Ａｌを主成分とする金属、例えばＮｉを含むＡｌ合金を用いることができる。本実施の形態では、第一の導電性薄膜の材料として、ＡｌＮｉＮｄを用いる。成膜条件は、圧力を０．２〜０．５Ｐａ、ＤＣパワーを１．０〜２．５ｋＷ（パワー密度で言うなれば０．１７〜０．４３Ｗ／ｃｍ^２）、成膜温度を室温〜１８０℃くらいの範囲を適用する。また、膜厚は１５０〜３００ｎｍとする。

現像液との反応を抑えるために、ＡｌＮｉＮｄの上に窒化したＡｌＮｉＮｄ層を形成しても良い。また、ＡｌＮｉＮｄの代わりにＡｌＮｉＳｉやＡｌＮｉＭｇなどを使用しても良い。さらに、データ配線１４やバイアス配線１５に同じ材料を用いてもよく、その場合は生産効率が向上する。また、Ａｌ以外にも低抵抗金属材料としてＣｕもしくはＣｕ合金を用いることができ、この場合もＡｌと同様にスパッタリング法で成膜することができる。

本実施の形態においては、フォトダイオード１００の形成の際にゲート電極２及びゲート配線２７が露出しない構造となる。これにより、ゲート電極２及びゲート配線２７として、ダメージにそれほど強くないＡｌやＣｕを主成分とする金属を用いることができる。このため、低抵抗な配線を形成できるので、大型のフォトセンサーを形成することが可能となる。

そして、第一の導電性薄膜上に、感光性樹脂であるレジスト（図示せず）をスピンコートによって塗布し、塗布したレジストを露光、現像する第一のフォトリソ工程（写真製版工程）を行う。これにより、所望の形状にレジストがパターニングされる。その後、レジストをマスクとして、第一の導電性薄膜をエッチングし、所望の形状にパターニングする。その後、レジストを除去する。これにより、ゲート電極２及びゲート配線２７が形成される。

エッチングは、例えば燐酸と硝酸と酢酸との混酸のエッチング液を用いたウェットエッチングにより行われる。エッチング液としては、燐酸と硝酸と酢酸との混酸に限らず、その他のエッチング液を用いることもできる。また、ウェットエッチングに限らず、ドライエッチングを用いてもよい。なお、ゲート電極２及びゲート配線２７の断面形状はテーパー形状とすることが望ましい。テーパー形状とすることにより、後続の膜形成における断線などの不良を低減できる。そして、絶縁膜耐圧が向上するという効果を奏する。

次に、プラズマＣＶＤ法にて、ゲート電極２及びゲート配線２７を覆うように、ゲート絶縁膜３、半導体層４、及びオーミックコンタクト層５を順次成膜する。半導体層４としてはａ−Ｓｉ：Ｈ層、オーミックコンタクト層としてはｎ^＋ａ−Ｓｉ：Ｈ層を用いることができる。また、それぞれの膜厚は、例えば、ゲート絶縁膜３を２００〜４００ｎｍ、半導体層４を１００〜２００ｎｍ、オーミックコンタクト層５を２０〜５０ｎｍとする。

なお、フォトセンサーは高い電荷読み出し効率が求められ駆動能力の高いＴＦＴが求められる為、半導体層４を２ステップに分割して成膜してＴＦＴの高性能化を図っても良い。その場合の成膜条件として、1層目はデポレートが５〜２０ｎｍ／分の低速レートで良質な膜を形成し、その後の残りを３０ｎｍ／分以上のデポレートで成膜する。また、成膜温度を２５０〜３５０℃として、ゲート絶縁膜３、半導体層４、及びオーミックコンタクト層５を成膜する。

次に、第二のフォトリソ工程により、ゲート電極２上に、アイランド状のレジスト（図示せず）を形成する。そして、レジストをマスクとして、半導体層４及びオーミックコンタクト層５をエッチングする。エッチングは、例えばＳＦ_６とＨＣｌの混合ガスのプラズマを用いたドライエッチングにより行われる。また、エッチングガスとしては、ＳＦ_６とＨＣｌの混合ガスに限らず、その他のエッチングガスを用いることもできる。その後、レジストを除去する。これにより、半導体層４及びオーミックコンタクト層５が、アイランド状にパターニングされる。このとき、後に形成されるチャネル領域上にもオーミックコンタクト層５が残っている。

次に、第三のフォトリソ工程により、ゲート絶縁膜３上に、基板周辺のみ開口するレジスト（図示せず）を形成する。そして、レジストをマスクとして、ゲート絶縁膜３をエッチングする。また、エッチングは、例えばＣＦ_４とＯ_２の混合ガスのプラズマを用いたドライエッチングにより行われる。また、エッチングガスとしては、ＣＦ_４とＯ_２の混合ガスに限らず、その他のエッチングガスを用いることもできる。

次に、スパッタリング法を用いて、オーミックコンタクト層５を覆うように、第二の導電性薄膜を成膜する。第二の導電性薄膜としては、Ｃｒなどの高融点金属膜を用いることができる。また、膜厚は５０〜３００ｎｍとする。第二の導電性薄膜としては、Ｃｒの他にもＳｉとのオーミックコンタクトが取れる金属であってもよい。

次に第四のフォトリソ工程により、第二の導電性薄膜上に、ソース電極６とドレイン電極７に対応するレジスト（図示せず）を形成する。そして、レジストをマスクとして、第二の導電性薄膜をエッチングして、ソース電極６及びドレイン電極７を形成する。エッチングは、例えば硝酸セリウムアンモニウムと硝酸の混酸を用いたウェットエッチングにより行われる。その後、形成した電極をマスクにして、オーミックコンタクト層５をエッチングする。これにより、チャネルが形成されて、ＴＦＴ１０７が形成される。ここでのエッチングは、例えばＳＦ_６とＨＣｌの混合ガスのプラズマを用いたドライエッチングにより行われる。

また、エッチング液としては、硝酸セリウムアンモニウムと硝酸の混酸に限らず、その他のエッチング液を用いることもできる。そして、エッチングガスとしては、ＳＦ_６とＨＣｌの混合ガスに限らず、その他のエッチングガスを用いることもできる。

なお、端子部においては、第一、第二、第四のフォトリソ工程及びエッチングにより、第一の導電性薄膜、半導体層４、オーミックコンタクト層５、及び第二の導電性薄膜が除去される。また、絶縁性基板１上の略全体に、ゲート絶縁膜３が形成される。以上の工程により、図８（ａ）及び図１０（ａ）に示す構成となる。

また、ＴＦＴ１０７の特性を向上させるために、この後、第一のパッシベーション膜８を形成する前に水素ガスを用いたプラズマ処理を行い、バックチャネル側、すなわち半導体層４の表面を荒らしてもよい。

そして、これらを覆うように、プラズマＣＶＤ等の方法を用いて、第一のパッシベーション膜８を成膜する。本実施の形態では、第一のパッシベーション膜８として、誘電率の低い酸化珪素（ＳｉＯ_２）膜を用いる。そして、ＳｉＯ_２膜を２００〜４００ｎｍの膜厚に成膜する。ＳｉＯ_２膜の成膜条件は、ＳｉＨ_４流量を１．６９×１０^−２〜８．４５×１０^−２Ｐａ・ｍ^３／ｓ（＝１０〜５０ｓｃｃｍ）、Ｎ_２Ｏ流量を３．３８×１０⁻¹〜８．４５×１０⁻¹Ｐａ・ｍ^３／ｓ（２００〜５００ｓｃｃｍ）、成膜圧力を５０Ｐａ、ＲＦパワーを５０〜２００Ｗ（パワー密度で言うなれば０．０１５〜０．６７Ｗ／ｃｍ^２）、成膜温度を２００〜３００℃くらいの範囲を適用する。なお、第一のパッシベーション膜８としては、ＳｉＯ_２膜に限らず、ＳｉＮやＳｉＯＮや前記膜の積層でもよい。この場合は、上記ガスに水素、窒素、ＮＨ_３を加えて成膜する。

次に、第五のフォトリソ工程により、コンタクトホールＣＨ１を形成するためのレジスト（図示せず）を形成する。次に、レジストをマスクとして、第一のパッシベーション膜８をエッチングする。エッチングは、例えばＣＦ_４とＯ_２の混合ガスのプラズマを用いたドライエッチングにより行われる。また、エッチングガスとしては、ＣＦ_４とＯ_２の混合ガスに限らず、その他のエッチングガスを用いることもできる。そして、レジストを除去する。これにより、コンタクトホールＣＨ１が形成される。具体的には、ドレイン電極７上の第一のパッシベーション膜８が除去されて、コンタクトホールＣＨ１が形成される。すなわち、コンタクトホールＣＨ１では、ドレイン電極７が露出する。なお、端子部では、ゲート絶縁膜３上の略全体に、第一のパッシベーション膜８が形成される。以上の工程により、図８（ｂ）及び図１０（ｂ）に示す構成となる。

次に、スパッタリング法等を用いて、第一のパッシベーション膜８上に、下部電極２５となる第三の導電性薄膜２８を成膜する。また、コンタクトホールＣＨ１には、第三の導電性薄膜２８が埋設される。第三の導電性薄膜２８としては、Ｃｒなどの高融点金属膜を用いることができる。

引き続いて、プラズマＣＶＤ法を用いて、第三の導電性薄膜２８上に、ｎ型半導体層９、ｉ型半導体層１０、ｐ型半導体層１１を順次成膜する。これらは、フォトダイオード１００を構成する。また、これらは、１度も真空を破らずに同一成膜室で順番に成膜される。本実施の形態では、ｎ型半導体層９としてＰがドープされたｎ^＋ａ−Ｓｉ層、ｉ型半導体層１０としてｉ−ａ−Ｓｉ層、ｐ型半導体層１１としてＢがドープされたｐ^＋ａ−Ｓｉ層を成膜する。また、ｎ^＋ａ−Ｓｉ層は膜厚５〜１００ｎｍ、ｉ−ａ−Ｓｉ層は膜厚０．５〜２．０μｍ、ｐ^＋ａ−Ｓｉ層は膜厚１０〜８０ｎｍにする。

ｉ−ａ−Ｓｉ層の成膜条件は、例えばＳｉＨ_４流量を１．６９×１０⁻¹〜３．３８×１０⁻¹Ｐａ・ｍ^３／ｓ（＝１００〜２００ｓｃｃｍ）、Ｈ_２流量を１．６９×１０⁻¹〜５．０７×１０⁻¹Ｐａ・ｍ^３／ｓ（＝１００〜３００ｓｃｃｍ）、成膜圧力を１００〜３００Ｐａ、ＲＦパワーを３０〜１５０Ｗ（パワー密度で言うなれば０．０１〜０．０５Ｗ／ｃｍ^２）、成膜温度を２００〜３００℃くらいの範囲を適用する。Ｐがドープされたｎ^＋ａ−Ｓｉ層及びＢがドープされたｐ^＋ａ−Ｓｉ層は、それぞれ０．２〜１．０％のＰＨ_３あるいはＢ_２Ｈ_６を上記成膜条件のガスに混合した成膜ガスで成膜される。

また、ｐ^＋ａ−Ｓｉ層は、イオンシャワードーピング方法またはイオン注入方法により、ｉ型半導体層１０の上層部にＢを注入して形成してもよい。なお、イオン注入を用いてｐ^＋ａ−Ｓｉ層を形成する場合、それに先立ってｉ−ａ−Ｓｉ層の表面に膜厚５〜４０ｎｍのＳｉＯ_２膜を形成してもよい。これは、Ｂを注入する際のダメージを軽減させるためである。その場合、イオン注入後にＳｉＯ_２膜をＢＨＦ等により除去してもよい。

ｐ型半導体層１１の成膜後に、窒素含有半導体層１１ａを成膜する。窒素含有半導体層１１ａは、膜厚１〜５ｎｍにする。窒素含有半導体層１１ａは、ｐ^＋ａ−Ｓｉ層の成膜ガスにＮＨ_４を１．６９×１０^−２〜１．６７×１０^−１Ｐａ・ｍ^３／ｓ（＝数１０ｓｃｃｍ）添加して成膜する。換言すると、ｐ型半導体層１１の成膜後期に、窒素を含むガスを添加して成膜を行い、ｐ型半導体層１１の上層に窒素含有半導体層１１ａを形成する。成膜した窒素含有半導体層１１ａは、量子論的窒化シリコンの組成比よりシリコンが多い状態とする。これにより、上層に窒素含有半導体層１１ａを有するｐ型半導体層１１が形成される。

なお、ここでは、窒素含有半導体層１１ａを成膜法により形成する場合について説明したがこれに限らない。例えば、ｐ型半導体層１１の成膜後、窒素プラズマを含む雰囲気で、成膜されたｐ型半導体層１１の表面処理を行う。これにより、ｐ型半導体層１１の表面のシリコンを窒素含有シリコンに変質させて、ｐ型半導体層１１の上層に窒素含有半導体層１１ａを形成してもよい。また、この場合、ｎ型半導体層９、ｉ型半導体層１０、及びｐ型半導体層１１の成膜と窒素含有半導体層１１ａの形成とを同一の装置内で行うことが好ましい。すなわち、これらの半導体層を成膜するシリコン成膜装置中に、窒素プラズマを含む雰囲気を形成して窒素含有半導体層１１ａを形成することが好ましい。これにより、製造工程を簡略化することができる。

さらには、３層からなるシリコンの成膜処理後に、大気圧プラズマ等の装置にて表面処理を行ってもよい。すなわち、ｎ型半導体層９、ｉ型半導体層１０、及びｐ型半導体層１１を順次成膜した後に、表面処理を行い、ｐ型半導体層１１表面に窒素含有半導体層１１ａを形成してもよい。以上の工程により、第一のパッシベーション膜８上に、第三の導電性薄膜２８、ｎ型半導体層９、ｉ型半導体層１０、ｐ型半導体層１１、及び窒素含有半導体層１１ａが順次形成され、図８（ｃ）及び図１０（ｃ）に示す構成となる。

そして、窒素含有半導体層１１ａ上に第四の導電性薄膜を成膜する。第四の導電性薄膜の形成は、例えばスパッタリング法を用いて、ＩＴＯなどの透明導電膜を成膜することにより行う。膜厚は５０〜３００ｎｍとする。この時の成膜では基板の加熱は行わない条件が望ましい。第四の導電性薄膜を成膜後、第六のフォトリソ工程により、フォトダイオード１００となるパターンより加工マージン分小さいパターンのレジスト（図示せず）を形成する。そして、レジストをマスクとして、第四の導電性薄膜をエッチングする。その後、レジストを除去する。これにより、透明電極１２が形成される。

次に、第七のフォトリソ工程にて、透明電極１２上にフォトダイオード１００の感光領域のレジスト（図示せず）を形成する。そして、レジストをマスクとして、ａ−Ｓｉ層をエッチングする。すなわち、ｎ型半導体層９、ｉ型半導体層１０、及びｐ型半導体層１１の３層をエッチングする。エッチングは、例えばＳＦ_６とＨＣｌの混合ガスのプラズマを用いたドライエッチングにより行われる。また、エッチングガスとしては、ＳＦ_６とＨＣｌの混合ガスに限らず、その他のエッチングガスを用いることもできる。その後、レジストを除去する。これにより、３層構造のフォトダイオード１００が形成される。

次に、第八のフォトリソ工程にて、下部電極２５に対応するレジスト（図示せず）を形成する。ここでのレジストは、フォトダイオード１００のパターンより一回り大きいパターンを有する。そして、レジストをマスクとして、第三の導電性薄膜２８をエッチングする。その後、レジストを除去する。これにより、下部電極２５が形成される。また、コンタクトホールＣＨ１にも下部電極２５が形成され、コンタクトホールＣＨ１を介して下部電極２５とドレイン電極７が電気的に接続される。

なお、端子部においては、第六及び第七のフォトリソ工程及びエッチング工程により、第四の導電性薄膜及びａ−Ｓｉ層が除去される。そして、第八のフォトリソ工程及びエッチングにより、第三の導電性薄膜２８がパターニングされる。これにより、配線変換パターン２３が形成される。なお、ここでは、配線変換パターン２３を第三の導電性薄膜２８により形成したがこれに限らない。別途、導電性薄膜を成膜し、パターニングすることにより配線変換パターン２３を形成してもよいし、第二の導電性薄膜を配線変換パターン２３としてもよい。以上の工程により、図９（ｄ）及び図１０（ｄ）に示す構成となる。

次に、透明電極１２上に、フォトダイオード１００を保護するための第二のパッシベーション膜１３を成膜する。第二のパッシベーション膜１３は、データ配線１４とバイアス配線１５にかかる付加容量を小さくするために形成される。このため、第二のパッシベーション膜１３としては、例えば０．５〜１．５μｍの厚膜で成膜された誘電率の低い酸化珪素（ＳｉＯ_２）膜を用いる。

ＳｉＯ_２膜の成膜条件は、ＳｉＨ_４流量を１．６９×１０^−２〜８．４５×１０^−２Ｐａ・ｍ^３／ｓ（＝１０〜５０ｓｃｃｍ）、Ｎ_２Ｏ流量を３．３８×１０⁻¹〜８．４５×１０⁻¹Ｐａ・ｍ^３／ｓ（２００〜５００ｓｃｃｍ）、成膜圧力を５０Ｐａ、ＲＦパワーを５０〜２００Ｗ（パワー密度で言うなれば０．０１５〜０．６７Ｗ／ｃｍ^２）、成膜温度を２００〜３００℃くらいの範囲を適用する。なお、第二のパッシベーション膜１３としてＳｉＯ_２膜を挙げたが、これに限らない。第二のパッシベーション膜１３としては、ＳｉＯ_２／ＳｉＮ／ＳｉＯ_２等の積層膜でもよく、さらには段差低減のためＳＯＧ（spin coating on glass）膜単膜またはＣＶＤ形成膜とＳＯＧ膜との積層膜でもよい。

そして、第九のフォトリソ工程により、コンタクトホールＣＨ２、ＣＨ３を形成するためのレジスト（図示せず）を形成する。次に、レジストをマスクとして、第二のパッシベーション膜１３及び第一のパッシベーション膜８をエッチングする。エッチングは、例えば、ＣＦ_４とＡｒの混合ガスのプラズマを用いたドライエッチングにより行われる。また、エッチングガスとしては、ＣＦ_４とＡｒの混合ガスに限らず、その他のエッチングガスを用いることもできる。その後、レジストを除去する。これにより、コンタクトホールＣＨ２、ＣＨ３が形成される。

具体的には、ソース電極６上の第一のパッシベーション膜８及び第二のパッシベーション膜１３が除去されて、コンタクトホールＣＨ２が形成される。すなわち、コンタクトホールＣＨ２では、ソース電極６が露出する。そして、透明電極１２上の第二のパッシベーション膜１３が除去されて、コンタクトホールＣＨ３が形成される。すなわち、コンタクトホールＣＨ３では、透明電極１２が露出する。また、端子部においては、配線変換パターン２３上の第二のパッシベーション膜１３が除去されて、コンタクトホールＣＨ４、ＣＨ７が形成される。すなわち、コンタクトホールＣＨ４、ＣＨ７では、配線変換パターン２３が露出する。なお、本実施の形態では、コンタクトホールＣＨ４をコンタクトホールＣＨ７の形成時に同時に形成するが別の工程で形成してもよい。また、コンタクトホールＣＨ２、ＣＨ３、ＣＨ４、ＣＨ６、ＣＨ７の形成の際には、その断面がテーパー形状となるように加工すると上層の被覆性が向上し、断線等を低減できる。以上の工程により、図９（ｅ）及び図１０（ｅ）に示す構成となる。

次に、第二のパッシベーション膜１３上に、データ配線１４、バイアス配線１５、及び遮光層１６となる第五の導電性薄膜を成膜する。また、コンタクトホールＣＨ２、ＣＨ３には、第五の導電性薄膜が埋設される。第五の導電性薄膜としては、抵抗が低く、かつ耐熱性に優れ、かつ透明導電膜とのコンタクト特性に優れたＮｉを含むＡｌ合金等が用いられる。第五の導電性薄膜としては、例えばＡｌＮｉＮｄ膜が用いられる。そして、ＡｌＮｉＮｄ膜を０．５〜１．５μｍの膜厚に成膜する。第五の導電性薄膜は、ＡｌＮｉＮｄ単層でもよく、ＡｌＮｉＮｄとＭｏやＭｏ合金、あるいはＣｒなどの高融点金属との積層でもよい。また、現像液との反応を抑えるために、ＡｌＮｉＮｄの上に窒化したＡｌＮｉＮｄＮを形成してもよい。

例えばスパッタリング法により下地としてＭｏ合金、その上にＡｌＮｉＮｄを連続成膜する。成膜条件は、圧力を０．２〜０．５Ｐａ、ＤＣパワーを１．０〜２．５ｋＷ（パワー密度で言うなれば０．１７〜０．４３Ｗ／ｃｍ^２）、成膜温度を室温〜１８０℃ぐらいの範囲を適用する。

次に、第十の写真製版工程にて、データ配線１４、バイアス配線１５、及び遮光層１６に対応するレジスト（図示せず）を形成する。そして、レジストをマスクとして、第五の導電性薄膜をエッチングする。第五の導電性薄膜としてＡｌＮｉＮｄとＭｏの積層膜を用いた場合、エッチングは、例えば、燐酸と硝酸と酢酸の混液を用いたウェットエッチングにより行われる。また、エッチング液としては、燐酸と硝酸と酢酸の混液に限らず、その他のエッチング液を用いることもできる。その後、レジストを除去する。これにより、データ配線１４、バイアス配線１５、及び遮光層１６が形成される。

また、コンタクトホールＣＨ２ではデータ配線１４が形成され、コンタクトホールＣＨ２を介してデータ配線１４とソース電極６が接続される。コンタクトホールＣＨ３ではバイアス配線１５が形成され、コンタクトホールＣＨ３を介してバイアス配線１５と透明電極１２が接続される。また、端子部では、第五の導電性薄膜が除去される。以上の工程により、図９（ｆ）に示す構成となる。

その後、データ配線１４及びバイアス配線１５を保護するために、これらを覆うように、第三のパッシベーション膜１７、第四のパッシベーション膜１８を順次成膜する。例えば、第三のパッシベーション膜１７としてＳｉＮ膜を用い、第四のパッシベーション膜１８として平坦化膜を用いる。

次に、第十一のフォトリソ工程にて、コンタクトホールＣＨ５を形成するためのレジスト（図示せず）を形成する。そして、レジストをマスクとして、第三のパッシベーション膜１７及び第四のパッシベーション膜１８をエッチングする。その後、レジストを除去する。これにより、配線変換パターン２３上の第三のパッシベーション膜１７及び第四のパッシベーション膜１８が除去されて、コンタクトホールＣＨ５が形成される。コンタクトホールＣＨ５では、第二のパッシベーション膜１３及び配線変換パターン２３が露出する。また、コンタクトホールＣＨ５の内側にあるコンタクトホールＣＨ４では、配線変換パターン２３が露出する。

ここでは、エッチングは、ＣＦ_４とＯ_２の混合ガスのプラズマを用いたドライエッチングにより行われる。また、エッチングガスとしては、ＣＦ_４とＯ_２の混合ガスに限らず、その他のエッチングガスを用いることもできる。なお、第四のパッシベーション膜１８として感光性を有する平坦化膜を用いてもよい。これにより、第十一のフォトリソ工程にて、レジストを用いず、露光・現像処理によって第四のパッシベーション膜１８をパターニングすることができる。

次に、第四のパッシベーション膜１８上に端子２２となる第六の導電性薄膜を成膜する。また、コンタクトホールＣＨ４、ＣＨ５には、第六の導電性薄膜が埋設される。第六の導電性薄膜としては、信頼性を確保する為に例えばアモルファスＩＴＯなどの透明導電膜を用いる。なお、本実施の形態では、端子２２として透明導電膜を用いるが、配線変換パターン２３等との良好なコンタクトを得る為に導電膜と透明導電膜の２層としてもよい。

次に、第十二のフォトリソ工程にて端子形状のレジスト（図示せず）を形成する。そして、レジストをマスクとして、第六の導電性薄膜をエッチングする。ここでは、エッチングは、例えば、シュウ酸を用いたウェットエッチングにより行われる。その後、レジストを除去する。これにより、端子２２が形成される。また、コンタクトホールＣＨ４、ＣＨ５に端子２２が形成され、コンタクトホールＣＨ４、ＣＨ５を介して配線変換パターン２３と端子２２が電気的に接続される。その後、アニールにより、ＩＴＯを結晶化する。以上の工程により、図４、及び図５又は図６に示す構成となり、ＴＦＴ基板が完成する。

本実施の形態にかかるフォトセンサーに備えられるＴＦＴ基板の製造方法では、ｐ型半導体層１１の上層に窒素含有半導体層１１ａを形成する。これにより、透明電極１２を形成する透明導電膜のＩｎ等が、フォトダイオード１００を構成する半導体活性層へ拡散することを抑制できる。そして、フォトダイオード１００の量子化効率の低下を抑え、入射光量が少ない状態でもＳ／Ｎ比の良い大型のフォトセンサーを実現することができる。

また、本実施の形態では、拡散防止層として窒素含有半導体層１１ａを形成したが、酸素を含有する層を形成してもよい。すなわち、ｐ型半導体層１１の透明電極１２側に、酸素を含有させてもよい。この場合、例えば、酸素プラズマを含む雰囲気で、成膜されたｐ型半導体層１１の表面処理を行い、拡散防止層を形成する。もちろん、窒素含有半導体層１１ａと同様、半導体活性層の成膜と拡散防止層の形成を同一装置内で行ってもよい。

なお、本実施の形態では、十二回のフォトリソ工程でＴＦＴ基板を製造しているが、十一回のフォトリソ工程によりＴＦＴ基板を製造することも可能である。具体的には、第二、第四のフォトリソ工程を１回のフォトリソ工程で行い、フォトリソ工程を１回減らすことができる。すなわち、半導体層４及びオーミックコンタクト層５のアイランド化と、ソース電極６、ドレイン電極７、及びオーミックコンタクト層５の形成とを１回のフォトリソ工程で行うことができる。

この場合、まず、オーミックコンタクト層５を成膜した後、この上に第二の導電性薄膜を成膜する。そして、第二の導電性薄膜上に、２段階の膜厚を有するレジストを形成する。具体的には、後に形成されるソース電極６上及びドレイン電極７上に厚膜レジストパターンを形成する。そして、後に形成されるチャネル領域上に薄膜レジストパターンを形成する。その他の領域上にはレジストを形成しない。そして、レジストをマスクとして、半導体層４、オーミックコンタクト層５、及び第二の導電性薄膜をエッチングする。その後、薄膜レジストパターンを除去し、厚膜レジストパターンをマスクとして、オーミックコンタクト層５をエッチングする。その後、厚膜レジストパターンを除去する。これにより、ソース電極６、ドレイン電極７、及びチャネル領域が形成される。

なお、２段階の膜厚を有するレジストの形成には、露光領域、中間露光領域、未露光領域の３段階の露光レベルを実現できる多階調マスクを用いてもよい。多階調マスクには、ハーフトーンマスク及びグレイトーンマスクがある。多階調マスクを用いることにより、１回の露光で、上記のような２段階の膜厚を有するレジストが形成できる。

また、本実施の形態では、第三のフォトリソ工程で形成されたレジストパターンを用いて、基板周辺のゲート絶縁膜３を除去したが、これに限らない。例えば、ソース電極６とドレイン電極７を形成した後に、周辺のゲート絶縁膜３を除去してもよい。さらには、オーミックコンタクト層５成膜後に、基板周辺のオーミックコンタクト層５と半導体層４とゲート絶縁膜３とを同時に除去してもよい。また、コンタクトホールＣＨ１の形成工程において、第一のパッシベーション膜８とゲート絶縁膜３を除去してもよい。尚、ドレイン電極７のドライエッチングダメージを少なくするエッチング条件で行うのが望ましい。

また、本実施の形態では、コンタクトホールＣＨ１上に下部電極２５として第三の導電性薄膜２８を成膜し、その上にフォトダイオード１００を形成したが、これに限らない。例えば、ドレイン電極７を下部電極２５と共用し、ドレイン電極７上に開口したコンタクトホールＣＨ１内にフォトダイオード１００を形成してもよい。さらには、ドレイン電極７に開口したコンタクトホールＣＨ１上に下部電極２５として第三の導電性薄膜２８を成膜し、コンタクトホールＣＨ１内にフォトダイオード１００を形成してもよい。

実施の形態２
以下、本発明の実施の形態を示す図面に基づき具体的に説明する。本実施の形態では、拡散防止層として窒素含有半導体層１１ａの代わりに、高濃度酸素含有導電体層１２ａを設ける。なお、これ以外の構成、製造方法等は、実施の形態１と同様なので説明を適宜省略又は簡略化する。図１１は、本実施の形態にかかるフォトセンサーに備えられるＴＦＴ基板の構成を示す断面図である。図１１は、図３においてＩＶ−ＩＶで示された個所における断面図である。すなわち、図１１は、図４と同じ箇所における断面図である。

フォトダイオード１００の下部電極２５より下層の構造は実施の形態１と同じ構成であるので説明を省略する。下部電極２５の上層には、ｎ型半導体層９、ｉ型半導体層１０、ｐ型半導体層１１を順次積層した積層した３層積層構造からなるフォトダイオード１００が形成される。また、フォトダイオード１００上には、透明電極１２が形成される。

透明電極１２は、ｐ型半導体層１１との界面に、拡散防止層としての高濃度酸素含有導電体層１２ａを有する。すなわち、高濃度酸素含有導電体層１２ａは、透明電極１２のｐ型半導体層１１側に形成される。高濃度酸素含有導電体層１２ａとは、透明電極１２の膜厚中央付近に比べ酸素を多く含有する層である。換言すると、高濃度酸素含有導電体層１２ａとは、透明電極１２の膜厚方向の中央の酸素組成比よりも高い酸素組成比を有する層である。第二のパッシベーション膜１３より上層は、実施の形態１と同様なので説明を省略する。

本実施の形態にかかるフォトセンサーに備えられるＴＦＴ基板では、透明電極１２は、ｐ型半導体層１１との界面に高濃度酸素含有導電体層１２ａを有する。このため、ｐ型半導体層１１へのＩｎなどの拡散を抑制できる。そして、フォトダイオード１００の量子化効率の低下を抑え入射光量が少ない状態でもＳ／Ｎ比の良い大型のフォトセンサーを実現することができる。

なお、本実施の形態では、拡散防止層として酸素を多く含有する高濃度酸素含有導電体層１２ａを例に挙げたが、窒素を多く含有する層を用いてもよい。すなわち、透明電極１２のｐ型半導体層１１側に、窒素を含有する層を形成してもよい。さらには、拡散防止層として亜鉛を多く含有する層を用いてもよい。具体的には、透明電極１２のｐ型半導体層１１側に、透明電極１２の膜厚方向の中央の亜鉛組成比よりも高い亜鉛組成比を有する層を形成してもよい。

次に、本実施の形態にかかるフォトセンサーに備えられるＴＦＴ基板の製造方法について説明する。

フォトダイオード１００を構成するｎ型半導体層９、ｉ型半導体層１０、及びｐ型半導体層１１の成膜までは実施の形態１と同様に形成する。そして、ｐ型半導体層１１上に、第四の導電性薄膜として、透明導電膜を成膜する。ここでは、透明導電膜として、非結晶透明導電膜を成膜する。非結晶透明導電膜は、例えばＩＺＯ、ＩＴＺＯ、ＩＴＯ、ＩＴＳＯ等のターゲットを用いたスパッタリング法により成膜される。成膜条件は、圧力を０．３〜０．６Ｐａ、ＤＣパワーを３〜１０ｋＷ（パワー密度で言うなれば０．６５〜２．３Ｗ／ｃｍ^２）、Ａｒ流量を８．４５×１０^−２〜２．５３５×１０^−１Ｐａ・ｍ^３／ｓ（＝５０〜１５０ｓｃｃｍ）、酸素流量を１．６９×１０^−３〜３．３８×１０^−３Ｐａ・ｍ^３／ｓ（＝１〜２ｓｃｃｍ）、成膜温度を室温〜１８０℃くらいの範囲を適用する。

非結晶透明導電膜の成膜中、酸素流量が変化する。具体的には、非結晶透明導電膜の成膜中盤の酸素流量に比べ、成膜初期の酸素流量を多く設定する。例えば、膜厚が５ｎｍ〜１０ｎｍ程度になるまで、酸素流量を多く設定する。このようにして、酸素含有量を増加させて非結晶透明導電膜の下層に高濃度酸素含有導電体層１２ａを成膜する。なお、酸素流量の変化はステップ状の変化でも、ランプ状変化でもよい。また、酸素含有量の変化は、酸素流量によって変化させる場合に限定するものではない。

次に、第六のフォトリソ工程により、レジスト（図示せず）を形成し、例えばシュウ酸を用いてエッチングを行い、パターニングする。これにより、高濃度酸素含有導電体層１２ａを有する透明電極１２を形成する。以降の製造工程は、実施の形態１と同様なので説明を省略する。

なお、本実施の形態では、ｐ型半導体層１１側の透明電極１２の酸素含有量を増加させる為に酸素流量等を変化させたが、窒素含有とするために成膜初期にＯ_２に加えＮ_２を添加してもよい。すなわち、成膜初期に窒素を含むガスを添加して、透明電極１２となる透明導電膜を成膜してもよい。さらには、亜鉛を多く含有する層を形成する場合、成膜初期に成膜中盤に比べて亜鉛を多く含む材料を用いて成膜して、透明電極１２となる透明導電膜の下層に拡散防止層を形成してもよい。具体的には、成膜初期の層に亜鉛の含有量を多くするために、ＩＺＯやＩＴＺＯ等の亜鉛を多く含むターゲットを用いて５ｎｍ〜１０ｎｍ成膜する。その後、ＩＴＯ等の別のターゲットを用いて成膜し、積層膜としてもよい。さらには、１つの成膜室に２種類のターゲットを備えて形成してもよい。

実施の形態３
以下、本発明の実施の形態を示す図面に基づき具体的に説明する。本実施の形態では、拡散防止層として窒素含有半導体層１１ａの代わりに、シリサイド層２０を設ける。なお、これ以外の構成、製造方法等は、実施の形態１と同様なので説明を適宜省略又は簡略化する。図１２は、本実施の形態にかかるフォトセンサーに備えられるＴＦＴ基板の構成を示す断面図である。図１２は、図３においてＩＶ−ＩＶで示された個所における断面図である。すなわち、図１２は、図４と同じ箇所における断面図である。

フォトダイオード１００の下部電極２５より下層の構造は実施の形態１と同じ形状であるので説明を省略する。下部電極２５の上層には、ｎ型半導体層９、ｉ型半導体層１０、ｐ型半導体層１１を順次積層した３層積層構造からなるフォトダイオード１００が形成される。また、ｐ型半導体層１１上には、シリサイド層２０が形成される。シリサイド層２０とは、高融点金属と半導体層の材料との反応生成物層である。そして、シリサイド層２０上には、透明電極１２が形成される。すなわち、フォトダイオード１００を構成する半導体活性層と透明電極１２との間には、シリサイド層２０が形成される。第二のパッシベーション膜１３より上層は、実施の形態１と同様なので説明を省略する。

本実施の形態にかかるフォトセンサーに備えられるＴＦＴ基板では、透明電極１２とｐ型半導体層１１との間にシリサイド層２０が形成される。これにより、透明電極１２からｐ型半導体層１１へのＩｎなどの拡散を抑制できる。そして、フォトダイオード１００の量子化効率の低下を抑え入射光量が少ない状態でもＳ／Ｎ比の良い大型のフォトセンサーを実現することができる。

次に、図１３を参照して、本実施の形態にかかるフォトセンサーに備えられるＴＦＴ基板の製造方法について説明する。図１３は、ＴＦＴ基板の製造方法を示す断面図である。

フォトダイオード１００を構成するｎ型半導体層９、ｉ型半導体層１０、及びｐ型半導体層１１の成膜までは実施の形態１と同様に形成する。そして、スパッタリング法によって、ｐ型半導体層１１上に、高融点金属膜１９を成膜する。高融点金属膜１９としては、例えばＣｒ膜を用いる。そして、Ｃｒ膜を１００ｎｍに成膜する。以上の工程により、図１３（ａ）に示す構成となる。

そして、ｐ型半導体層１１と高融点金属膜１９が接触した状態で熱処理を行い、ｐ型半導体層１１と高融点金属膜１９の間にシリサイド層２０を形成する。熱処理温度は、例えば２５０℃とする。その後、高融点金属膜１９をエッチングして除去する。エッチングは、例えば、硝酸と硝酸セリウムアンモニウムの混液を用いたウェットエッチングにより行われる。これにより、シリサイド層２０を表面に露出させる。また、エッチング液としては、硝酸と硝酸セリウムアンモニウムの混液に限らず、その他のエッチング液を用いることもできる。また、ウェットエッチングに限らず、他のエッチング方法を用いることもできる。以上の工程により、図１３（ｂ）に示す構成となる。

次に、シリサイド層２０上に、第四の導電性薄膜として、透明導電膜を成膜する。ここでは、透明導電膜として非結晶透明導電膜を成膜する。そして、第六のフォトリソ工程により、レジスト（図示せず）を形成し、例えばシュウ酸を用いてエッチングを行い、パターニングする。これにより、透明電極１２を形成する。

次に、第七のフォトリソ工程にて、透明電極１２上にフォトダイオード１００の感光領域のレジスト（図示せず）を形成する。そして、レジストをマスクとして、シリサイド層２０、ｎ型半導体層９、ｉ型半導体層１０、及びｐ型半導体層１１をドライエッチングによりパターニングする。以降の製造工程は、実施の形態１と同様なので説明を省略する。

なお、本実施の形態では、高融点金属膜１９としてＣｒを用いたが、Ｗ、Ｔｉ、Ｍｏなどのシリサイドを形成する高融点金属であれば用いることができる。また、熱処理もシリサイド形成プロセスにより変更してもよい。さらには、半導体層表面と高融点金属膜１９の成膜条件によっては熱処理を行わなくても良い場合もある。

実施の形態４
以下、本発明の実施の形態を示す図面に基づき具体的に説明する。本実施の形態では、透明電極１２の形状が実施の形態１と異なる。なお、これ以外の構成、製造方法等は、実施の形態１と同様なので説明を適宜省略又は簡略化する。図１４は、本実施の形態にかかるＴＦＴ基板の画素の構成を示す平面図である。断面構造は、上記の実施の形態とほぼ同等なので平面構造に関わる部分のみ以下に説明する。

フォトダイオード１００上に形成された透明電極１２には開口部２１が形成される。１画素に形成された透明電極１２に対して、開口部２１は複数形成される。換言すると、１つの透明電極１２のパターンに対して、開口部２１は複数形成される。コンタクトホールＣＨ３を介してバイアス配線１５と接続する領域では、コンタクトホールＣＨ３の形成マージンより大きいパターンが形成されている。図１４において、透明電極１２は、略中央部に矩形状のパターンを有する。そして、この矩形状のパターンの内側であって、略中央部に、コンタクトホールＣＨ３が形成される。

それ以外の領域では、透明電極１２は、メッシュ状のパターンを有する。すなわち、透明電極１２には、矩形状の開口部２１がアレイ状に設けられる。なお、透明電極１２の形状はメッシュ状に限らない。例えば、図１５に示すように、透明電極１２は、くもの巣状でもよく、更にはハニカム状、放射状でもよい。すなわち、開口部２１は、矩形状、台形状等の多角形状でもよく、さらには円形状でもよい。

本実施の形態にかかるフォトセンサーに備えられるＴＦＴ基板は、透明電極１２が複数の開口部２１を有する。開口部２１を設けることで、Ｉｎ等が横方向へ拡散可能となる。このように、横方向への拡散可能領域を設けることで、縦方向の拡散を抑えることができる。そして、ｐ型半導体層１１を超えてｉ型半導体層１０へのＩｎなどの拡散を抑制できる。これにより、フォトダイオード１００の量子化効率の低下を抑え入射光量が少ない状態でもＳ／Ｎ比の良い大型のフォトセンサーを実現することができる。さらにはフォトダイオード１００への入射光において、透明電極１２と開口部２１でそれぞれ異なった波長分布を設定できるので膜厚等のプロセス変動により量子化効率が急激に悪化することを抑制できる。

１ 絶縁性基板、２ ゲート電極、３ ゲート絶縁膜、４ 半導体層、
５ オーミックコンタクト層、６ ソース電極、７ ドレイン電極、
８ 第一のパッシベーション膜、９ ｎ型半導体層、１０ ｉ型半導体層、
１１ ｐ型半導体層、１１ａ 窒素含有半導体層、１２ 透明電極、
１２ａ 高濃度酸素含有導電体層、１３ 第二のパッシベーション膜、
１４ データ配線、１５ バイアス配線、１６ 遮光層、
１７ 第三のパッシベーション膜、１８ 第四のパッシベーション膜、
１９ 高融点金属膜、２０ シリサイド層、２１ 開口部、２２ 端子、
２３ 配線変換パターン、２４ 配線、２５ 下部電極、２６ シンチレーター、
２７ ゲート配線、２８ 第三の導電性薄膜、
ＣＨ１〜ＣＨ５、ＣＨ７ コンタクトホール、１００ フォトダイオード、
１０１ 検出領域、１０２ 額縁領域、１０３ 画素、１０４ ゲート駆動回路、
１０５ デジタル回路、１０６ 読み出し回路、１０７ ＴＦＴ、
２００ 画像処理装置、２０１ フォトセンサー、２０２ Ｘ線源、２０３ 被験者、
２０４ Ｘ線

Claims (7)

1. 半導体活性層を有するフォトダイオードと、
   透明導電膜から形成されたフォトダイオード電極と、
   前記半導体活性層と前記フォトダイオード電極との間に形成され、前記フォトダイオード電極の構成成分が前記半導体活性層に拡散することを防止する拡散防止層とを有し、
   前記拡散防止層は、前記フォトダイオード電極の膜厚方向の中央の酸素組成比よりも高い酸素組成比を有する、若しくは、前記フォトダイオード電極の膜厚方向の中央の亜鉛組成比よりも高い亜鉛組成比を有するフォトセンサー。
2. 前記フォトダイオード電極は、１つのパターンに対して、複数の開口を有する請求項１に記載のフォトセンサー。
3. 前記フォトダイオードに電気的に接続された薄膜トランジスタと、
   前記薄膜トランジスタのソース電極に電気的に接続されたデータ配線と、
   前記データ配線と電気的に接続され、前記データ配線からの電荷を読み出す読み出し回路と、
   前記読み出し回路と電気的に接続され、少なくともＡ／Ｄコンバータを有するデジタル回路と、
   前記薄膜トランジスタのゲート電極に電気的に接続され、前記薄膜トランジスタを駆動させるゲート駆動回路とを有する請求項１又は２に記載のフォトセンサー。
4. 前記フォトダイオードの光の入射側に形成されたシンチレーターを有する請求項１乃至３のいずれか１項に記載のフォトセンサー。
5. 請求項１乃至４のいずれか１項に記載のフォトセンサーの製造方法であって、
   前記フォトダイオードを構成する前記半導体活性層を成膜する工程と、
   前記拡散防止層を介して前記半導体活性層と対向配置する前記フォトダイオード電極を構成する前記透明導電膜を成膜する工程とを有するフォトセンサーの製造方法。
6. 前記透明導電膜を成膜する工程では、前記半導体活性層上において、成膜初期の酸素流量を成膜中盤の酸素流量に比べて多くして成膜し、前記透明導電膜の下層に拡散防止層を形成する請求項５に記載のフォトセンサーの製造方法。
7. 前記透明導電膜を成膜する工程では、前記半導体活性層上において、成膜初期に成膜中盤に比べて亜鉛を多く含む材料を用いて成膜して、前記透明導電膜の下層に前記拡散防止層を形成する請求項５に記載のフォトセンサーの製造方法。

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