JPH076130A - Ｆｉｆｏのデータ速度適合のための方法ならびにその装置 - Google Patents

Abstract

(57)【要約】 【目的】 ２台の相互に非同期の装置間でデータを転送
し尚且つそれぞれの最大データ転送速度を整合させるた
めの方法ならびにその装置を提供する。 【構成】 非同期ＦＩＦＯ回路と同期ＦＩＦＯ回路両方
を用いて高速非同期装置たとえばＳＣＳＩ／ＳＣＳＩ２
制御装置などのデータ転送速度を高速同期装置たとえば
ＤＭＡ制御装置に整合させる。高速同期装置が両方のＦ
ＩＦＯを制御し、非同期および同期装置が各々作動中に
最大データ転送速度で運用できるようになす。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピュータ・システム
に関し、より特定すれば異なるデータ速度を有するコン
ピュータ・システムの２つのインタフェース間のデータ
転送を制御するための方法ならびにその装置に関する。

【０００２】

【従来の技術】コンピュータシステムは該コンピュータ
システムの局部クロックとは同期しない供給源からデー
タを受信することが多く、たとえば周辺装置バスはたい
てい局部システムクロックと同期していない。このよう
なバスはそれ自体では同期し得るが、そのデータは局部
システムクロックと何らかの単純な関係を有するもので
はない。よって局部システムクロックに対しては非同期
的と見なされる。さらに、非同期データ転送は無作意の
バーストであったり、または局部システムクロックの速
度の単純な倍数または分数ではない速度のことがある。
つまりコンピュータ・システムは処理できるようになる
まで受信データを保存する作業を行ない、この場合コン
ピュータシステムの異なる部分の間でのデータ転送速度
の整合が含まれる。

【０００３】非同期供給源から受信したデータを保存す
る既知の方法は図１に図示したようなデータを先入れ先
出し（ＦＩＦＯ）バッファメモリ回路２００へ格納する
ことである。ＦＩＦＯ回路２００は通常非同期形式で場
合によってはフォールスルー型ＦＩＦＯと呼ばれるＦＩ
ＦＯ２０２を有する。ＦＩＦＯ２０２はデータバス２０
４を介して非同期装置の１つのインタフェース２０３と
の間でデータを送受信可能である。非同期データ転送の
調整はインタフェース制御論理回路２０８へ制御バス２
０６を通って転送された制御信号が行なう。インタフェ
ース２０３とＦＩＦＯ２０２の間で転送されるデータに
関するＦＩＦＯの状態信号はバス２０９によりインタフ
ェース制御論理回路２０８へ転送される。同様に、ＦＩ
ＦＯ２０２は第２の装置のインタフェース２１１との間
でデータバス２１０を使ってデータの送受信が可能であ
る。第２の装置とＦＩＦＯ２０２の間で転送されるデー
タの調整はバス２１２を通ってインタフェース制御論理
回路２１４へ転送された制御信号が行なう。第２の装置
とＦＩＦＯ２０２の間で転送されたデータに関するＦＩ
ＦＯ状態信号はバス２１５によりインタフェース制御論
理回路へ転送される。

【０００４】インタフェース２０３が局部クロックに対
して非同期的である場合、ＦＩＦＯ２０２はフォールス
ルー型であり、インタフェース２１１の制御論理回路は
同期論理で実現されるので、ＦＩＦＯ２０２からの状態
信号はインタフェース２１１の制御論理回路へ転送する
前に同期させなければならない。フォールスルー型ＦＩ
ＦＯは配置に敏感な傾向にあり、高性能を発揮させるた
めには配置を注意深く反復検査する必要があることを意
味する。さらに、フォールスルー型ＦＩＦＯはデータが
ＦＩＦＯ２０２に書き込まれた時点からＦＩＦＯ２０２
からデータが読み出せる時点までのデータの待ち時間を
導入する。データ待ち時間は高速論理回路部材を使用す
ることで減少可能だが、全く排除することは出来ない。

【０００５】インタフェース２０３が局部クロックに対
して非同期の場合、ＦＩＦＯ２０２はフォールスルー型
であり、インタフェース２１１の制御論理回路は非同期
論理回路で実現するので、ＦＩＦＯ２０２からのインタ
フェース信号は転送前にバス２１２からの局部クロック
に同期させる必要がある。このような同期が必要なの
は、データが異なるクロックで制御されているのであら
ゆる時点でインタフェース２０３とＦＩＦＯ２０２の間
でデータ転送できるためである。状態またはインタフェ
ース信号の同期に必要な時間が最大データ速度でインタ
フェース２１１が動作するのを妨げることがある。さら
に、ＦＩＦＯ２０２はフォールスルー型であるから、配
置に敏感であり前述のような待ち時間の問題がある。

【０００６】ＦＩＦＯが局部クロックと同期している場
合、インタフェースはそれ自身の局部クロックと同期す
るので、インタフェース２０３からのデータおよび状態
信号はＦＩＦＯ２０２が同期しているのと同じクロック
信号に同期させなければならない。同期ＦＩＦＯの実現
は配置に敏感ではない傾向にあり、チップの開発時間が
短縮される。同期ＦＩＦＯの読み込み待ち時間はフォー
ルスルー型ＦＩＦＯの部材に依存する０＋ないし２クロ
ック周期ではなく、１クロック周期だけである。しかし
回路２００内のＦＩＦＯ２０２の同期的実現は本質的に
２クロック周期の同期遅延をもたらし、最大データ速度
でインタフェース２０３が動作するのを妨げることがあ
る。

【０００７】

【発明が解決しようとする課題】既知のＦＩＦＯ回路の
制約に鑑み、本発明の目的は２つのインタフェース間に
挿入し相互に対して非同期的でありそれぞれの最大動作
データ速度に適合するようなＦＩＦＯ回路を提供するこ
とである。

【０００８】本発明のさらなる目的は相互に非同期的な
２つのインタフェース回路のデータ速度を整合するため
の方法を提供することである。

【０００９】

【課題を解決するための手段】上記目的は、本発明の１
つの態様において、前述の目的は相対的に非同期の２つ
の装置間でデータを転送するためデータ速度を整合する
ための回路を提供することにより達成される。データ速
度整合回路は入力と出力を有する非同期ＦＩＦＯと、入
力と出力を有し入力を非同期ＦＩＦＯ回路の出力に接続
した同期回路と、入力と出力を有し同期ＦＩＦＯ入力を
前記同期回路出力に接続してある同期ＦＩＦＯ回路より
なる。非同期装置の１つから非同期ＦＩＦＯ入力へ入力
する非同期データ信号は同期ＦＩＦＯ出力での遅延の後
ほかの非同期装置へ出力されることとなる。

【００１０】

【実施例】本明細書は発明とみなされる主題を明確に指
摘し的確に述べている添付の請求項で完結しているが、
本発明は添付の図面を参照しつつ以下の詳細な説明から
よりよく理解されるもの考える。

【００１１】図２には、コンピュータ・システム１０が
図示してある。コンピュータシステム１０はシステムバ
ス１４に接続したマイクロプロセッサ１２を有する。シ
ステムバス１４はランダム・アクセス・メモリ（ＲＡ
Ｍ）を含み同様に読み出し専用メモリ（ＲＯＭ）も含む
ことのある主メモリ１６にも接続する。システムバス１
４はさらにドライブ制御装置１８、フォーマッタ２０、
２２へ接続する。ドライブ制御装置１８およびフォーマ
ッタ２０、２２は大容量データ保存装置であるデータ・
ドライブ２５へ接続する。さらに、システムバス１４は
ＳＣＳＩプロセッサ３０へ接続する。ＳＣＳＩプロセッ
サ３０はアドレス兼データバス３４と制御バス３６によ
りバッファメモリ３２へ接続する。また、ＳＣＳＩプロ
セッサ３０はそれぞれバス２４、２６でフォーマッタ２
０、２２へ接続する。さらに、ＳＣＳＩプロセッサ３０
はＳＣＳＩ−２バス４０でＳＣＳＩホスト４１へ接続す
る。このように接続したＳＣＳＩ制御装置３０は高速の
ＳＣＳＩ−２バス４０とデータドライブ２５の間でドラ
イブ制御装置１８を用いてデータを転送し、ディスク保
存媒体（図示していない）上およびフォーマッタ２０、
２２の一方または双方のデータ位置を指定する機構を提
供し、ディスクへの書き込み操作の場合には保存媒体へ
または保存媒体からの読み込み操作の場合にはエラー訂
正符号（ＥＣＣ）操作を行ないつつバッファメモリ３２
へ転送データを適切にフォーマットする。

【００１２】図３には、ＳＣＳＩプロセッサ３０のさら
なる詳細が図示してある。ＳＣＳＩプロセッサ３０はシ
ステムバス１４のアドレス線、データ線、制御線に接続
した外部マイクロプロセッサインタフェース４４を有す
る。外部マイクロプロセッサインタフェース４４によ
り、マイクロプロセッサ１２（図１に図示してある）は
ＳＣＳＩプロセッサ３０に割り当ててあるアドレスとの
間でデータを転送できる。

【００１３】名前が示すように、ＳＣＳＩプロセッサ３
０はその一部としてＳＣＳＩ−ＤＭＡ制御装置５４を有
する。ＳＣＳＩ−ＤＭＡ制御装置５４はＳＣＳＩホスト
４１（図３では図示していない）とのデータ送受信のた
めＳＣＳＩ−２バス４０に接続する。ＳＣＳＩ−ＤＭＡ
制御装置５４はハードウェア・リンク・レベルでＳＣＳ
Ｉ手順を全て実行するＳＣＳＩ−２インタフェースを有
する。ＳＣＳＩ−２インタフェースは、オハイオ州デイ
トンのＮＣＲ社マイクロエレクトロニクス部門製の５３
Ｃ８０の１６ビット幅データパス版チップなどの標準規
格チップで有り得る。ＳＣＳＩ２−ＤＭＡ制御装置５４
はタイミング情報を提供する局部クロック４８へ線４９
で接続する。ＳＣＳＩ２−ＤＭＡ制御装置５４はまた線
５３でＳＣＳＩ局部クロック５１へも接続する。ＳＣＳ
Ｉ２−ＤＭＡ制御装置５４もバス５６でチップ上の処理
装置４６へ接続する。チップ上の処理装置４６はＳＣＳ
Ｉ２バス４０でインタフェースがデータ転送を提供し得
ないＳＣＳＩ２インタフェースの制御を提供する。

【００１４】ＳＣＳＩ２−ＤＭＡ制御装置５４はＳＣＳ
Ｉ２バス４０との間でデータのブロックを転送するため
に特に有用なＤＭＡ制御装置を含む。ＤＭＡ制御装置は
ＳＣＳＩ２インタフェースとバス５８で接続しているバ
ッファメモリ・インタフェースの間に論理的に位置す
る。バッファ・インタフェース６０はバス３４、３６で
外部バッファメモリ３２へ接続する。バス５８、バッフ
ァメモリ６０、バス３４、３６を経由して、ＳＣＳＩ２
−ＤＭＡ制御装置５４のＤＭＡ制御装置部分はＳＣＳＩ
２バス４０上でＳＣＳＩインタフェースから受信したデ
ータを一時的に保存するためまたはＳＣＳＩ２バス４０
上でＳＣＳＩインタフェースへ転送すべきここに保存し
たあったデータを取り出すために外部バッファメモリ３
２へアクセスすることが出来る。

【００１５】図４を参照して、ＳＣＳＩ−ＤＭＡ制御装
置５４のさらなる詳細を説明する。ＳＣＳＩ−ＤＭＡ
は、前述したように標準ＳＣＳＩ／ＳＣＳＩ２制御装置
規格チップで有り得るＳＣＳＩインタフェース１０３を
有する。ＳＣＳＩインタフェース１０３は多数のデータ
ワードをＳＣＳＩバス４０（図３に図示してある）に送
受信可能な同期ＳＣＳＩモード、または核ワードを要求
に応じて転送し局部クロック４８（図４に図示していな
い）に対して完全に非同期的に転送を行なうような非同
期モードいずれかで作動する。ＳＣＳＩ２バスの同期モ
ードでも局部クロック４８に対して相対的に非同期の関
係となり、従ってデータバス１０４上のデータ信号とバ
ス１０６上の制御信号は相対的に非同期となることは理
解されよう。

【００１６】バス１０４、１０６はＳＣＳＩ制御装置イ
ンタフェース１０３をデータ速度整合ＦＩＦＯ回路１０
０へ接続する。状態兼制御バス１０６はデータ速度整合
ＦＩＦＯ回路１００のインタフェース１制御論理回路１
０８へ接続する。データバス１０４はデータ速度整合Ｆ
ＩＦＯ回路１００の非同期ＦＩＦＯ１０２Ａへ接続す
る。バス１０４、１０６、非同期ＦＩＦＯ１０２Ａ、イ
ンタフェース１制御論理回路１０８は双方向用である
が、バス１０４上のデータの非同期受信は最も困難な作
業であるため以下の説明の大半を受信機能に充てる。こ
れは受信動作を説明すれば、どのように動作を反転させ
データ速度整合回路１００で送信するかが当業者には理
解されるであろうためである。

【００１７】バス１０６上でＳＣＳＩ制御装置インタフ
ェース１０３と受信モードのインタフェース１制御論理
回路の間で転送される非同期状態兼制御信号を用いて、
バス１０４上で非同期ＦＩＦＯ１０２Ａに送信する非同
期データ信号の受信を制御する。非同期ＦＩＦＯ１０２
ＡはＳＣＳＩ制御装置インタフェース１０３から受信し
たデータについて時間と速度のバッファとして機能する
３段フォールスルーＦＩＦＯである。３段のフォールス
ルーによりＳＣＳＩ制御装置インタフェース１０３はＳ
ＣＳＩバス４０（図３に図示してある）上に受信したの
と同じ速度で非同期ＦＩＦＯ１０２Ａへデータワードを
転送することが出来る。

【００１８】非同期ＦＩＦＯ１０２Ａは同期装置論理回
路１０２Ｂへバス１２０で接続する。送信モードより多
少難しい受信モードにおいて、データワードがＦＩＦＯ
１０２Ａに格納され低位側の位置に存在するとフラグが
設定される。同期装置論理回路１０２Ｂは設定されたと
きに各々のフラグを受信し各データワードがバス１０４
に到着するのと同じ速さで、局部クロック４８に従い、
バス１２０によって非同期ＦＩＦＯ１０２Ａへ送出す
る。局部クロックはバス１０４上のデータの最大データ
ワード転送速度と等しいまたはこれより大きくなす必要
があることは当業者には理解されよう。非同期ＦＩＦＯ
１０２Ａの低位側位置から局部クロックと調歩してデー
タを転送することにより、同期装置論理回路１０２Ｂは
データワードを局部クロック信号に同期させる。つま
り、同期データワードが非同期ＦＩＦＯ１０２Ａから同
期装置１０２Ｂの制御下にバス１２２により同期ＦＩＦ
Ｏ１０２Ｃへ出力される。同期装置１０２Ｂおよび同期
ＦＩＦＯ１０２Ｃは両方とも局部クロック４８に対して
同期的であるので、これらの間にさらなる同期回路は必
要でない。さらに、バッファメモリ・インタフェース６
０が同期的に作動するためここでもさらなる同期回路は
必要でない。これは同期ＦＩＦＯ１０２Ｃが局部クロッ
ク４８の速度に相当する最大データ転送速度で作動可能
なことを表わしている。

【００１９】図３および図４を参照すると、同期ＦＩＦ
Ｏ１０２ＣはＳＣＳＩ−ＤＭＡ制御装置５４のＤＭＡ部
分が外部バッファメモリ３２をすぐにアクセスできない
場合に幾らかの時間および速度バッファリングを可能に
するため１６ワードの深さを有していることになる。Ｓ
ＣＳＩ−ＤＭＡ制御装置５４のＤＭＡ部分が外部バッフ
ァメモリ３２へアクセスできる場合、データはＳＣＳＩ
プロセッサチップ３０の局部クロック速度で転送され
る。

【００２０】バッファリングの大半すなわち最大１６ワ
ードまでが同期ＦＩＦＯ１０２Ｃで用意されており、非
同期ＦＩＦＯが小さいすなわち３段しかないため、この
設計は既知の全ての非同期ＦＩＦＯ回路と比べ配置感受
性が大幅に低い。

【００２１】以上で、高速非同期バースト転送装置が最
大データ転送速度で動作可能であり尚且つ高速同期装置
たとえばＤＭＡのデータ速度をＦＩＦＯの他端で整合す
ることの出来る双方向データ速度整合ＦＩＦＯ回路が開
示されたことは理解されよう。

【００２２】

【発明の効果】本発明は２つのインタフェース間に挿入
し相互に対して非同期的でありそれぞれの最大動作デー
タ速度に適合するようなＦＩＦＯ回路を提供する。ま
た、相互に非同期的な２つのインタフェース回路のデー
タ速度を整合するための方法を提供する。

【図面の簡単な説明】

【図１】相対的に非同期の２つのインタフェース回路間
でデータを転送するために使用する既知のＦＩＦＯ回路
のブロック図である。

【図２】本発明によるデータ速度整合回路を有するコン
ピュータシステムのブロック図である。

【図３】図２に図示したコンピュータシステムのＳＣＳ
Ｉプロセッサのブロック図である。

【図４】図３に図示したＳＣＳＩプロセッサの一部をな
し、本発明の１つの実施例による、データ速度整合ＦＩ
ＦＯ回路である。

【符号の説明】

１０ コンピュータシステム １２ マイクロプロセッサ １４ システムバス １８ ドライブ制御装置 ２０ フォーマッタ ２２ フォーマッタ ２５ データドライブ ３０ ＳＣＳＩプロセッサ ３２ バッファメモリ ３４ アドレス兼データバス ３６ 制御バス ４０ ＳＣＳＩ−２バス ４１ ＳＣＳＩホスト ４６ チップ上の処理装置 ４８ 局部クロック ５１ ＳＣＳＩ局部クロック ５４ ＳＣＳＩ−ＤＭＡ制御装置 ６０ バッファ・インタフェース １００ データ速度整合ＦＩＦＯ回路 １０３ ＳＣＳＩインタフェース １０４ データバス １０６ バス

Claims (3)

【特許請求の範囲】
1. 【請求項１】 データ入力と、データ出力と、制御出力
   を有する同期ＦＩＦＯ回路であって、前記制御出力は前
   記同期ＦＩＦＯ回路が転送用にデータワードを内部に有
   していることを示すことと、 制御入力と制御出力を有する同期回路であって、前記同
   期回路の制御入力が前記同期ＦＩＦＯ制御出力に接続し
   てあることと、 データ入力と、制御入力と、データ出力を有する非同期
   ＦＩＦＯ回路であって、前記非同期ＦＩＦＯ回路のデー
   タ入力は前記同期ＦＩＦＯ回路のデータ出力へ接続し、
   前記非同期ＦＩＦＯ回路の制御入力が前記同期回路の制
   御出力へ接続してあることと、 前記同期ＦＩＦＯ回路のデータ入力に前記非同期装置の
   一方から入力した非同期データ信号が伝播遅延の後前記
   非同期ＦＩＦＯ回路の出力から前記非同期装置の他方へ
   出力されることを特徴とする、データ速度を整合して２
   台の非同期装置間でデータを転送する回路。
2. 【請求項２】 前記非同期ＦＩＦＯ回路に接続され前記
   非同期ＦＩＦＯ回路を制御するための手段をさらに含む
   ことを特徴とする請求項１に記載の回路。
3. 【請求項３】 第１の非同期装置から第１の速度で非同
   期ＦＩＦＯ回路へデータを受信する段階と、 前記非同期ＦＩＦＯからの制御信号を中継同期装置へ送
   出し受信データを出力できることを示す段階と、 前記中継同期装置の制御下において局部クロックと同期
   して同期ＦＩＦＯへ前記データを転送する段階と、 前記同期ＦＩＦＯからの前記データを第２のデータ速度
   で第２の非同期装置へ転送する段階を含むことを特徴と
   する２台の非同期装置間でデータを転送するための方
   法。