JP2006251931A - Ｃｐｕ間通信システム - Google Patents

Abstract

【課題】高速通信を行なう際のアンダーラン、オーバラン等のエラーを軽減することができるＣＰＵ間通信システムを提供する。
【解決手段】第１ＣＰＵ１は、第１クロック７を発生し、第１クロック７に同期して第１データを順次に送信する。第２ＣＰＵ２は、第２クロック８を発生する。第１ＦＩＦＯ３は、第１ＣＰＵ１からの第１データを順次に保持し、転送クロック９に同期して、自己が保持している第１データを第２データとして順次に出力する。第２ＦＩＦＯ４は、第２データを順次に保持し、第２クロック８に同期して、自己が保持している第２データを第３データとして順次に第２ＣＰＵ２に出力する。クロック制御回路１０は、第１ＣＰＵ１からの第１クロック７と第２ＣＰＵ２からの第２クロック８との一方を転送クロック９として第１ＦＩＦＯ３に出力する。
【選択図】図２

Description

本発明は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）間で通信を行うＣＰＵ間通信システムに関する。

ＣＰＵ間で高速通信を行なう場合、高速での通信を要求されればされるほど、それぞれのＣＰＵの処理性能やデータ転送用のバッファ、ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）のサイズの違いからアンダーラン、オーバーランといったエラーは発生する可能性がある。これについて説明する。

図１は、従来のＣＰＵ間通信システムの構成を示すブロック図である。従来のＣＰＵ間通信システムは、ＣＰＵ１０１、１０２と、ＦＩＦＯ１０３、１０４、１０５、１０６とを具備している。
ＣＰＵ１０１には、送信側のＦＩＦＯであるＦＩＦＯ１０３と、受信側のＦＩＦＯであるＦＩＦＯ１０５とが接続されている。ＣＰＵ１０２には、送信側のＦＩＦＯであるＦＩＦＯ１０６と、受信側のＦＩＦＯであるＦＩＦＯ１０４とが接続されている。これにより、ＣＰＵ間通信を行なう。

ＣＰＵ１０１は、第１クロックを発生し、第１クロックに同期してデータを送信する。また、ＣＰＵ１０１は、ＦＩＦＯ１０３、１０５に第１クロックを供給する。
ＣＰＵ１０２は、第２クロックを発生し、第２クロックに同期してデータを順次に送信する。また、ＣＰＵ１０２は、ＦＩＦＯ１０４、１０６に第２クロックを供給する。
ＦＩＦＯ１０３は、ＣＰＵ１０１からのデータを順次に保持し、第１クロックに同期して、自己が保持しているデータを順次にＦＩＦＯ１０４に出力する。
ＦＩＦＯ１０４は、ＦＩＦＯ１０３からのデータを順次に保持し、第２クロックに同期して、自己が保持しているデータを順次にＣＰＵ１０２に出力する。
ＦＩＦＯ１０６は、ＣＰＵ１０２からのデータを順次に保持し、第２クロックに同期して、自己が保持しているデータを順次にＦＩＦＯ１０５に出力する。
ＦＩＦＯ１０５は、ＦＩＦＯ１０６からのデータを順次に保持し、第１クロックに同期して、自己が保持しているデータを順次にＣＰＵ１０１に出力する。

通常、ＣＰＵ１０１とＣＰＵ１０２で高速通信する場合に上記のＦＩＦＯ１０３、１０４、１０５、１０６が必要な容量を満たしているとは限らない。従来のＣＰＵ間通信システムでは、ＣＰＵ１０１からＦＩＦＯ１０３へのデータ転送、及び、ＦＩＦＯ１０５からＣＰＵ１０１へのデータ転送は、ＣＰＵ１０１側から供給される第１クロックにより行われる。また、ＦＩＦＯ１０４からＣＰＵ１０２へのデータ転送、及び、ＣＰＵ１０２からＦＩＦＯ１０６へのデータ転送は、ＣＰＵ１０２側から供給される第２クロックにより行われる。このため、ＦＩＦＯの容量によっては、アンダーラン（データ欠落）、オーバーラン（ＦＩＦＯデータあふれ）等が発生する可能性がある。

ここで、データ送信（データ転送）に関する技術を紹介する。

特開平８−１４９１７９号公報（特許文献１）には、データ通信制御装置が記載されている。データ通信制御装置は、相手局から送信された第１の伝送データを受信復調し対応の受信データを出力する受信回路と、受信データを一時蓄積する受信バッファメモリと、受信バッファメモリの蓄積データ量を監視し予め定めた第１のしきい値を超過したとき警告信号を発生するバッファメモリ監視回路と、データ同期用のクロックを発生するクロック発生回路と、送信データを一時蓄積する送信バッファメモリと、送信バッファメモリの出力データを第２の伝送データに変調しクロックに同期して相手局に送信する送信回路とを備え、クロックに同期してそれぞれ自局および相手局との相互間のデータの授受を行う。バッファメモリ監視回路は、蓄積データ量が零になるメモリ空状態を検出しこのメモリ空状態の一定時間内の回数である頻度が予め定めた第２のしきい値を超えると空頻度信号を出力する空頻度検出回路を備えている。クロック発生回路は、通常時の第１のデータ伝送速度およびこの第１のデータ伝送速度より遅い第２のデータ伝送速度にそれぞれ対応する第１および第２の周波数のクロックを選択的に発生し警告信号および空頻度信号を第２および第１の周波数のいずれか一方に選択的に切替えるクロック周波数切替手段を備えている。これにより、受信バッファのオーバランエラーを防止しデータ伝送効率を向上する。

特開２００１−２１１２２８号公報（特許文献２）には、電話端末装置が記載されている。電話端末装置は、パーソナルコンピュータ（ＰＣ）および電話交換網間に接続され、ＰＣと電話交換網との間でデジタル音声信号として送受信する装置である。この電話端末装置は、ＰＣと接続するＵＳＢ（ユニバーサルシリアルバス）バスとのＵＳＢインタフェースおよび電話交換網との回線インタフェース回路とを含み、ＰＣとの接続はＵＳＢバスのアイソクロナスモードで行う。これにより、ＰＣと電話交換網のクロックのずれによりデジタル音声データがとぎれたり、送りきれないデータを切り捨てたりすることにより発生していたノイズを除去する。

特開平１１−２０５４０８号公報（特許文献３）には、ディジタル信号伝送装置が記載されている。ディジタル信号伝送装置は、ディジタル信号の送受信を行うための送受信部と、その送受信部におけるデータ転送速度を可変制御する制御部とを有する第１の装置と、第１の装置の送受信部と双方向通信用部材で接続された送受信部と、その送受信部が受信したデータを一時的に記憶するための記憶部と、記憶部からデータを読み出して信号変換を行うための変換部と、これらの各部の制御を司る制御部とを有する第２の装置との間で信号伝送を行う。ディジタル信号伝送装置において、変換部に対して基準クロック信号を発生する基準クロック信号発生部を第２の装置内に設ける。また、ディジタル信号伝送装置において、第２の装置の制御部が記憶部の使用状況を監視して、制御部から双方向通信部材を介して第１の装置の制御部に信号を送出して第１の装置の送受信部から第２の装置の送受信部へのデータ転送速度を可変制御する。これにより、信号伝送経路の複雑化や信号劣化を伴うことなくディジタル信号を伝送する。

特開平７−６１３０号公報（特許文献４）には、２台の相互に非同期の装置間でデータを転送し尚且つそれぞれの最大データ転送速度を整合させるための方法ならびにその装置が記載されている。

特開平８−１４９１７９号公報 特開２００１−２１１２２８号公報 特開平１１−２０５４０８号公報 特開平７−６１３０号公報

本発明の課題は、高速通信を行なう際のアンダーラン、オーバラン等のエラーを軽減することができるＣＰＵ間通信システムを提供することにある。

以下に、［発明を実施するための最良の形態］で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明のＣＰＵ間通信システムは、第１ＣＰＵ（１）と、第２ＣＰＵ（２）と、第１ＦＩＦＯ（３）と、第２ＦＩＦＯ（４）と、クロック制御回路（１０）とを具備している。
前記第１ＣＰＵ（１）は、第１クロック（７）を発生し、前記第１クロック（７）に同期して第１データを順次に送信する。
前記第２ＣＰＵ（２）は、第２クロック（８）を発生する。
前記第１ＦＩＦＯ（３）は、前記第１ＣＰＵ（１）からの前記第１データを順次に保持し、転送クロック（９）に同期して、自己が保持している前記第１データを第２データとして順次に出力する。
前記第２ＦＩＦＯ（４）は、前記第２データを順次に保持し、前記第２クロック（８）に同期して、自己が保持している前記第２データを第３データとして順次に前記第２ＣＰＵ（２）に出力する。
前記クロック制御回路（１０）は、前記第１ＣＰＵ（１）からの前記第１クロック（７）と前記第２ＣＰＵ（２）からの前記第２クロック（８）との一方を前記転送クロック（９）として前記第１ＦＩＦＯ（３）に出力する。

本発明のＣＰＵ間通信システムにおいて、前記第１ＦＩＦＯ（３）は、自己が順次に保持している前記第１データの量を表す第１データ量（１１）を前記クロック制御回路（１０）に出力する。
前記第２ＦＩＦＯ（４）は、自己が順次に保持している前記第２データの量を表す第２データ量（１２）を前記クロック制御回路（１０）に出力する。
前記クロック制御回路（１０）は、前記第１データ量（１１）と前記第２データ量（１２）との比較結果に基づいて、前記第１クロック（７）と前記第２クロック（８）との一方を前記転送クロック（９）として前記第１ＦＩＦＯ（３）に出力する。

本発明のＣＰＵ間通信システムにおいて、前記クロック制御回路（１０）は、前記第１クロック（７）の周波数（１３）と前記第２クロック（８）の周波数（１４）との比較結果と、前記第１データ量（１１）と前記第２データ量（１２）との比較結果とに基づいて、前記第１クロック（７）と前記第２クロック（８）との一方を前記転送クロック（９）として前記第１ＦＩＦＯ（３）に出力する。

本発明のＣＰＵ間通信システムにおいて、前記クロック制御回路（１０）は、前記第１クロック（７）の周波数（１３）が前記第２クロック（８）の周波数（１４）より高く、前記第１データ量（１１）が前記第２データ量（１２）より多い場合、前記第１クロック（７）を前記転送クロック（９）として前記第１ＦＩＦＯ（３）に出力する（Ｓ７−ＹＥＳ、Ｓ８、Ｓ１０−ＹＥＳ、Ｓ１１）。

本発明のＣＰＵ間通信システムにおいて、前記クロック制御回路（１０）は、前記第１クロック（７）の周波数（１３）が前記第２クロック（８）の周波数（１４）以下であり、前記第１データ量（１１）が前記第２データ量（１２）より多い場合、前記第２クロック（８）を前記転送クロック（９）として前記第１ＦＩＦＯ（３）に出力する（Ｓ７−ＮＯ、Ｓ９、Ｓ１０−ＹＥＳ、Ｓ１１）。

本発明のＣＰＵ間通信システムにおいて、前記クロック制御回路（１０）は、前記第１クロック（７）の周波数（１３）が前記第２クロック（８）の周波数（１４）より高く、前記第１データ量（１１）が前記第２データ量（１２）以下である場合、前記第２クロック（８）を前記転送クロック（９）として前記第１ＦＩＦＯ（３）に出力する（Ｓ７−ＹＥＳ、Ｓ８、Ｓ１０−ＮＯ、Ｓ１２）。

本発明のＣＰＵ間通信システムにおいて、前記クロック制御回路（１０）は、前記第１クロック（７）の周波数（１３）が前記第２クロック（８）の周波数（１４）以下であり、前記第１データ量（１１）が前記第２データ量（１２）以下である場合、前記第１クロック（７）を前記転送クロック（９）として前記第１ＦＩＦＯ（３）に出力する（Ｓ７−ＮＯ、Ｓ９、Ｓ１０−ＮＯ、Ｓ１２）。

本発明のＣＰＵ間通信システムは、携帯電話機に適用される。

本発明のＣＰＵ間通信システムは、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）に適用される。

本発明のＣＰＵ間通信システムは、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）に適用される。

以上により、本発明のＣＰＵ間通信システムは、クロック制御回路は、送信側のＦＩＦＯから受信側のＦＩＦＯへデータ転送するときのクロックをそれぞれのＦＩＦＯ内のデータ量に応じて決定している。これにより、高速通信を行なう際のアンダーラン、オーバラン等のエラーを軽減することができる。

以下に添付図面を参照して、本発明のＣＰＵ間通信システムについて詳細に説明する。

図２は、本発明のＣＰＵ間通信システムの構成を示すブロック図である。本発明のＣＰＵ間通信システムは、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１、２と、ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）３、４と、クロック制御回路１０とを具備している。
ＣＰＵ１には、送信側のＦＩＦＯであるＦＩＦＯ３が接続されている。ＣＰＵ２には、受信側のＦＩＦＯであるＦＩＦＯ４が接続されている。これにより、ＣＰＵ間の通信を行なう。
クロック制御回路１０には、ＣＰＵ１、２、ＦＩＦＯ３、４が接続されている。

ＣＰＵ１は、第１クロック７を発生し、第１クロック７に同期して第１データを順次にＦＩＦＯ３に送信する。また、ＣＰＵ１は、第１クロック７をクロック制御回路１０に供給するとともに、その第１クロック７の周波数を表す第１クロック周波数情報１３をクロック制御回路１０に供給する。
ＣＰＵ２は、第２クロック８を発生する。また、ＣＰＵ２は、第２クロック８をＦＩＦＯ４とクロック制御回路１０とに供給するとともに、その第２クロック８の周波数を表す第２クロック周波数情報１４をクロック制御回路１０に供給する。
ＦＩＦＯ３は、ＣＰＵ１からの第１データを順次に保持し、クロック制御回路１０からの転送クロック９に同期して、自己が保持している第１データを第２データとして順次にＦＩＦＯ４に出力する。また、ＦＩＦＯ３は、自己が保持している第１データの量を表す第１データ量１１をクロック制御回路１０に出力する。
ＦＩＦＯ４は、ＦＩＦＯ３からの第２データを順次に保持し、ＣＰＵ２からの第２クロック８に同期して、自己が保持している第２データを第３データとして順次にＣＰＵ２に出力する。また、ＦＩＦＯ４は、自己が保持している第２データの量を表す第２データ量１２をクロック制御回路１０に出力する。

クロック制御回路１０は、第１クロック周波数情報１３と第２クロック周波数情報１４との比較結果と、第１データ量１１と第２データ量１２との比較結果とに基づいて、第１クロック７又は第２クロック８を上記の転送クロック９としてＦＩＦＯ３に出力する。このクロック制御回路１０について詳細に説明する。

図３は、本発明のＣＰＵ間通信システムのクロック制御回路１０の動作を示すフローチャートである。ここで、ＦＩＦＯ３、４のサイズは同じであるものとする。

クロック制御回路１０は、ＦＩＦＯ３からの第１データ量１１を取得し（ステップＳ１）、ＦＩＦＯ４からの第２データ量１２を取得する（ステップＳ２）。
同時に、クロック制御回路１０は、ＣＰＵ１から第１クロック７を受け取り（ステップＳ３）、ＣＰＵ２から第２クロック８を受け取る（ステップＳ４）。
同時に、クロック制御回路１０は、ＣＰＵ１から第１クロック周波数情報１３を受け取り（ステップＳ５）、ＣＰＵ２から第２クロック周波数情報１４を受け取る（ステップＳ６）。

クロック制御回路１０は、第１クロック周波数情報１３と第２クロック周波数情報１４とを比較する。即ち、第１クロック７の周波数と、第２クロック８の周波数とを比較する（ステップＳ７）。
第１クロック７の周波数が第２クロック８の周波数よりも高い場合（ステップＳ７−ＹＥＳ）、クロック制御回路１０は、第１クロック７を高周波数Ｈ＿Ｃｌｏｃｋとして認識し、第２クロック８を低周波数Ｌ＿Ｃｌｏｃｋとして認識する（ステップＳ８）。
第１クロック７の周波数が第２クロック８の周波数以下である場合（ステップＳ７−ＮＯ）、クロック制御回路１０は、第２クロック８を高周波数Ｈ＿Ｃｌｏｃｋとして認識し、第１クロック７を低周波数Ｌ＿Ｃｌｏｃｋとして認識する（ステップＳ９）。

同時に、クロック制御回路１０は、第１データ量１１と第２データ量１２とを比較する。即ち、ＦＩＦＯ３が保持している第１データの量と、ＦＩＦＯ４が保持している第２データの量とを比較する（ステップＳ１０）。
第１データ量１１が第２データ量１２より多い場合（ステップＳ１０−ＹＥＳ）、クロック制御回路１０は、ＦＩＦＯ３からＦＩＦＯ４へのデータ転送を早めるために、高周波数Ｈ＿Ｃｌｏｃｋを上記の転送クロック９としてＦＩＦＯ３に出力し（ステップＳ１１）、ステップＳ１に戻る。
第１データ量１１が第２データ量１２以下である場合（ステップＳ１０−ＮＯ）、クロック制御回路１０は、低周波数Ｌ＿Ｃｌｏｃｋを上記の転送クロック９としてＦＩＦＯ３に出力し（ステップＳ１２）、ステップＳ１に戻る。

これにより、クロック制御回路１０は、第１クロック７の周波数が第２クロック８の周波数より高く、第１データ量１１が第２データ量１２より多い場合、第１クロック７を上記の転送クロック９としてＦＩＦＯ３に出力する（ステップＳ７−ＹＥＳ、Ｓ８、Ｓ１０−ＹＥＳ、Ｓ１１）。
クロック制御回路１０は、第１クロック７の周波数が第２クロック８の周波数以下であり、第１データ量１１が第２データ量１２より多い場合、第２クロック８を上記の転送クロック９としてＦＩＦＯ３に出力する（ステップＳ７−ＮＯ、Ｓ９、Ｓ１０−ＹＥＳ、Ｓ１１）。
クロック制御回路１０は、第１クロック７の周波数が第２クロック８の周波数より高く、第１データ量１１が第２データ量１２以下である場合、第２クロック８を上記の転送クロック９としてＦＩＦＯ３に出力する（ステップＳ７−ＹＥＳ、Ｓ８、Ｓ１０−ＮＯ、Ｓ１２）。
クロック制御回路１０は、第１クロック７の周波数が第２クロック８の周波数以下であり、第１データ量１１が第２データ量１２以下である場合、第１クロック７を上記の転送クロック９としてＦＩＦＯ３に出力する（ステップＳ７−ＮＯ、Ｓ９、Ｓ１０−ＮＯ、Ｓ１２）。

このように、本発明のＣＰＵ間通信システムは、クロック制御回路１０は、送信側のＦＩＦＯ３から受信側のＦＩＦＯ４へデータ転送するときのクロックをそれぞれのＦＩＦＯ３、４内のデータ量に応じて決定している。これにより、高速通信を行なう際のアンダーラン、オーバラン等のエラーを軽減することができる。

送信側（ＣＰＵ１、ＦＩＦＯ３）が受信側のＦＩＦＯ４におけるデータ量１２を参照してデータ転送を停止した場合、ＣＰＵ１がその内部（バッファ又はメモリ）にデータを溜め込むことになり、最悪にはデータを破棄することになる。
一方、本発明のＣＰＵ間通信システムでは、送信側（ＣＰＵ１、ＦＩＦＯ３）が受信側のＦＩＦＯ４におけるデータ量１２を参照しているのではなく、クロック制御回路１０が、ＦＩＦＯ３、４内のデータ量に応じて、ＣＰＵ１からの第１クロック７とＣＰＵ２からの第２クロック８との一方を転送クロックとしてＦＩＦＯ３に出力するクロック制御を行なっている。このため、送信側のＣＰＵ１からＦＩＦＯ３へのデータ転送は、第１クロック７により常に一定の間隔で行なわれ、ＣＰＵ１の内部（バッファ又はメモリ）を圧迫しない。

また、本発明のＣＰＵ間通信システムでは、クロック制御回路１０が上述のクロック制御を行なうため、ＣＰＵ１、２がデータを処理するときの処理負荷を軽減することができる。

なお、本発明のＣＰＵ間通信システムでは、ＦＩＦＯ３とＦＩＦＯ４とのサイズが異なる場合、ＦＩＦＯ３のサイズとＦＩＦＯ４のサイズとの差分に対応するデータ量をオフセット（オフセットデータ量）とする。例えば、ＦＩＦＯ４のサイズがＦＩＦＯ３のサイズよりも小さい場合、図４に示されるように、ステップＳ１０において、クロック制御回路１０は、オフセットデータ量を第２データ量１２に加算した上で、第１データ量１１と第２データ量１２とを比較する。これにより、本発明のＣＰＵ間通信システムでは、ＦＩＦＯ３とＦＩＦＯ４とのサイズが異なる場合でも、上記の効果を奏する。

本発明のＣＰＵ間通信システムは、例えば、通信装置と表示装置とを備えたコンピュータに適用される。コンピュータとしては、携帯電話機、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）が例示される。ＰＣは、ノート型ＰＣを含んでいる。
例えば、通信装置に接続された通信用のＣＰＵを第１ＣＰＵとし、表示装置に接続された表示用のＣＰＵを第２ＣＰＵとする。この場合、第１ＣＰＵは、通信装置からのデータを、第１ＦＩＦＯ、第２ＦＩＦＯを介して第２ＣＰＵに転送する。第２ＣＰＵは、そのデータを表示装置に表示する。

図１は、従来のＣＰＵ間通信システムの構成を示すブロック図である。 図２は、本発明のＣＰＵ間通信システムの構成を示すブロック図である。 図３は、本発明のＣＰＵ間通信システムのクロック制御回路１０の動作を示すフローチャートである。 図４は、本発明のＣＰＵ間通信システムのクロック制御回路１０の動作を示すフローチャートである。（他の実施例）

符号の説明

１、２ ＣＰＵ
３、４ ＦＩＦＯ
７、８ クロック
９ 転送クロック
１０ クロック制御回路
１１、１２ データ量
１３、１４ クロック周波数情報
１０１、１０２ ＣＰＵ
１０３、１０４、１０５、１０６ ＦＩＦＯ

Claims (10)

1. 第１クロックを発生し、前記第１クロックに同期して第１データを送信する第１ＣＰＵと、
   第２クロックを発生する第２ＣＰＵと、
   前記第１ＣＰＵからの前記第１データを順次に保持し、転送クロックに同期して、自己が保持している前記第１データを第２データとして順次に出力する第１ＦＩＦＯと、
   前記第２データを順次に保持し、前記第２クロックに同期して、自己が保持している前記第２データを第３データとして順次に前記第２ＣＰＵに出力する第２ＦＩＦＯと、
   前記第１ＣＰＵからの前記第１クロックと前記第２ＣＰＵからの前記第２クロックとの一方を前記転送クロックとして前記第１ＦＩＦＯに出力するクロック制御回路と
   を具備するＣＰＵ間通信システム。
2. 請求項１に記載のＣＰＵ間通信システムにおいて、
   前記第１ＦＩＦＯは、自己が順次に保持している前記第１データの量を表す第１データ量を前記クロック制御回路に出力し、
   前記第２ＦＩＦＯは、自己が順次に保持している前記第２データの量を表す第２データ量を前記クロック制御回路に出力し、
   前記クロック制御回路は、前記第１データ量と前記第２データ量との比較結果に基づいて、前記第１クロックと前記第２クロックとの一方を前記転送クロックとして前記第１ＦＩＦＯに出力する
   ＣＰＵ間通信システム。
3. 請求項２に記載のＣＰＵ間通信システムにおいて、
   前記クロック制御回路は、前記第１クロックの周波数と前記第２クロックの周波数との比較結果と、前記第１データ量と前記第２データ量との比較結果とに基づいて、前記第１クロックと前記第２クロックとの一方を前記転送クロックとして前記第１ＦＩＦＯに出力する
   ＣＰＵ間通信システム。
4. 請求項３に記載のＣＰＵ間通信システムにおいて、
   前記クロック制御回路は、
   前記第１クロックの周波数が前記第２クロックの周波数より高く、前記第１データ量が前記第２データ量より多い場合、前記第１クロックを前記転送クロックとして前記第１ＦＩＦＯに出力する
   ＣＰＵ間通信システム。
5. 請求項３又は４に記載のＣＰＵ間通信システムにおいて、
   前記クロック制御回路は、
   前記第１クロックの周波数が前記第２クロックの周波数以下であり、前記第１データ量が前記第２データ量より多い場合、前記第２クロックを前記転送クロックとして前記第１ＦＩＦＯに出力する
   ＣＰＵ間通信システム。
6. 請求項３〜５のいずれかに記載のＣＰＵ間通信システムにおいて、
   前記クロック制御回路は、
   前記第１クロックの周波数が前記第２クロックの周波数より高く、前記第１データ量が前記第２データ量以下である場合、前記第２クロックを前記転送クロックとして前記第１ＦＩＦＯに出力する
   ＣＰＵ間通信システム。
7. 請求項３〜６のいずれかに記載のＣＰＵ間通信システムにおいて、
   前記クロック制御回路は、
   前記第１クロックの周波数が前記第２クロックの周波数以下であり、前記第１データ量が前記第２データ量以下である場合、前記第１クロックを前記転送クロックとして前記第１ＦＩＦＯに出力する
   ＣＰＵ間通信システム。
8. 請求項１〜７のいずれかに記載のＣＰＵ間通信システムが適用された携帯電話機。
9. 請求項１〜７のいずれかに記載のＣＰＵ間通信システムが適用されたＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）。
10. 請求項１〜７のいずれかに記載のＣＰＵ間通信システムが適用されたＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）。

Images