JPH0760855B2 - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPH0760855B2 JPH0760855B2 JP62224653A JP22465387A JPH0760855B2 JP H0760855 B2 JPH0760855 B2 JP H0760855B2 JP 62224653 A JP62224653 A JP 62224653A JP 22465387 A JP22465387 A JP 22465387A JP H0760855 B2 JPH0760855 B2 JP H0760855B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- input
- output buffer
- block
- integrated circuit
- Prior art date
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- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 22
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路装置に関し、特にスタンダードセル方
式による集積回路装置に関する。
式による集積回路装置に関する。
一般に、スタンダードセル方式のLSI設計に用いられる
入出力バッファブロックの大きさは、特に、出力バッフ
ァの駆動能力の大きさの違いにより、半導体チップの辺
に平行する方向の幅は一定でも辺に垂直な方向の奥行の
大きさが異なっている。一方、半導体チップの４辺への
入出力バッファブロックの配置は顧客からの実装状態の
要求により決り、これら大きさの違う入出力バッファブ
ロックの位置を半導体チップの４辺内で相互に調整する
ことは、通常、不可能である。
入出力バッファブロックの大きさは、特に、出力バッフ
ァの駆動能力の大きさの違いにより、半導体チップの辺
に平行する方向の幅は一定でも辺に垂直な方向の奥行の
大きさが異なっている。一方、半導体チップの４辺への
入出力バッファブロックの配置は顧客からの実装状態の
要求により決り、これら大きさの違う入出力バッファブ
ロックの位置を半導体チップの４辺内で相互に調整する
ことは、通常、不可能である。
第２図は従来の集積回路装置の一例の平面図である。
第２図に示すように、半導体チップ1aの中央部領域に形
成された論理部ブロック２と、論理部ブロック２の周辺
の半導体チップ1a上に形成された同一機能で駆動能力の
異なる複数の入出力バッファブロック3,3a,3bと、外部
接続のための複数のボンディングパッド５とを含んで構
成される。
成された論理部ブロック２と、論理部ブロック２の周辺
の半導体チップ1a上に形成された同一機能で駆動能力の
異なる複数の入出力バッファブロック3,3a,3bと、外部
接続のための複数のボンディングパッド５とを含んで構
成される。
入出力バッファブロック3,3a,3bは半導体チップ1aの辺
に平行な方向の幅は同一寸法であるが、辺に垂直な方向
の奥行の大きさが異なり入出力バッファブロック3,3a,3
bの順に大きくなっている。
に平行な方向の幅は同一寸法であるが、辺に垂直な方向
の奥行の大きさが異なり入出力バッファブロック3,3a,3
bの順に大きくなっている。
このような入出力バッファブロック3,3a,3bを半導体チ
ップ1aの１つの辺に沿って複数個列状に設けた場合、論
理部ブロック２の領域と入出力バッファブロック列の領
域との間の境界は最も奥行の大きい入出力バッファブロ
ック3bで決り、それらの間に大きなデッドスペース４が
生じる。
ップ1aの１つの辺に沿って複数個列状に設けた場合、論
理部ブロック２の領域と入出力バッファブロック列の領
域との間の境界は最も奥行の大きい入出力バッファブロ
ック3bで決り、それらの間に大きなデッドスペース４が
生じる。
デッドスペース４は自動設計の場合、特に論理部ブロッ
ク２を形成する内部領域の外周に任意の凹凸状態が生じ
ると、内部領域として有効に利用することが著しく困難
になり、又、処理速度が遅くなるために、そのまま放置
されてできたものである。
ク２を形成する内部領域の外周に任意の凹凸状態が生じ
ると、内部領域として有効に利用することが著しく困難
になり、又、処理速度が遅くなるために、そのまま放置
されてできたものである。
上述した従来の集積回路装置は、駆動能力の異なる入出
力バッファブロックを任意配置するようになっているの
で、半導体チップのサイズが大きくなるという欠点があ
る。
力バッファブロックを任意配置するようになっているの
で、半導体チップのサイズが大きくなるという欠点があ
る。
本発明の集積回路装置は、半導体チップ上の中央部領域
に形成された論理部ブロックと、該論理部ブロックの外
周の前記半導体チップ上に前記半導体チップの各辺に沿
って配列され且つ前記辺に平行な方向の幅が同一で前記
辺に垂直な方向の奥行が駆動能力の大きさに比例して異
なる複数の入出力バッファブロックとを備える集積回路
装置において、前記入出力バッファブロックのうちの大
きい駆動能力を有する入出力バッファブロックが隣接す
る小さな駆動能力を有する入出力バッファブロックの背
後に向けてブロックの最後部を折り曲げたＬ字状の形状
を有する。
に形成された論理部ブロックと、該論理部ブロックの外
周の前記半導体チップ上に前記半導体チップの各辺に沿
って配列され且つ前記辺に平行な方向の幅が同一で前記
辺に垂直な方向の奥行が駆動能力の大きさに比例して異
なる複数の入出力バッファブロックとを備える集積回路
装置において、前記入出力バッファブロックのうちの大
きい駆動能力を有する入出力バッファブロックが隣接す
る小さな駆動能力を有する入出力バッファブロックの背
後に向けてブロックの最後部を折り曲げたＬ字状の形状
を有する。
〔実施例〕 第１図は本発明の一実施例を示す半導体チップの平面図
である。
である。
第１図に示すように、半導体チップ１の中央部領域に論
理部2aが形成され、論理部ブロック2aの外周に半導体チ
ップ１の辺に沿って複数の入出力バッファブロック3,3
a,6,7が配列される。ここで、これらの入出力バッファ
ブロック3,3a,6,7は半導体チップ１の辺に平行な方向の
幅が同一で、且つ、辺に垂直な方向の奥行が駆動能力の
大きさに比例して小さい方から3,3a,6（又は７）の順に
大きくなっており、駆動能力の大きい入出力バッファブ
ロック6,7は隣接するそれよりも小さい駆動能力の入出
力バッファブロック３又は3aの背後に向けてブロックの
最後部を折り曲げたＬ字状の形状を有しており、入出力
バッファブロック6,7の奥行を小さくすることができ
る。また、これらの入出力バッファブロックの配列の外
周にボンディングパッド５が配列されている。
理部2aが形成され、論理部ブロック2aの外周に半導体チ
ップ１の辺に沿って複数の入出力バッファブロック3,3
a,6,7が配列される。ここで、これらの入出力バッファ
ブロック3,3a,6,7は半導体チップ１の辺に平行な方向の
幅が同一で、且つ、辺に垂直な方向の奥行が駆動能力の
大きさに比例して小さい方から3,3a,6（又は７）の順に
大きくなっており、駆動能力の大きい入出力バッファブ
ロック6,7は隣接するそれよりも小さい駆動能力の入出
力バッファブロック３又は3aの背後に向けてブロックの
最後部を折り曲げたＬ字状の形状を有しており、入出力
バッファブロック6,7の奥行を小さくすることができ
る。また、これらの入出力バッファブロックの配列の外
周にボンディングパッド５が配列されている。
従って、内部の論理部ブロック2aは、第１図に破線で示
す第２図の従来の論理部ブロック２に比べて拡大が可能
になり、デッドスペース4aが削減されて集積度が向上す
る。換言すれば、同一のLSI規模のものに対しては半導
体チップのサイズを小さくできる。
す第２図の従来の論理部ブロック２に比べて拡大が可能
になり、デッドスペース4aが削減されて集積度が向上す
る。換言すれば、同一のLSI規模のものに対しては半導
体チップのサイズを小さくできる。
以上説明したように本発明は、最大の駆動能力を有する
入出力バッファブロックの形状をＬ字状とすることによ
り、半導体チップの一辺に沿って形成される入出力バッ
ファブロック列の奥行を小さくできるので、集積度を向
上できるという効果がある。
入出力バッファブロックの形状をＬ字状とすることによ
り、半導体チップの一辺に沿って形成される入出力バッ
ファブロック列の奥行を小さくできるので、集積度を向
上できるという効果がある。
第１図は本発明の第１の実施例を示す平面図、第２図は
従来の集積回路装置の一例を示す平面図である。 1,1a……半導体チップ、2,2a……論理ブロック、3,3a,3
b……入出力バッファブロック、4,4a……デッドスペー
ス、５……ボンディングパッド、6,7……入出力バッフ
ァブロック。８……並列接続された入出力バッファブロ
ック。
従来の集積回路装置の一例を示す平面図である。 1,1a……半導体チップ、2,2a……論理ブロック、3,3a,3
b……入出力バッファブロック、4,4a……デッドスペー
ス、５……ボンディングパッド、6,7……入出力バッフ
ァブロック。８……並列接続された入出力バッファブロ
ック。
Claims (1)
- 【請求項１】半導体チップ上の中央部領域に形成された
論理部ブロックと、該論理部ブロックの外周の前記半導
体チップ上に前記半導体チップの各辺に沿って配列され
且つ前記辺に平行な方向の幅が同一で前記辺に垂直な方
向の奥行が駆動能力の大きさに比例して異なる複数の入
出力バッファブロックとを備える集積回路装置におい
て、前記入出力バッファブロックのうちの大きい駆動能
力を有する入出力バッファブロックが隣接する小さい駆
動能力を有する入出力バッファブロックの背後に向けて
ブロックの最後部を折り曲げたＬ字状の形状を有するこ
とを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62224653A JPH0760855B2 (ja) | 1987-09-07 | 1987-09-07 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62224653A JPH0760855B2 (ja) | 1987-09-07 | 1987-09-07 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6466950A JPS6466950A (en) | 1989-03-13 |
| JPH0760855B2 true JPH0760855B2 (ja) | 1995-06-28 |
Family
ID=16817095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62224653A Expired - Lifetime JPH0760855B2 (ja) | 1987-09-07 | 1987-09-07 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0760855B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2700273B1 (fr) * | 1993-01-12 | 1995-03-31 | Salomon Sa | Procédé de décoration d'un dessus de ski. |
| US5691218A (en) * | 1993-07-01 | 1997-11-25 | Lsi Logic Corporation | Method of fabricating a programmable polysilicon gate array base cell structure |
| US5552333A (en) * | 1994-09-16 | 1996-09-03 | Lsi Logic Corporation | Method for designing low profile variable width input/output cells |
| TW360962B (en) * | 1998-02-16 | 1999-06-11 | Faraday Tech Corp | Chip with hybrid input/output slot structure |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57139954A (en) * | 1981-02-24 | 1982-08-30 | Nec Corp | Master-sliced large scale integrated circuit |
| JPS62154640A (ja) * | 1985-12-26 | 1987-07-09 | Nec Corp | 半導体装置 |
-
1987
- 1987-09-07 JP JP62224653A patent/JPH0760855B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6466950A (en) | 1989-03-13 |
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