JPH0346192A - 半導体装置及び半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置及び半導体メモリ装置に係り、特
に高速動作化を図るに好適な配置構成に関する。

〔従来の技術〕

従来の半導体メモリ装置の一例として、アイ・ニス・ニ
ス・シー・シー／８６．セツション　ＸＶｌ；スタティ
ックラム、ティー・エイチ・ピーエム１６．３　１５ｎ
ｓシーモス　６４キロ　ラム　　　（ＩＳＳＣＣ／８６
、５ＥＳＳＩＯＮ　　　ＸＶｌ；５ＴＡＴＩＣＲＡＭ５
　　ＴＨＰＭ１６．３Ａ　　１５ｎｓ　　ＣＭＯ８６４
ＫＲＡＭ）に記載されたものが知られている。

これによれば、複数のメモリセルを複数のセルブロック
（メモリセルマットとも称される）に分割し、これらに
アクセスする外部信号を処理する入力バッファを、チッ
プの隅から辺にかけて配置した構成となっている。

また、従来の半導体論理装置にあっても、入力バッファ
は論理セルブロック又は基本セルブロックと称されるセ
ルブロックの周辺や、チップの周辺部に配置した構成と
されている（特開昭６０−３１２３９号公報、特開昭６
０−３５５３２号公報、特開昭６２−２８５４４３号公
報）。

〔発明が解決しようとする課題〕 一方、半導体装置にあっては、動作時間を短縮して高速
化する要望が増々強まり、例えばメモリ装置のアドレス
・アクセス時間等の動作時間を短縮することが課題とな
っている。

しかし、上記従来技術によれば、入力バッファをチップ
の周辺部に列設した構成となっていることから、入力バ
ッファとその処理信号を入力するセルとの配置関係によ
っては、信号を導びく配線が長大となるものがある。こ
の配線長が長くなると、配線等の有する静電容量Ｃと抵
抗Ｒが増大することとなる。その結果、伝達される信号
の立上り又は立下りの変化が遅延されるから、一定のス
レッショールドレベルで信号を検出する論理回路にとっ
ては、実質的に動作遅れとなって現われる。

このような遅れは、外部信号のようにもともと波形がな
まっているものについては左程問題となら゛ない。

しかし、入力バッファにおける信号処理後の外部入力信
号は、波形整形されて立上り等が急峻になるので、入力
バッファ以降の配線長（負荷量）が信号伝達遅れにとっ
て問題となる。

また、セルブロックの周辺に入力バッファを配列したも
のについても、その人力バッファから他のセルブロック
に属するセルに信号を伝達することが必要な場合は、上
記と同一の問題がある。

本発明の目的は、当該装置内の配線パスによる遅延時間
を短縮できる配置構成の半導体装置及び半導体メモリ装
置を提供することにある。

〔課題を解決するための手段〕

本発明は、上記目的を達成するため、複数のセルを有し
てなる複数のセルブロックと、前記セルに入力する外部
信号の処理を行なう入力バッファとを含んでなる半導体
装置又は半導体メモリ装置において、入力バッファの処
理信号の入力先となるセルを有するセルブロック群を、
当該セルブロック配列の縦横方向の少なくとも一方向に
沿って可及的に２等分し、当該入力バッファを前記２分
割線に沿ったセルブロック間の領域に集中配置したこと
を特徴とする。

また、複数のメモリセルを複数のセルブロックに分割し
てなり、前記メモリセルに入力する外部信号を入力バッ
ファにより処理してなる半導体メモリ装置において、前
記複数のセルブロックを配列に従って可及的に２等分し
、該分割線に沿ったセルブロック間の領域に、前記入力
バッファを配置したことを特徴とする。

〔作用〕

ここで、半導体メモリ装置等の半導体装置におけるアド
レス・アクセス時間の短縮について詳しく説明する。ア
ドレス・アクセス時間は、各論理ゲートの動作時間の他
に、前述したように配線の静電容量Ｃと抵抗ＲがＲＣ時
定数の形で大きく影響する。ＲＣ時定数が大きいほど遅
延時間は大きくなる。この影響を小さくする原理は次の
とおりである。

外部入力信号は、信号の立ち上がり、立ち下がりがゆる
やかである。このため、配線のチップ内でのＲＣ時定数
の影響が小さく遅延時間はあまり大きくならない。よっ
て、信号はできる限り外部入力信号の波形のまま配線を
伝達することが望ましい。一方、入カバッフ７回路以後
の信号の波形は、立ち上がり、立ち下がりとも急峻であ
るため、ＲＣ時定数の増加が大きく影響し、遅延時間増
加に直結する。これを防ぐため、論理回路段は極力集中
して配置し、配線長を短くすることで、配線の抵抗Ｒ１
静電容量Ｃを小さくすれば、遅延時間の短縮を図ること
ができる。

これらのことに鑑み、本願発明は上記構成として、配線
長を短縮し、遅延時間を小さくしてアドレス・アクセス
時間の短縮を実現したのである。

すなわち、入力バッファを複数のセルブロック（マット
とも称する）に対し、幾何学的な線対称の中心に集中配
置し、これによって入力バッファの出力側に接続される
デコード回路を含む配線長の最大値が小さくなる。その
結果、配線のＲＣ時定数が大幅に小さくなり、配線によ
る遅延時間を大きく短縮することができるのである。更
に、外部入力信号の入口となる入力パッドを、入力バッ
ファに隣接させておけば、外部信号の配線までも短くで
きるので、遅延時間短縮に一層大きな効果をもたらす。

〔実施例〕

以下、本発明を実施例に基づいて説明する。

第１図は１本発明を２５６キロビツトのＳＲＡＭに適用
した実施例を示す０図示のように半導体メモリ装置１は
ワンチップ構成のものとされ、各メモリセルは例えば４
つのセルブロック（マット）２　ａ　”　ｄに分割され
て配置されている。なお１本発明は複数チップの半導体
装置にも適用できる。

また、セルブロック数は通常はもつと多い（例えば３２
分割）が、図示を簡単にするため４分割のものを例示し
たにすぎない。

入力バッファ３は、セルブロック群２ａ”ｄを縦方向に
２等分した線に沿ったセルブロック２Ｃと２ｄ間の領域
４に集中配置されている。セルブロック数が奇数の場合
は可及的に２等分に近いセルブロック間に配置する。入
力バッファ３の個数は、装置の構成によって異なるが、
一般に数個〜２０数個程度であり、これらは図示領域４
内に適宜配置される。

これらの入力バッファ３の入力信号は、チップの下辺に
沿って配置された入力パッド５から、配線を介して直接
入力されている。

一方、入力バッファ３の出力は、デコード回路６ａ〜６
ｃを介してメモリセルに入力されている。

デコード回路６は第２図に示す論理構成からなる３段構
成のものとされている。第１図は図を簡単にするため、
メインワードラインの最も遅延時間が大きい配線パスの
もので代表して示しており、このラインを第２図では太
線で示している。第２図のデコード回路６は一例であり
、各段の論理ゲートに付した数字は、その構成個数を示
し、それぞれの出力ラインに付したｆ、ｏ（ｆａｎ　ｏ
ｕｔ）と数字は回路数を表わしている。図から判るよう
に、１個の入力バッファ３に対して多くの論理ゲートを
含む配線が接続されている。したがって、これらの配線
の静電容量Ｃと抵抗Ｒが１つの入力バッファ３からみた
負荷となり、その時定数ＲＣが大きくなると信号波形が
なまって時間遅れにつながるのである。

しかして、本実施例によれば、入力バッファ３の処理信
号の入力先となるセルブロック２　ａ　”　ｄを２等分
し、その分割線に沿った領域で、かつセルブロック２ｏ
と２ｄ間の領域に入力バッファ−３を配置したことから
、入力バッファ３から最も遠いデコード最終段６ｃに至
る配線パスを、最大でもチップの短辺と長辺を足した長
さ以下にできる。

この点、入力バッファ３をチップの隅に配置したとすれ
ば、上記実施例よりもチップ長辺の１７２だけ配線パス
が長くなる。

また、本実施例によれば、デコード回路初段の論理ゲー
ト６ａを入力バッファ３の近くに配置できるとともに、
第２段の論理ゲート６ｂも初段６ａの近くに配置でき、
デコード回路６の配線長を短縮できる。

この結果、本実施例によれば、入力バッファ３の出力ラ
インのＲＣ時定数が小さくなり、その分だけ信号伝達の
遅れを小さくできる。

なお、デコード回路６の構成は、３段に限らず何段でも
よいことはいうまでもない。

また、入力バッファ回路の配置位置は、メモリセルブロ
ックが、チップのどこに片寄っていてもブロックの中間
部にあればよいので、セルブロックの位置によっては、
チップ辺の中央部分からずれても良い。

ここで、第１図実施例の遅延時間短縮の効果について、
第３図に示す従来例とシミュレーションにより比較した
ところ、本実施例の遅延時間が２．４ｎｓｅｃであった
のに対し、従来例は２．７ｎ　ｓｅｃであり、０．３ｎ
ｓｅｃの短縮効果が確認された。この短縮は、そのまま
アドレス・アクセス時間の短縮に結びつくものである。

なお、上記の遅延時間は、入出力電圧波形高の半分の値
を基準とし、デコード回路の入力から出力までの間で求
めたものである。

第４図〜第１２図に、入カパッフ７３と入力パッド５の
配置に関する他の実施例を示す、全体の配、置設針との
関係で、−組のセルブロック間に全ての入力バッファ３
を集中配置できない場合は。

これらの実施例に示すように、２等分線に沿った領域で
かつセルブロッ゛り間の領域であることを満たす他の領
域に配置する。これらによっても、第１図実施例と同一
の効果が得られる。

また、入力パッド５についても、入力端子の配置を含め
た全体構成との関係で、配置を決定することができる。

なお、入力パッド５と入力バッファ３の相互位置関係に
関しては、対応するもの同志を近接させて配置すること
が、時間短縮の点で望ましい。

〔発明の効果〕

以上説明したように１本発明によれば、入力パッドから
論理セル又はメモリセルに至る配線の信号の伝達時間を
短くすることができ、アドレス・アクセス時間を大幅に
短縮できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の配置構成図、第２図は第１
図実施例のデコード回路の構成図、第３図は従来例の配
置構成図、第４図〜第１２＠は本発明の他の実施例の配
置構成図である。 １・・・半導体装置、 ２．２ａ〜２ｄ・・・セルブロック、 ３・・・入力バッファ、 ４・・・バッファ領域、 ５・・・入力パッド、 ６・・・デコード回路。

Claims (1)

1. 【特許請求の範囲】 １、複数のセルを有してなる複数のセルブロックと、前
   記セルに入力する外部信号の処理を行なう入力バッファ
   とを含んでなる半導体装置において、 入力バッファの処理信号の入力先となるセルを有するセ
   ルブロック群を、当該セルブロック配列の縦横方向の少
   なくとも一方向に沿って可及的に２等分し、当該入力バ
   ッファを前記分割線に沿ったセルブロック間の領域に集
   中配置したことを特徴とする半導体装置。 ２、前記入力バッファに入力される外部信号を、入力パ
   ッドから直接配線により導びいたことを特徴とする請求
   項１記載の半導体装置。 ３、前記入力バッファに係る入力パッドを、当該入力バ
   ッファが配置された領域に隣接する基板の辺部領域に配
   置したことを特徴とする請求項１、２いずれかに記載の
   半導体装置。 ４、複数のメモリセルを複数のセルブロックに分割して
   なり、前記メモリセルに入力する外部信号を入力バッフ
   ァにより処理してなる半導体メモリ装置において、 前記複数のセルブロックを配列に従って可及的に２等分
   し、該分割線に沿ったセルブロック間の領域に前記入力
   バッファを配置したことを特徴とする半導体メモリ装置
   。 ５、前記入力バッファに係る入力パッドを、当該入力バ
   ッファが配置された領域に隣接する基板の辺部領域に配
   置したことを特徴とする請求項４記載の半導体メモリ装
   置。