JPH02223214A - Variable length pattern generation circuit - Google Patents

Abstract

PURPOSE:To eliminate constraint in the arrangement of a pattern by allocating a code number to each pattern, and housing all the patterns in a memory to connecting the next pattern immediately after completing one pattern. CONSTITUTION:A first counter 1 to count with a clock signal, a second counter 2 to count with the reset timing of the first counter 1, a register 3 to output the code number written at a position shown by the second counter 2, the memory to output the pattern by inputting the value of the first counter 1 an the code number from the register 3, and a buffer 5 to arrange an output pattern from the memory 4 are provided. And a system is comprised in such a way that one bit of the output pattern in the memory 4 is inputted as a reset pulse for the first counter 1, and also, is inputted as a clock pulse for the second counter 2. Thus, since the next pattern is connected immediately after completing one pattern, no constraint in the arrangement of the pattern exists, and also, since all the patterns are housed in the memory 4, a circuit scale can be prevented from being expanded.

Description

【発明の詳細な説明】 〔概　要〕 ディジタル伝送装置の可変長パターン発生回路に関し、 任意の長さのパターンを組み合わせて出力することが可
能な可変長パターン発生回路をつくることを目的とし、 クロ・ンク信号でカウントする第１のカウンタと、該第
１のカウンタのリセットタイミングでカウントする第２
のカウンタと、該第２のカウンタの示す位置に書き込ま
れたコード番号を出力するレジスタと、該第１のカウン
タの値と該レジスタからのコード番号を入力しパターン
を出力するメモリと、該メモリからの出力パターンを整
形するバッファとを備え、 上記メモリの出力パターンの１ビットを上記第１のカウ
ンタのリセットパルスとして入力すると共に、上記第２
のカウンタのクロックパルスとして入力するように構成
する。[Detailed Description of the Invention] [Summary] Regarding a variable length pattern generation circuit for a digital transmission device, the purpose of this invention is to create a variable length pattern generation circuit that can combine and output patterns of arbitrary length.・A first counter that counts based on the link signal, and a second counter that counts at the reset timing of the first counter.
a counter, a register that outputs the code number written in the position indicated by the second counter, a memory that inputs the value of the first counter and the code number from the register and outputs a pattern, and the memory. a buffer for shaping the output pattern from the memory, and inputs one bit of the output pattern of the memory as a reset pulse of the first counter, and also inputs one bit of the output pattern of the memory as a reset pulse of the first counter.
It is configured to be input as the clock pulse of the counter.

〔産業上の利用分野〕[Industrial application field]

本発明は、ディジタル伝送装置の可変長パタ−ン発生回
路に関する。The present invention relates to a variable length pattern generation circuit for a digital transmission device.

ディジタル通信、ディジタル伝送上で長さの異なるデー
タを一つのフレームの中に多重化して伝送するとき、こ
のフレームデータをメモリから読み出すためのアドレス
を作り出すパターン発生回路が必要である。In digital communication, when data of different lengths are multiplexed and transmitted in one frame, a pattern generation circuit is required to generate an address for reading this frame data from memory.

第５図に異なるパターンのデータからなるフレームの一
例ヲ示ｔ、Ｆはフレームパルス、データＡ、データＢ、
データＣ、データＤ−・・−・・−・・はそれぞれフレ
ームＦの異なる長さのデータパターンを示す。これらの
フレームデータを多重、分離等の処理を行うためにはそ
れぞれのデータの長さに合わせたパターンを作らなけれ
ばならない。FIG. 5 shows an example of a frame consisting of data of different patterns. t, F are frame pulses, data A, data B,
Data C and data D indicate data patterns of different lengths of frame F, respectively. In order to perform processing such as multiplexing and separating these frame data, it is necessary to create a pattern that matches the length of each data.

〔従来の技術〕[Conventional technology]

従来のパターン発生回路のブロック図を第６図に示す。 A block diagram of a conventional pattern generation circuit is shown in FIG.

図において、１１．１２はパターン発生回路、１３はセ
レクタを示す。In the figure, 11 and 12 indicate a pattern generation circuit, and 13 indicates a selector.

パターン発生回路１１．１２はそれぞれのデータの長さ
に合わせたパターンＡ、パターンＢを発生する回路で、
セレクタ１３は選択信号の制御によりパターン発生回路
１１と１２を切り替える。Pattern generation circuits 11 and 12 are circuits that generate patterns A and B according to the length of each data.
The selector 13 switches between the pattern generation circuits 11 and 12 under control of the selection signal.

従来のパターン発生回路のタイミングチャートを第７図
に示す。第６図と第７図により従来のパターン発生回路
の回路動作を説明する。A timing chart of a conventional pattern generation circuit is shown in FIG. The circuit operation of the conventional pattern generation circuit will be explained with reference to FIGS. 6 and 7.

パターンＡはアドレスパルスパターンＡ、、　Ａ、。Pattern A is address pulse pattern A,,A,.

Ａ、からなり、パターンＢはアドレスパルスパターンＢ
ｌ、　　Ｂｔ、　Ｂｔ、　　Ｂ４．　Ｂｓ、　８６　　
からなり、パターンＡとパターンＢとはアドレスもパル
ス数も異なるパターンで、この場合パターンＢのパルス
数がパターンＡのパルス数の２倍の長さとすれば、セレ
クタ１３の選択信号ＣをパターンＢの長さに設定するこ
とによりパターンＡとパターンＢとを切り替えて出力パ
ターンＤを送出することか出来る。A, and pattern B is address pulse pattern B.
l, Bt, Bt, B4. Bs, 86
In this case, if the number of pulses in pattern B is twice as long as the number of pulses in pattern A, the selection signal C of the selector 13 is changed to pattern B. By setting the length of , it is possible to switch between pattern A and pattern B and send output pattern D.

以上はパターンＡとパターンＢとの２種類のパターンの
切替方法であるが、これが３種類以上になっても選択信
号の長さを切替パターンの長さに合わせることにより切
り替えが可能である。The above is a method of switching between two types of patterns, pattern A and pattern B, but even if there are three or more types, switching is possible by matching the length of the selection signal to the length of the switching pattern.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

しかしこの従来の方法では、パターンを切り替えるタイ
ミングがそれぞれのパターンの先頭が一敗した時に限ら
れるため、パターンの並べ方に制約があった。またパタ
ーンの発生回路がパターン別に分かれているため、パタ
ーンの種類が増えると回路規模が大きく複雑になってし
まう。However, in this conventional method, the timing for switching patterns is limited to when the beginning of each pattern loses once, so there are restrictions on how the patterns can be arranged. Furthermore, since the pattern generation circuit is separated for each pattern, as the number of types of patterns increases, the circuit scale becomes larger and more complex.

本発明では、それぞれのパターンに対してコード番号を
割り当て、すべてのパターンをメモリに収めることによ
り、一つのパターンが終了するとすぐ次のパターンをつ
なげるようにして、パターンの並べ方に制約をなくすよ
うにしたものである。In the present invention, by assigning a code number to each pattern and storing all patterns in memory, the next pattern is connected immediately after one pattern is completed, and there are no restrictions on how patterns are arranged. This is what I did.

〔課題を解決するための手段〕[Means to solve the problem]

本発明のパターン発生回路の原理構成図を第１図に示す
。図において、１は第１のカウンタ、２は第２のカウン
タ、３はレジスタ、４はメモリ、５はバッファを示す。FIG. 1 shows a basic configuration diagram of the pattern generation circuit of the present invention. In the figure, 1 is a first counter, 2 is a second counter, 3 is a register, 4 is a memory, and 5 is a buffer.

第１のカウンタ１はクロック信号ＣＬＫによりカウント
してカウント値をメモリ４に入力し、第２のカウンタ２
は第１のカウンタ１のリセットパルスＣＬＲのタイミン
グによりカウントしてレジスタ３のアドレスを設定する
。レジスタ３には出力するパターンの順番に合わせてコ
ード番号が書き込まれており、第２のカウンタ２の示す
位置に書き込まれたコード番号が出力されている。メモ
リ４（ＲＯＭ）にはレジスタ３からのコード番号と第１
のカウンタ１のカウント値とが入力され、レジスタ３か
らのコード番号が示すパターンを出力して、フリップフ
ロップからなるバッファ５により位相を整えてから出力
される。The first counter 1 counts according to the clock signal CLK and inputs the count value to the memory 4, and the second counter 2
is counted according to the timing of the reset pulse CLR of the first counter 1, and the address of the register 3 is set. Code numbers are written in the register 3 in accordance with the order of the patterns to be output, and the code number written in the position indicated by the second counter 2 is output. Memory 4 (ROM) contains the code number from register 3 and the first
The count value of the counter 1 is inputted, a pattern indicated by the code number from the register 3 is outputted, and the phase is adjusted by a buffer 5 consisting of a flip-flop before being outputted.

次にメモリ４の出力のうちの１ビットは第１のカウンタ
１のリセットパルスＣＬＲとしてカウンタ１をクリアす
ると共に、第２のカウンタ２のクロック信号として送出
されカウンタ２のカウント値を一つ進める。カウンタ２
が一つ進むと、レジスタ３の出力するコード番号が替わ
り、次のパターンのコード番号が出力される。レジスタ
３にはコード番号がパターン順に書き込まれている。Next, one bit of the output of the memory 4 is used as a reset pulse CLR for the first counter 1 to clear the counter 1, and is also sent as a clock signal to the second counter 2 to increment the count value of the counter 2 by one. counter 2
When advances by one, the code number output from the register 3 changes, and the code number of the next pattern is output. Code numbers are written in register 3 in pattern order.

〔作用〕[Effect]

本発明のタイミングチャートを第２図に示す。 A timing chart of the present invention is shown in FIG.

第１図と第２図により本発明の原理構成を説明する。図
において、 ■はカウンタ１の出力値でクロック信号ＣＬＫに同期し
て、１　、２　、３　、４　、５　、６、−−−−−−
−−・・と出力され、データの長さをアドレス指定する
。The principle structure of the present invention will be explained with reference to FIGS. 1 and 2. In the figure, ■ is the output value of counter 1, which is synchronized with the clock signal CLK, 1, 2, 3, 4, 5, 6, etc.
--... is output and the length of the data is specified as an address.

■はカウンタ２の出力値でカウンタ１のリセットパルス
ＣＬＲに同期して、１，２，３，４，５．−・・−・−
ｍ−−−−と出力され、パターンの順番を指定する。(2) is the output value of counter 2, which is synchronized with the reset pulse CLR of counter 1, 1, 2, 3, 4, 5, . −・・−・−
m---- is output to specify the order of the pattern.

■はレジスタ３から出力されるコード番号で、それぞれ
のパターンに対して割り当てられたコード番号Ａ、Ｂ、
Ｃ，−−−−−・−・・がパターンの順番により出力さ
れる。図においてはＡ、Ｂ、Ａ、Ｃ，Ｂの順序でコード
番号が出力される。■ is the code number output from register 3, and the code numbers A, B,
C, -------... are output according to the order of the patterns. In the figure, code numbers are output in the order of A, B, A, C, B.

■はメモリ４からの出力データをバッファ５により整形
した出力データで、コード番号とデータ長とが組み合わ
されたパターン信号として出力される。2 is output data obtained by shaping the output data from the memory 4 by the buffer 5, and is output as a pattern signal in which the code number and data length are combined.

■はメモリ４のデータのうちの１ビットからなるリセッ
トパルスで、カウンタ１をクリアすると共にカウンタ２
のカウント値を１つ進める。■ is a reset pulse consisting of 1 bit of data in memory 4, which clears counter 1 and also clears counter 2.
Advance the count value by one.

以上のタイミングチャートにおいて、それぞれのパター
ンに対してコード番号を割り当てておき、レジスタ３に
パターンの順番に合わせたコード番号を書き込み、メモ
リ４からデータ長に合わせたコード番号のパターン信号
を順番に合わせて出力することができる。なおフレーム
の長さは予めＣＰＵにより設定しておき、カウンタ２と
カウンタ１とにフレーム長に応じたリセットパルスを挿
入することによりフレーム長を設定することが可能であ
る。In the above timing chart, a code number is assigned to each pattern, the code number corresponding to the order of the pattern is written in the register 3, and the pattern signals of the code number corresponding to the data length are output from the memory 4 in order. can be output. Note that the frame length can be set in advance by the CPU, and by inserting a reset pulse into counter 2 and counter 1 according to the frame length.

〔実施例］ 本発明のパターン発生回路構成図の実施例を第３図に示
す。図において、１は第１のカウンタ、２は第２のカウ
ンタ、３はレジスタ、４はメモリ、５はバッファ、６は
インバータ、７はアンド回路を示す。[Embodiment] FIG. 3 shows an embodiment of a pattern generation circuit configuration diagram of the present invention. In the figure, 1 is a first counter, 2 is a second counter, 3 is a register, 4 is a memory, 5 is a buffer, 6 is an inverter, and 7 is an AND circuit.

本発明の実施例のタイミングチャートを第４図に示す。A timing chart of an embodiment of the present invention is shown in FIG.

図において、■はカウンタｌの出力信号、■はカウンタ
２の出力信号、■はレジスタ３の出力信号、■はバッフ
ァ４の出力信号、■はリセットビット信号、■はフレー
ムパルス設定信号、■はクロック信号を示す。In the figure, ■ is the output signal of counter 1, ■ is the output signal of counter 2, ■ is the output signal of register 3, ■ is the output signal of buffer 4, ■ is the reset bit signal, ■ is the frame pulse setting signal, and ■ is the output signal of buffer 4. Indicates a clock signal.

第３図の回路構成図と第４図のタイミングチャートによ
り実施例の回路動作を説明する。The circuit operation of the embodiment will be explained with reference to the circuit configuration diagram in FIG. 3 and the timing chart in FIG. 4.

先ずＣＰＵからのアドレス設定によりレジスタ３の０番
地にＡ、１番地にＢ、２番地にＡ、３番地にＣのコード
番号が書き込まれる。次にフレーム信号■によりカウン
タ１とカウンタ２とが“０＃にセットされる。カウンタ
２が“０″なのでレジスタ３からはコード番号Ａが出力
データ■として出力される。カウンタ１はクロック信号
■の立ち上がりに同期して“Ｏ”からカウントを開始し
カウント信号■をメモリ４のアドレスとして入力する。First, the code numbers A, B, A, and C are written to address 0, 1, 2, and 3, respectively, by address setting from the CPU. Next, counter 1 and counter 2 are set to "0#" by frame signal ■. Since counter 2 is "0", code number A is output from register 3 as output data ■. Counter 1 is set to clock signal ■ Counting is started from "O" in synchronization with the rising edge of , and the count signal ■ is inputted as the address of the memory 4.

メモリ４にはカウンタ１の出力■とレジスタ３からの出
力■が入力され、コード番号Ａのパターンがメモリ４か
ら出力される。カウンタ１のカウント値が“３”になる
とメモリ４のリセットビット■が“Ｌ”になり、フリッ
プフロップよりなるバッファ５で１ビット遅れてカウン
タ１のカウント値■をクリアして“０″にし、カウンタ
２のカウント値■を１つ進めて“ドにする。カウンタ２
のカウント値■が“１″になるとレジスタ３の出力信号
■はＢのコード信号になり、メモリ４からはバッファ５
を経てＢのパターン■が出力される。The output ■ of the counter 1 and the output ■ from the register 3 are input to the memory 4, and the pattern of code number A is output from the memory 4. When the count value of the counter 1 reaches "3", the reset bit ■ of the memory 4 becomes "L", and the buffer 5 consisting of a flip-flop clears the count value ■ of the counter 1 with a delay of 1 bit and makes it "0". Advance the count value ■ of counter 2 by one and set it to “C”.Counter 2
When the count value ■ becomes "1", the output signal ■ of the register 3 becomes the code signal B, and the output signal ■ from the memory 4 is sent to the buffer 5.
After that, pattern B is output.

以下同様にしてカウンタ２のカウント値■は“３″まで
進み、予めＣＰＵにより設定されているフレーム信号■
によりリセットされてカウント値が再び“０”に戻ると
共に、カウンタ１のカウント値■もリセットされてカウ
ント値■も“Ｏ”に戻る。In the same manner, the count value ■ of counter 2 advances to "3", and the frame signal ■ set in advance by the CPU
is reset and the count value returns to "0" again, and the count value (2) of the counter 1 is also reset and the count value (2) also returns to "O".

〔発明の効果〕〔Effect of the invention〕

以上のように本発明では一つのパターンが終わるとすぐ
次のパターンをつなげられるため、パターンの並べ方に
は制約がな（、またすべてのパターンをメモリに収めで
あるため回路規模が大きくなることもない。As described above, in the present invention, as soon as one pattern is completed, the next pattern can be connected, so there are no restrictions on how the patterns are arranged (also, since all the patterns are stored in memory, the circuit scale may become large). do not have.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の原理構成図、第２図は本発明のタイミ
ングチャート、第３図は実施例の回路構成図、第４図は
実施例のタイミングチャート、第５図はフレームデータ
の構成例、第６図は従来例のブロック構成図、第７図は
従来例のタイミングチャートを示す。 図において、■は第１のカウンタ、２は第２のカウンタ
、３はレジスタ、４はメモリ、５はバッファ、６はイン
バータ、７はアンド回路、１１．１２はパターン発生回
路、１３はセレクタを示す。なお■〜■はタイミングチ
ャートの信号種別を示す。Fig. 1 is a diagram of the principle configuration of the present invention, Fig. 2 is a timing chart of the invention, Fig. 3 is a circuit diagram of the embodiment, Fig. 4 is a timing chart of the embodiment, and Fig. 5 is the structure of frame data. For example, FIG. 6 is a block diagram of a conventional example, and FIG. 7 is a timing chart of the conventional example. In the figure, ■ is the first counter, 2 is the second counter, 3 is the register, 4 is the memory, 5 is the buffer, 6 is the inverter, 7 is the AND circuit, 11.12 is the pattern generation circuit, and 13 is the selector. show. Note that ■ to ■ indicate signal types in the timing chart.

Claims (1)

【特許請求の範囲】 クロック信号でカウントする第１のカウンタ（１）と、
該第１のカウンタ（１）のリセットタイミングでカウン
トする第２のカウンタ（２）と、該第２のカウンタ（２
）の示す位置に書き込まれたコード番号を出力するレジ
スタ（３）と、該第１のカウンタ（１）の値と該レジス
タ（３）からのコード番号を入力しパターンを出力する
メモリ（４）と、該メモリ（４）からの出力パターンを
整形するバッファ（５）とを備え、 上記メモリ（４）の出力パターンの１ビットを上記第１
のカウンタ（１）のリセットパルスとして入力すると共
に、上記第２のカウンタ（２）のクロックパルスとして
入力することを特徴とする可変長パターン発生回路。[Claims] A first counter (1) that counts based on a clock signal;
a second counter (2) that counts at the reset timing of the first counter (1);
); and a memory (4) that inputs the value of the first counter (1) and the code number from the register (3) and outputs a pattern. and a buffer (5) that formats the output pattern from the memory (4), and converts one bit of the output pattern from the memory (4) into the first
A variable length pattern generation circuit, characterized in that the variable length pattern generation circuit is inputted as a reset pulse to the counter (1), and is inputted as a clock pulse to the second counter (2).