JPH02206240A - Multiplex data demultiplexing and format conversion system - Google Patents
Multiplex data demultiplexing and format conversion systemInfo
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Abstract
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明はディジタル信号が多重化された多重信号の分離
及びフォーマット変換を行う多重データ分離・フォーマ
ット変換方式に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a multiplexed data separation/format conversion method for separating and formatting a multiplexed signal in which digital signals are multiplexed.
(従来の技術)
従来、多重信号をディジタル信号(ディジタルデータ)
に分離・フォーマット変換する場合。(Conventional technology) Conventionally, multiplexed signals were converted into digital signals (digital data).
When separating and format conversion.
エラスティックストアメモリ(以下単にE、S、という
)が用いられている。Elastic store memory (hereinafter simply referred to as E and S) is used.
例えば、第4図多重入力データ(207)を分離・フォ
ーマット変換して出力データ(208)〜(210)を
生成する場合、第3図に示す分離・フォーマシト変換回
路が用いられている。この分離・フォーマット変換回路
はE、S、 31〜33.D71JツブフロップM〜%
、及び制御パルス発生回路(PG)37を備えており、
データ入力端子間から多重入力データ(207)がE、
S、31〜33に与えられる。For example, when separating and formatting the multiple input data (207) in FIG. 4 to generate output data (208) to (210), the separation and formatting conversion circuit shown in FIG. 3 is used. This separation/format conversion circuit includes E, S, 31-33. D71J Tsubu Flop M~%
, and a control pulse generation circuit (PG) 37,
Multiple input data (207) is transmitted from between the data input terminals to E,
S, 31-33.
各E、S、31〜33への書き込み及び各E、S、から
の読み出しは制御パルス発生回路37からの書き込み信
号及び読み出し信号によって制御される。Writing to each E, S, 31 to 33 and reading from each E, S are controlled by a write signal and a read signal from the control pulse generation circuit 37.
この制御パルス発生回路37からの書き込み信号及び読
み出し信号によってE、S、31〜33からはそれぞれ
第4図に示す出力データ(201)〜(203)が出力
される。In response to the write signal and read signal from the control pulse generation circuit 37, output data (201) to (203) shown in FIG. 4 are output from E, S, 31 to 33, respectively.
Dフリップ70ツブ34〜36には第4図に示す出力用
クロックが与えられ、これによってDフリップ70ッグ
34〜36はそれぞれ出力データ(208)〜(210
)をデータ出力端子39〜41に出力する。The output clock shown in FIG. 4 is given to the D flip 70 knobs 34 to 36, and thereby the D flip 70 knobs 34 to 36 output data (208) to (210), respectively.
) is output to data output terminals 39-41.
このように、従来、多重信号をディジタル信号に分離・
フォーマット変換する場合、複数のE、S、を用いて、
制御パルス発生回路知よってE、S、に対する書き込み
、読み出し信号を制御することによって2分離・フォー
マット変換を行っている。In this way, conventionally, multiplexed signals are separated into digital signals.
When converting formats, use multiple E, S,
Two-way separation and format conversion are performed by controlling the write and read signals for E and S using the control pulse generation circuit.
(発明が解決しようとする問題点)
ところが、上述した多重データ分離・フォーマット変換
方式では、複数のE、S、を用いなければならないから
実装面積が太きくなシ、シかもコストが高くなるという
問題点がある。(Problem to be Solved by the Invention) However, in the above-mentioned multiple data separation/format conversion method, multiple E and S must be used, resulting in a large mounting area and high cost. There is a problem.
本発明の目的は実装面積が小さく、コストダウンを達成
できる多重データ分離・フォーマット変換方式を提供す
ることにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a multiplex data separation/format conversion method that has a small mounting area and can reduce costs.
(問題点を解決するための手段)
本発明によれば、N(Nは2以上の整数)のディジタル
データが時分割多重された多重データを前記N個のディ
ジタルデータに分離・フォーマット変換するために用い
られ、前記多重データを記憶するメモリー手段と、該メ
モリー手段に接続され、互いに異なる遅延量を有するN
個の遅延手段と、該N個の遅延手段に接続されたN個の
Dフリラグフロッグと、少なくとも前記メモリ手段及び
前記Dフリップフロップを制御する制御手段とを有し、
該制御手段によって予め定められた読み出し速度で前記
多重データが読み出されて前記N個の遅延手段に与えら
れ。(Means for Solving the Problems) According to the present invention, multiplexed data in which N (N is an integer of 2 or more) digital data is time-division multiplexed is separated and format-converted into the N digital data. memory means for storing the multiplexed data; and N memory means connected to the memory means and having mutually different delay amounts.
N delay means, N D flip-flops connected to the N delay means, and control means for controlling at least the memory means and the D flip-flop;
The multiplexed data is read out at a predetermined reading speed by the control means and provided to the N delay means.
前記各遅延手段から互いに異なる遅延多重データを出力
して、前記Dフリップフロップを前記予め定められた読
み出し速度のJ/Nの速度で駆動するようにしたことを
特徴とする多重データ分離・フォーマット変換方式が得
られる。Multiplexed data separation/format conversion characterized in that different delayed multiplexed data is outputted from each of the delay means and the D flip-flop is driven at a speed equal to J/N of the predetermined readout speed. method is obtained.
(実施例) 次に本発明について実施例によって説明する。(Example) Next, the present invention will be explained with reference to examples.
第1図を参照して2本発明に用いられる多重データ分離
・フォーマット変換回路は1個のES、11と2個の遅
延回路12及び13と、3個の07リツプ70ツク14
.15及び16と、制御パルス発生回路17とを備えて
いる。データ入力端子18はE、S、 11のデータ入
力端に接続され、 E、S、11の出力端は遅延回路
12及び13とDフリップフロップ16のD入力端に接
続されている。遅延回路12及び13の出力はそれぞれ
Dフリップフロップ14及び15のD入力端に接続され
、Dフリラグフロッグ14,15.及び16の出力が変
換後の出力としてデータ出力端子19,20.及び21
に出力される。Referring to FIG. 1, the multiplex data separation/format conversion circuit used in the present invention includes one ES, 11, two delay circuits 12 and 13, and three 07 lip 70 circuits 14.
.. 15 and 16, and a control pulse generation circuit 17. The data input terminal 18 is connected to the data input terminals of E, S, and 11, and the output terminals of E, S, and 11 are connected to the delay circuits 12 and 13 and the D input terminal of the D flip-flop 16. The outputs of the delay circuits 12 and 13 are connected to the D input terminals of the D flip-flops 14 and 15, respectively, and the D flip-flops 14, 15 . and 16 are outputted to data output terminals 19, 20 . . . after conversion. and 21
is output to.
ところで、遅延回路12V1入カデータを2ビツト遅延
させて出力し、遅延回路13は入力データを1ピツト遅
延させて出力する。一方、 E、Sl】の出力端は遅延
回路12及び13に接続されるとともに直接Dフリップ
フロップ16に接続されているが、0ビツト遅延の遅延
回路を介してDフリップフロップ16に接続されている
としてよい。Incidentally, the delay circuit 12V1 outputs the input data with a delay of 2 bits, and the delay circuit 13 delays the input data with 1 pit and outputs the same. On the other hand, the output ends of E, Sl] are connected to delay circuits 12 and 13 and directly to the D flip-flop 16, but are connected to the D flip-flop 16 via a delay circuit with a 0-bit delay. may be used as
次に、第2図も参照して本発明による多重データ分離・
フォーマット変換方式の動作について説明する。Next, referring also to FIG. 2, multiplexed data separation and
The operation of the format conversion method will be explained.
入力端子18から入力される多重データの速度に合わせ
て制御パルス発生部(P、G、) 17は書き込みクロ
ック等制御信号をB、S、11に送出する。The control pulse generator (P, G,) 17 sends control signals such as write clocks to the B, S, 11 in accordance with the speed of multiplexed data input from the input terminal 18.
ES、IIKはこの書き込みクロックに基づいて多重デ
ータのデータ部分だけが書き込まれる。Only the data portion of the multiplexed data is written to ES and IIK based on this write clock.
なお、入力データ(多重データ)は第2図に入力データ
(108)で示すように3多重されたデータであるとす
る。つまり、3個のディジタルデータが時分割多重され
ている。It is assumed that the input data (multiplexed data) is triple-multiplexed data as shown by input data (108) in FIG. In other words, three pieces of digital data are time-division multiplexed.
次に、制御パルス発生部17は書き込みクロツりに独立
した読み出しクロック等の制御信号をE、S、11に送
出する。E、S、11からはこの読み出しクロックに基
づいて多重データ(データ部)が順次読み出される。つ
まり、第2図に示すES出力データ(、)がE、S、1
1から送出される。Next, the control pulse generator 17 sends out control signals such as independent read clocks to E, S, and 11 at each writing clock. Multiplexed data (data portion) is sequentially read from E, S, and 11 based on this read clock. In other words, the ES output data (,) shown in Fig. 2 is E, S, 1
Sent from 1.
制御パルス発生部17は遅延回路12及び13に遅延用
クロック(第2図に示す)を送出しており。The control pulse generator 17 sends a delay clock (shown in FIG. 2) to the delay circuits 12 and 13.
遅延回路12はこの遅延用クロックに基づいてES出力
データ(a)を2ビツト遅延させて、2ビツト遅延回路
出力(b)(第2図に示す)として送出する。同様にし
て、遅延回路13は遅延用クロックに基づいてES出力
データを1ビツト遅延させて。The delay circuit 12 delays the ES output data (a) by 2 bits based on this delay clock and sends it out as a 2-bit delay circuit output (b) (shown in FIG. 2). Similarly, the delay circuit 13 delays the ES output data by 1 bit based on the delay clock.
1ビツト遅延回路出力〔図示せず)として送出する。It is sent as a 1-bit delay circuit output (not shown).
これら2ビツト遅延回路出力(b)、1ビツト遅延回路
出力、及びES出力データ(、)はそれぞれDフリップ
フロップ14,15.及び16に与えられる。These 2-bit delay circuit output (b), 1-bit delay circuit output, and ES output data (,) are output from D flip-flops 14, 15 . and 16.
制御パルス発生部17からDフリップ70ッグ14゜1
5、及び16に対して読み出しクロックの1/3の速度
の出力用クロック(第2図に示す)が与えられており、
各Dフリップフロップ14,15.及び16はこの出力
用クロックによって動作する。このように、各Dフリッ
プフロップ1.4,15.及び16は読み出しクロック
の1/3の速度の出力用クロックで動作するから、2ビ
ツト遅延回路出力(b)が与えられるDフリップフロッ
プ14では、2ビツト遅延回路出力(b)のA、D及び
Gをこの順で選択する。この際、フォーマット変換も行
われて(出力用クロックは読み出しクロックの1/3の
速度であるから)出力データ(109)として出力され
る。D flip 70g 14°1 from control pulse generator 17
5 and 16 are provided with an output clock (shown in FIG. 2) having a speed of 1/3 of the read clock.
Each D flip-flop 14, 15. and 16 are operated by this output clock. In this way, each D flip-flop 1.4, 15 . and 16 operate with an output clock that is 1/3 the speed of the read clock. Therefore, in the D flip-flop 14 to which the 2-bit delay circuit output (b) is applied, the A, D, and 2-bit delay circuit outputs (b) are operated. Select G in this order. At this time, format conversion is also performed (because the output clock is 1/3 the speed of the read clock) and output as output data (109).
同様にして、Dフリラグフロップ15は出力データC月
O)を出力し、Dフリップフロップ16は出力データ(
III)を出力する。Similarly, the D flip-flop 15 outputs the output data C month O), and the D flip-flop 16 outputs the output data (
III) is output.
(発明の効果)
以上説明したように本発明では回路構成として論理素子
を用い、1つのE、S、を用いて多重データの分離・フ
ォーマット変換ができるため。(Effects of the Invention) As explained above, in the present invention, a logic element is used as a circuit configuration, and multiplexed data can be separated and format converted using one E and S.
従来のように複数のE、S、を用いた多重データの分離
・フォーマット変換に比べて実装面積とコストを削減す
ることができる。Compared to the conventional separation and format conversion of multiplexed data using a plurality of E's and S's, the mounting area and cost can be reduced.
第1図は本発明に係わる多重データ分離・フォーマット
変換方式の一実施例を示す構成図。
第2図は第1図に示す多重データ分離・フォーマット変
換方式の動作を説明するためのタイムチャート、第3図
は従来の多重データ分離棒フパオーマット変換方式の構
成図、第4図は第3図に示す多重データ分離・フォーマ
ット変換方式の動作を説明するためのタイムチャートで
ある。
11−°゛エラステイツクストアメモリ E、 S、)
。
12・・・2ビツト遅延回路、13・・・1ビツト遅延
回路。
14、15.16・・・Dフリラグフロップ、17・・
・制御信号発生回路(P、G、) 、 18・・・デ
ータ入力端子、 19,20゜21・・・データ出力端
子。
第2図
第3図FIG. 1 is a block diagram showing an embodiment of a multiplexed data separation/format conversion method according to the present invention. Figure 2 is a time chart for explaining the operation of the multiplex data separation/format conversion method shown in Figure 1, Figure 3 is a block diagram of the conventional multiplex data separation/format conversion method, and Figure 4 is the diagram shown in Figure 3. 3 is a time chart for explaining the operation of the multiplex data separation/format conversion method shown in FIG. 11-° Elastic store memory E, S,)
. 12...2-bit delay circuit, 13...1-bit delay circuit. 14, 15.16...D free lag flop, 17...
- Control signal generation circuit (P, G,), 18...data input terminal, 19,20°21...data output terminal. Figure 2 Figure 3
Claims (1)
割多重された多重データを前記N個のディジタルデータ
に分離・フォーマット変換するために用いられ、前記多
重データを記憶するメモリー手段と、該メモリー手段に
接続され、互いに異なる遅延量を有するN個の遅延手段
と、該N個の遅延手段に接続されたN個のDフリップフ
ロップと、少なくとも前記メモリ手段及び前記Dフリッ
プフロップを制御する制御手段とを有し、該制御手段に
よって予め定められた読み出し速度で前記多重データが
読み出されて前記N個の遅延手段に与えられ、前記各遅
延手段から互いに異なる遅延多重データを出力して、前
記Dフリップフロップを前記予め定められた読み出し速
度の1/Nの速度で駆動するようにしたことを特徴とす
る多重データ分離・フォーマット変換方式。1 N digital data (N is an integer of 2 or more) is used to separate and format-convert multiplexed data obtained by time-division multiplexing into the N digital data, and stores the multiplexed data; N delay means connected to a memory means and having mutually different delay amounts; N D flip-flops connected to the N delay means; and control for controlling at least the memory means and the D flip-flop. the control means reads out the multiplexed data at a predetermined reading speed and applies it to the N delay means, and outputs different delayed multiplexed data from each of the delay means, A multiplex data separation/format conversion method, characterized in that the D flip-flop is driven at a speed that is 1/N of the predetermined read speed.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1025674A JPH0758945B2 (en) | 1989-02-06 | 1989-02-06 | Multiple data separation / format conversion method |
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JPH02206240A true JPH02206240A (en) | 1990-08-16 |
JPH0758945B2 JPH0758945B2 (en) | 1995-06-21 |
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ID=12172329
Family Applications (1)
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JP1025674A Expired - Lifetime JPH0758945B2 (en) | 1989-02-06 | 1989-02-06 | Multiple data separation / format conversion method |
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1989
- 1989-02-06 JP JP1025674A patent/JPH0758945B2/en not_active Expired - Lifetime
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Publication number | Publication date |
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