JPH02206240A - Multiplex data demultiplexing and format conversion system - Google Patents

Abstract

PURPOSE:To reduce the mount area and cost in comparison with multiplex data demultiplexing and format conversion using plural ES by using a logic element as circuit constitution, using one elastic storage memory (ES) so as to apply demultiplexing format conversion of a multiplex data. CONSTITUTION:Only a data part of a multiplex data inputted from an input terminal 18 is written in an ES11 based on a write clock from a control pulse generating section PG17. Moreover, a multiplex data (data part) is read sequentially based on a readout clock independently of a write clock from the PG17 to the ES11. Delay circuits 12, 13 based on a delay clock from the PG17 retard the ES output data (a) by 2-bit and 1-bit and sends the result. The output and ES output data (a) of the delay circuits 12, 13 are given to D flip-flops 14-16 respectively. Then the D flip-flops 14-16 are operated by an output clock having a speed of 1/3 of the speed of the readout clock from the PG17.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はディジタル信号が多重化された多重信号の分離
及びフォーマット変換を行う多重データ分離・フォーマ
ット変換方式に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a multiplexed data separation/format conversion method for separating and formatting a multiplexed signal in which digital signals are multiplexed.

（従来の技術） 従来、多重信号をディジタル信号（ディジタルデータ）
に分離・フォーマット変換する場合。(Conventional technology) Conventionally, multiplexed signals were converted into digital signals (digital data).
When separating and format conversion.

エラスティックストアメモリ（以下単にＥ、Ｓ、という
）が用いられている。Elastic store memory (hereinafter simply referred to as E and S) is used.

例えば、第４図多重入力データ（２０７）を分離・フォ
ーマット変換して出力データ（２０８）〜（２１０）を
生成する場合、第３図に示す分離・フォーマシト変換回
路が用いられている。この分離・フォーマット変換回路
はＥ、Ｓ、　３１〜３３．Ｄ７１ＪツブフロップＭ〜％
、及び制御パルス発生回路（ＰＧ）３７を備えており、
データ入力端子間から多重入力データ（２０７）がＥ、
Ｓ、３１〜３３に与えられる。For example, when separating and formatting the multiple input data (207) in FIG. 4 to generate output data (208) to (210), the separation and formatting conversion circuit shown in FIG. 3 is used. This separation/format conversion circuit includes E, S, 31-33. D71J Tsubu Flop M~%
, and a control pulse generation circuit (PG) 37,
Multiple input data (207) is transmitted from between the data input terminals to E,
S, 31-33.

各Ｅ、Ｓ、３１〜３３への書き込み及び各Ｅ、Ｓ、から
の読み出しは制御パルス発生回路３７からの書き込み信
号及び読み出し信号によって制御される。Writing to each E, S, 31 to 33 and reading from each E, S are controlled by a write signal and a read signal from the control pulse generation circuit 37.

この制御パルス発生回路３７からの書き込み信号及び読
み出し信号によってＥ、Ｓ、３１〜３３からはそれぞれ
第４図に示す出力データ（２０１）〜（２０３）が出力
される。In response to the write signal and read signal from the control pulse generation circuit 37, output data (201) to (203) shown in FIG. 4 are output from E, S, 31 to 33, respectively.

Ｄフリップ７０ツブ３４〜３６には第４図に示す出力用
クロックが与えられ、これによってＤフリップ７０ッグ
３４〜３６はそれぞれ出力データ（２０８）〜（２１０
）をデータ出力端子３９〜４１に出力する。The output clock shown in FIG. 4 is given to the D flip 70 knobs 34 to 36, and thereby the D flip 70 knobs 34 to 36 output data (208) to (210), respectively.
) is output to data output terminals 39-41.

このように、従来、多重信号をディジタル信号に分離・
フォーマット変換する場合、複数のＥ、Ｓ、を用いて、
制御パルス発生回路知よってＥ、Ｓ、に対する書き込み
、読み出し信号を制御することによって２分離・フォー
マット変換を行っている。In this way, conventionally, multiplexed signals are separated into digital signals.
When converting formats, use multiple E, S,
Two-way separation and format conversion are performed by controlling the write and read signals for E and S using the control pulse generation circuit.

（発明が解決しようとする問題点） ところが、上述した多重データ分離・フォーマット変換
方式では、複数のＥ、Ｓ、を用いなければならないから
実装面積が太きくなシ、シかもコストが高くなるという
問題点がある。(Problem to be Solved by the Invention) However, in the above-mentioned multiple data separation/format conversion method, multiple E and S must be used, resulting in a large mounting area and high cost. There is a problem.

本発明の目的は実装面積が小さく、コストダウンを達成
できる多重データ分離・フォーマット変換方式を提供す
ることにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a multiplex data separation/format conversion method that has a small mounting area and can reduce costs.

（問題点を解決するための手段） 本発明によれば、Ｎ（Ｎは２以上の整数）のディジタル
データが時分割多重された多重データを前記Ｎ個のディ
ジタルデータに分離・フォーマット変換するために用い
られ、前記多重データを記憶するメモリー手段と、該メ
モリー手段に接続され、互いに異なる遅延量を有するＮ
個の遅延手段と、該Ｎ個の遅延手段に接続されたＮ個の
Ｄフリラグフロッグと、少なくとも前記メモリ手段及び
前記Ｄフリップフロップを制御する制御手段とを有し、
該制御手段によって予め定められた読み出し速度で前記
多重データが読み出されて前記Ｎ個の遅延手段に与えら
れ。(Means for Solving the Problems) According to the present invention, multiplexed data in which N (N is an integer of 2 or more) digital data is time-division multiplexed is separated and format-converted into the N digital data. memory means for storing the multiplexed data; and N memory means connected to the memory means and having mutually different delay amounts.
N delay means, N D flip-flops connected to the N delay means, and control means for controlling at least the memory means and the D flip-flop;
The multiplexed data is read out at a predetermined reading speed by the control means and provided to the N delay means.

前記各遅延手段から互いに異なる遅延多重データを出力
して、前記Ｄフリップフロップを前記予め定められた読
み出し速度のＪ／Ｎの速度で駆動するようにしたことを
特徴とする多重データ分離・フォーマット変換方式が得
られる。Multiplexed data separation/format conversion characterized in that different delayed multiplexed data is outputted from each of the delay means and the D flip-flop is driven at a speed equal to J/N of the predetermined readout speed. method is obtained.

（実施例） 次に本発明について実施例によって説明する。(Example) Next, the present invention will be explained with reference to examples.

第１図を参照して２本発明に用いられる多重データ分離
・フォーマット変換回路は１個のＥＳ、１１と２個の遅
延回路１２及び１３と、３個の０７リツプ７０ツク１４
．１５及び１６と、制御パルス発生回路１７とを備えて
いる。データ入力端子１８はＥ、Ｓ、　１１のデータ入
力端に接続され、　　Ｅ、Ｓ、１１の出力端は遅延回路
１２及び１３とＤフリップフロップ１６のＤ入力端に接
続されている。遅延回路１２及び１３の出力はそれぞれ
Ｄフリップフロップ１４及び１５のＤ入力端に接続され
、Ｄフリラグフロッグ１４，１５．及び１６の出力が変
換後の出力としてデータ出力端子１９，２０．及び２１
に出力される。Referring to FIG. 1, the multiplex data separation/format conversion circuit used in the present invention includes one ES, 11, two delay circuits 12 and 13, and three 07 lip 70 circuits 14.
．． 15 and 16, and a control pulse generation circuit 17. The data input terminal 18 is connected to the data input terminals of E, S, and 11, and the output terminals of E, S, and 11 are connected to the delay circuits 12 and 13 and the D input terminal of the D flip-flop 16. The outputs of the delay circuits 12 and 13 are connected to the D input terminals of the D flip-flops 14 and 15, respectively, and the D flip-flops 14, 15 . and 16 are outputted to data output terminals 19, 20 . . . after conversion. and 21
is output to.

ところで、遅延回路１２Ｖ１入カデータを２ビツト遅延
させて出力し、遅延回路１３は入力データを１ピツト遅
延させて出力する。一方、　Ｅ、Ｓｌ】の出力端は遅延
回路１２及び１３に接続されるとともに直接Ｄフリップ
フロップ１６に接続されているが、０ビツト遅延の遅延
回路を介してＤフリップフロップ１６に接続されている
としてよい。Incidentally, the delay circuit 12V1 outputs the input data with a delay of 2 bits, and the delay circuit 13 delays the input data with 1 pit and outputs the same. On the other hand, the output ends of E, Sl] are connected to delay circuits 12 and 13 and directly to the D flip-flop 16, but are connected to the D flip-flop 16 via a delay circuit with a 0-bit delay. may be used as

次に、第２図も参照して本発明による多重データ分離・
フォーマット変換方式の動作について説明する。Next, referring also to FIG. 2, multiplexed data separation and
The operation of the format conversion method will be explained.

入力端子１８から入力される多重データの速度に合わせ
て制御パルス発生部（Ｐ、Ｇ、）　１７は書き込みクロ
ック等制御信号をＢ、Ｓ、１１に送出する。The control pulse generator (P, G,) 17 sends control signals such as write clocks to the B, S, 11 in accordance with the speed of multiplexed data input from the input terminal 18.

ＥＳ、ＩＩＫはこの書き込みクロックに基づいて多重デ
ータのデータ部分だけが書き込まれる。Only the data portion of the multiplexed data is written to ES and IIK based on this write clock.

なお、入力データ（多重データ）は第２図に入力データ
（１０８）で示すように３多重されたデータであるとす
る。つまり、３個のディジタルデータが時分割多重され
ている。It is assumed that the input data (multiplexed data) is triple-multiplexed data as shown by input data (108) in FIG. In other words, three pieces of digital data are time-division multiplexed.

次に、制御パルス発生部１７は書き込みクロツりに独立
した読み出しクロック等の制御信号をＥ、Ｓ、１１に送
出する。Ｅ、Ｓ、１１からはこの読み出しクロックに基
づいて多重データ（データ部）が順次読み出される。つ
まり、第２図に示すＥＳ出力データ（、）がＥ、Ｓ、１
１から送出される。Next, the control pulse generator 17 sends out control signals such as independent read clocks to E, S, and 11 at each writing clock. Multiplexed data (data portion) is sequentially read from E, S, and 11 based on this read clock. In other words, the ES output data (,) shown in Fig. 2 is E, S, 1
Sent from 1.

制御パルス発生部１７は遅延回路１２及び１３に遅延用
クロック（第２図に示す）を送出しており。The control pulse generator 17 sends a delay clock (shown in FIG. 2) to the delay circuits 12 and 13.

遅延回路１２はこの遅延用クロックに基づいてＥＳ出力
データ（ａ）を２ビツト遅延させて、２ビツト遅延回路
出力（ｂ）（第２図に示す）として送出する。同様にし
て、遅延回路１３は遅延用クロックに基づいてＥＳ出力
データを１ビツト遅延させて。The delay circuit 12 delays the ES output data (a) by 2 bits based on this delay clock and sends it out as a 2-bit delay circuit output (b) (shown in FIG. 2). Similarly, the delay circuit 13 delays the ES output data by 1 bit based on the delay clock.

１ビツト遅延回路出力〔図示せず）として送出する。It is sent as a 1-bit delay circuit output (not shown).

これら２ビツト遅延回路出力（ｂ）、１ビツト遅延回路
出力、及びＥＳ出力データ（、）はそれぞれＤフリップ
フロップ１４，１５．及び１６に与えられる。These 2-bit delay circuit output (b), 1-bit delay circuit output, and ES output data (,) are output from D flip-flops 14, 15 . and 16.

制御パルス発生部１７からＤフリップ７０ッグ１４゜１
５、及び１６に対して読み出しクロックの１／３の速度
の出力用クロック（第２図に示す）が与えられており、
各Ｄフリップフロップ１４，１５．及び１６はこの出力
用クロックによって動作する。このように、各Ｄフリッ
プフロップ１．４，１５．及び１６は読み出しクロック
の１／３の速度の出力用クロックで動作するから、２ビ
ツト遅延回路出力（ｂ）が与えられるＤフリップフロッ
プ１４では、２ビツト遅延回路出力（ｂ）のＡ、Ｄ及び
Ｇをこの順で選択する。この際、フォーマット変換も行
われて（出力用クロックは読み出しクロックの１／３の
速度であるから）出力データ（１０９）として出力され
る。D flip 70g 14°1 from control pulse generator 17
5 and 16 are provided with an output clock (shown in FIG. 2) having a speed of 1/3 of the read clock.
Each D flip-flop 14, 15. and 16 are operated by this output clock. In this way, each D flip-flop 1.4, 15 . and 16 operate with an output clock that is 1/3 the speed of the read clock. Therefore, in the D flip-flop 14 to which the 2-bit delay circuit output (b) is applied, the A, D, and 2-bit delay circuit outputs (b) are operated. Select G in this order. At this time, format conversion is also performed (because the output clock is 1/3 the speed of the read clock) and output as output data (109).

同様にして、Ｄフリラグフロップ１５は出力データＣ月
Ｏ）を出力し、Ｄフリップフロップ１６は出力データ（
ＩＩＩ）を出力する。Similarly, the D flip-flop 15 outputs the output data C month O), and the D flip-flop 16 outputs the output data (
III) is output.

（発明の効果） 以上説明したように本発明では回路構成として論理素子
を用い、１つのＥ、Ｓ、を用いて多重データの分離・フ
ォーマット変換ができるため。(Effects of the Invention) As explained above, in the present invention, a logic element is used as a circuit configuration, and multiplexed data can be separated and format converted using one E and S.

従来のように複数のＥ、Ｓ、を用いた多重データの分離
・フォーマット変換に比べて実装面積とコストを削減す
ることができる。Compared to the conventional separation and format conversion of multiplexed data using a plurality of E's and S's, the mounting area and cost can be reduced.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明に係わる多重データ分離・フォーマット
変換方式の一実施例を示す構成図。 第２図は第１図に示す多重データ分離・フォーマット変
換方式の動作を説明するためのタイムチャート、第３図
は従来の多重データ分離棒フパオーマット変換方式の構
成図、第４図は第３図に示す多重データ分離・フォーマ
ット変換方式の動作を説明するためのタイムチャートで
ある。 １１−°゛エラステイツクストアメモリ　Ｅ、　Ｓ、）
　。 １２・・・２ビツト遅延回路、１３・・・１ビツト遅延
回路。 １４、１５．１６・・・Ｄフリラグフロップ、１７・・
・制御信号発生回路（Ｐ、Ｇ、）　、　　１８・・・デ
ータ入力端子、　１９，２０゜２１・・・データ出力端
子。 第２図 第３図FIG. 1 is a block diagram showing an embodiment of a multiplexed data separation/format conversion method according to the present invention. Figure 2 is a time chart for explaining the operation of the multiplex data separation/format conversion method shown in Figure 1, Figure 3 is a block diagram of the conventional multiplex data separation/format conversion method, and Figure 4 is the diagram shown in Figure 3. 3 is a time chart for explaining the operation of the multiplex data separation/format conversion method shown in FIG. 11-° Elastic store memory E, S,)
. 12...2-bit delay circuit, 13...1-bit delay circuit. 14, 15.16...D free lag flop, 17...
- Control signal generation circuit (P, G,), 18...data input terminal, 19,20°21...data output terminal. Figure 2 Figure 3

Claims (1)

【特許請求の範囲】[Claims] １　Ｎ（Ｎは２以上の整数）のディジタルデータが時分
割多重された多重データを前記Ｎ個のディジタルデータ
に分離・フォーマット変換するために用いられ、前記多
重データを記憶するメモリー手段と、該メモリー手段に
接続され、互いに異なる遅延量を有するＮ個の遅延手段
と、該Ｎ個の遅延手段に接続されたＮ個のＤフリップフ
ロップと、少なくとも前記メモリ手段及び前記Ｄフリッ
プフロップを制御する制御手段とを有し、該制御手段に
よって予め定められた読み出し速度で前記多重データが
読み出されて前記Ｎ個の遅延手段に与えられ、前記各遅
延手段から互いに異なる遅延多重データを出力して、前
記Ｄフリップフロップを前記予め定められた読み出し速
度の１／Ｎの速度で駆動するようにしたことを特徴とす
る多重データ分離・フォーマット変換方式。1 N digital data (N is an integer of 2 or more) is used to separate and format-convert multiplexed data obtained by time-division multiplexing into the N digital data, and stores the multiplexed data; N delay means connected to a memory means and having mutually different delay amounts; N D flip-flops connected to the N delay means; and control for controlling at least the memory means and the D flip-flop. the control means reads out the multiplexed data at a predetermined reading speed and applies it to the N delay means, and outputs different delayed multiplexed data from each of the delay means, A multiplex data separation/format conversion method, characterized in that the D flip-flop is driven at a speed that is 1/N of the predetermined read speed.