JPS61285820A - 電子スイツチ - Google Patents
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- JPS61285820A JPS61285820A JP61133589A JP13358986A JPS61285820A JP S61285820 A JPS61285820 A JP S61285820A JP 61133589 A JP61133589 A JP 61133589A JP 13358986 A JP13358986 A JP 13358986A JP S61285820 A JPS61285820 A JP S61285820A
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- source
- electronic switch
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- H03K—PULSE TECHNIQUE
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- H03K—PULSE TECHNIQUE
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
- H03K19/09446—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using only depletion transistors
-
- H—ELECTRICITY
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、
T6) 第1および第2のMOSFETのドレイン・
ソース区間が直列接続され、 fb) 両MOS F BTの接続点が出力端子と接
続され、 (c) 抵抗と第3のMOSFET との直列回路が
設けられ。
ソース区間が直列接続され、 fb) 両MOS F BTの接続点が出力端子と接
続され、 (c) 抵抗と第3のMOSFET との直列回路が
設けられ。
(dl その抵抗と第3のMosFg’r との間の
接続点が第2のMOSFETのゲートと接続されていて
。
接続点が第2のMOSFETのゲートと接続されていて
。
(c) 第1のMOSFETのデー2トが2つの制御
入力端子のうちの第1の制御入力端子(=接続されてい
る ような電子スインtに関する。
入力端子のうちの第1の制御入力端子(=接続されてい
る ような電子スインtに関する。
この棟の電子スイッチは、エム、ポンパーCM。
pomper ) 、 、:C/1.、ライボルド[L
、 L+jpold )、アール、ワイドリツヒ(R,
Weidlich )著[LCDドライバ応用のための
高圧BSFI−808回路(High−Voltage
E8PI−8O8C1rcuits forLCD−
Driver Applications ) J E
8SCIRC′77、フルム(Lllm ) 、ダイジ
、:cスト、 オン、テクニカル、ペーパーズ(Dig
est of Techn −1cal Papers
)、176 P−178ページに記載されている。
、 L+jpold )、アール、ワイドリツヒ(R,
Weidlich )著[LCDドライバ応用のための
高圧BSFI−808回路(High−Voltage
E8PI−8O8C1rcuits forLCD−
Driver Applications ) J E
8SCIRC′77、フルム(Lllm ) 、ダイジ
、:cスト、 オン、テクニカル、ペーパーズ(Dig
est of Techn −1cal Papers
)、176 P−178ページに記載されている。
この回路は第2図に示されている。これは2つのnチャ
ネルMOSFET1.2を有し、これらのドレイン・ソ
ース区間は直列接続されている。
ネルMOSFET1.2を有し、これらのドレイン・ソ
ース区間は直列接続されている。
MOSFETIのソースSは基準電位に置かれ、MO8
FFiT2 のドレインDは供給電圧十〇を印加される
。両MOSFET の接続点は電子スイッチの出力端千
人に接続されている。更に電子スイッチは第3のnチャ
ネルM08 FF1T 3とデプレション形FBT4と
の直列回路を有する。デプレション形FBT4は供給電
圧十〇に接続されていて、MOSFET 3のソースS
は基準電位に接続されている。MOSFET3のドレイ
ンDは第2のMOSFET2のゲー)Gに接続されてい
る。
FFiT2 のドレインDは供給電圧十〇を印加される
。両MOSFET の接続点は電子スイッチの出力端千
人に接続されている。更に電子スイッチは第3のnチャ
ネルM08 FF1T 3とデプレション形FBT4と
の直列回路を有する。デプレション形FBT4は供給電
圧十〇に接続されていて、MOSFET 3のソースS
は基準電位に接続されている。MOSFET3のドレイ
ンDは第2のMOSFET2のゲー)Gに接続されてい
る。
MOS PET 3のゲー)Gは入力端子Eに接続され
ており、この入力端子EはMOS FBT 1のゲート
にも接続されている。他方の入力端子Mは基準電位に置
かれている。
ており、この入力端子EはMOS FBT 1のゲート
にも接続されている。他方の入力端子Mは基準電位に置
かれている。
入力端子Eに例えば+5vのI(レベルの信号が与えら
れると、MOSFET3がオンされる。同じ信号によっ
てMOSFET2もオンされる。それによりMOS F
ET 2のゲートおよびソースは基準電位に置かれ、し
たがってMOS FB’l’ 2は阻止状態になる。出
力端子Aには同様に基準電位が現れ。
れると、MOSFET3がオンされる。同じ信号によっ
てMOSFET2もオンされる。それによりMOS F
ET 2のゲートおよびソースは基準電位に置かれ、し
たがってMOS FB’l’ 2は阻止状態になる。出
力端子Aには同様に基準電位が現れ。
電子スインtは遮断状態になる。しかしながら電子スイ
ッチの阻止状態において%MOSFET 3および抵抗
として作用するデプレション形FET 4を通して電流
が流れる。
ッチの阻止状態において%MOSFET 3および抵抗
として作用するデプレション形FET 4を通して電流
が流れる。
入力端子Eにレベル、例えばOVの信号が与えられると
、MOSFET 3およびlがオフされる。
、MOSFET 3およびlがオフされる。
それによりMOSFET2のゲートの電位が上昇し、M
OSFET 2が導通し始める。それにより負荷に電流
を流すことができる。しかし、これは、出力端子Aにお
ける電位、したがってMOSFET 2のソースの電位
が上昇することを意味する。負荷が例えばパワーMOS
FET5 である場合には、MOSFET2のソースの
電位がMOSFET 5のゲート容量の充電に応じて持
ち上げられる。MOSFET 2 のゲートの電位は
+0以上には上昇しないため、ゲート・ソース電圧U。
OSFET 2が導通し始める。それにより負荷に電流
を流すことができる。しかし、これは、出力端子Aにお
ける電位、したがってMOSFET 2のソースの電位
が上昇することを意味する。負荷が例えばパワーMOS
FET5 である場合には、MOSFET2のソースの
電位がMOSFET 5のゲート容量の充電に応じて持
ち上げられる。MOSFET 2 のゲートの電位は
+0以上には上昇しないため、ゲート・ソース電圧U。
8はますます小さくなる。それによりMOSFET2を
通る電流も減少するので、MOSFET5は徐々にしか
ターンオンされない。MOSFET5 の最大到達可能
なゲート電位は電圧+UからMOSFET2の導通電圧
+UTを差し引いた値である。
通る電流も減少するので、MOSFET5は徐々にしか
ターンオンされない。MOSFET5 の最大到達可能
なゲート電位は電圧+UからMOSFET2の導通電圧
+UTを差し引いた値である。
本発明の目的は、公知の電子スイッチ全欠のように改善
すること、即ち阻止状態において電流が流れず、且つ電
子スイッチの負荷電流が負荷の種類もしくは容憧性負荷
の充電状態に依存しないように改善することにある。
すること、即ち阻止状態において電流が流れず、且つ電
子スイッチの負荷電流が負荷の種類もしくは容憧性負荷
の充電状態に依存しないように改善することにある。
C問題点を解決するための手段〕
上記目的は、次の本発明の特徴事項、即ちげ)第1およ
び第2のMOSFETはエンハンスメント形FETであ
り、互いに相補形のチャネル型であり。
び第2のMOSFETはエンハンスメント形FETであ
り、互いに相補形のチャネル型であり。
fg) 第1および第2のMOSFETはドレイン側
で互いに接続され。
で互いに接続され。
(h) 第3 (7)MOS FBT )i第1(i
’)MOSFETと同じチャネル型のデプレション形F
gTであり、(il 第3のMOS FETのゲート
は第1のMOSFETのソースと第2の制御入力端子に
接続され、Cj)第3のMOS Fg’rのソースは第
1の制御入力端子に接続されている ことによって達成される。
’)MOSFETと同じチャネル型のデプレション形F
gTであり、(il 第3のMOS FETのゲート
は第1のMOSFETのソースと第2の制御入力端子に
接続され、Cj)第3のMOS Fg’rのソースは第
1の制御入力端子に接続されている ことによって達成される。
以下、第1図に示す電子スイッチの実施例を参照しなが
ら本発明を更に詳細に説明する。
ら本発明を更に詳細に説明する。
第1図による電子スインtは2つのMO8Ei+ET1
.6からなり、これらのドレイン・ソース区間は直列接
続されている。電子スイッチに正の電圧子〇をスイッチ
ングさせようとする場合には、第1のMOSFET 2
は従来の電子スイッチと同様にnチャネルFETである
。その場合に第2のMOSFET 6はpチャネルFE
Tである。負の電圧をスイッチングさせようとする場合
には、MOSFETlはpy−ヤ、1. A F Fi
Tであり、MOSFET 6はnチャネルFETであ
る。MOSFET 1.eはドレイン側で互いに接続さ
れ、その接続点lOは出力端千人に接続されている。p
E’r iのゲートは第1の入力端子Eに接続されてい
る。PET 1のデートは更(=デプレション形のFE
T7のソースに接続され、このFET 7のデートは第
2の入力端子M、即ち基rvi−電位に接続されている
。FET7のドレインは抵抗8を介して供給電圧+Uに
接続されている。この抵抗8は、破線で示されているよ
うに、別のデプレション形のFETであってよく、その
ゲートとソースは短絡されている。このトランジスタは
無限に大きい内部インピーダンスを有する電流源のよう
に動作する。
.6からなり、これらのドレイン・ソース区間は直列接
続されている。電子スイッチに正の電圧子〇をスイッチ
ングさせようとする場合には、第1のMOSFET 2
は従来の電子スイッチと同様にnチャネルFETである
。その場合に第2のMOSFET 6はpチャネルFE
Tである。負の電圧をスイッチングさせようとする場合
には、MOSFETlはpy−ヤ、1. A F Fi
Tであり、MOSFET 6はnチャネルFETであ
る。MOSFET 1.eはドレイン側で互いに接続さ
れ、その接続点lOは出力端千人に接続されている。p
E’r iのゲートは第1の入力端子Eに接続されてい
る。PET 1のデートは更(=デプレション形のFE
T7のソースに接続され、このFET 7のデートは第
2の入力端子M、即ち基rvi−電位に接続されている
。FET7のドレインは抵抗8を介して供給電圧+Uに
接続されている。この抵抗8は、破線で示されているよ
うに、別のデプレション形のFETであってよく、その
ゲートとソースは短絡されている。このトランジスタは
無限に大きい内部インピーダンスを有する電流源のよう
に動作する。
デプレション形のFET7,8はn導電性チャネルを持
つ。負の電圧をスイッチングさせようとするならptヤ
ネル?持つデプレション形PETが使用される。
つ。負の電圧をスイッチングさせようとするならptヤ
ネル?持つデプレション形PETが使用される。
入力端子g、 IIJに1例えば+5VのHレベルを有
する信号が印加されると、MO8FgT1がオンされ、
出力端子Aは基準電位になる。FET7は負のゲート電
圧を得て阻止される。それによりFET7のドレインお
よびFET6のゲートには高電位が与えられ、それによ
りFET6は阻止される。したがって、電子スイッチは
阻止され、負荷5への電流も、抵抗8およびFET7Y
通る無駄な電流も流れない。
する信号が印加されると、MO8FgT1がオンされ、
出力端子Aは基準電位になる。FET7は負のゲート電
圧を得て阻止される。それによりFET7のドレインお
よびFET6のゲートには高電位が与えられ、それによ
りFET6は阻止される。したがって、電子スイッチは
阻止され、負荷5への電流も、抵抗8およびFET7Y
通る無駄な電流も流れない。
入力端子E、 Mに、例えばOVのLレベルを有する信
号が印加されると、MOSFET1が阻止され、デプレ
ション形FF1T7はゲート・ソース電圧Ovを得る。
号が印加されると、MOSFET1が阻止され、デプレ
ション形FF1T7はゲート・ソース電圧Ovを得る。
その際FBT7は導通し、抵抗8およびFET7を通し
て電流が流れる。py−ヤネルPET6のゲートには抵
抗8とpg’r7との間の分圧比により決まる電位が生
じる。この電圧は正で一定である。従来方式によるFE
T2とは反対に、FET6ではソースが一定電圧に置か
れる。したがって電子スイッチは高速でターンオンされ
、出力端子Aに存在する8憧性負荷1例えばパワーFg
Tのゲート容量は急速に充電される。
て電流が流れる。py−ヤネルPET6のゲートには抵
抗8とpg’r7との間の分圧比により決まる電位が生
じる。この電圧は正で一定である。従来方式によるFE
T2とは反対に、FET6ではソースが一定電圧に置か
れる。したがって電子スイッチは高速でターンオンされ
、出力端子Aに存在する8憧性負荷1例えばパワーFg
Tのゲート容量は急速に充電される。
MOSFET6のデート・ソース区間は電圧に対して通
常のようにして1例えばツェナーダイオード9によって
保護するとよい。
常のようにして1例えばツェナーダイオード9によって
保護するとよい。
以上のように1本発明によれば、電子スイッチのオフ状
態で無駄な電流が流れないし、また高速のスイッチング
が可能となる。
態で無駄な電流が流れないし、また高速のスイッチング
が可能となる。
第1図は本発明による電子スイッチの実施例を示す回路
図、第2図は従来の電子スイッチの実施例を示す回路図
である。 l・・・第1のMOS FET 、 6・・・第2の
MOSFET、 7・・・第3のMOr ・:T、
8・・・抵抗としてのMOSFET、 A・−出力端
子、 E・・・$1の制御入力端子、 M・・・第2の
制御入力端子、 M・・・第2の制御入力端子(基準電
位)。 IG 2 IG 1
図、第2図は従来の電子スイッチの実施例を示す回路図
である。 l・・・第1のMOS FET 、 6・・・第2の
MOSFET、 7・・・第3のMOr ・:T、
8・・・抵抗としてのMOSFET、 A・−出力端
子、 E・・・$1の制御入力端子、 M・・・第2の
制御入力端子、 M・・・第2の制御入力端子(基準電
位)。 IG 2 IG 1
Claims (1)
- 【特許請求の範囲】 1)(a)第1および第2のMOSFETのドレイン・
ソース区間が直列接続され、 (b)両MOSFETの接続点が出力端子と接続され、 (c)抵抗と第3のMOSFETとの直列回路が設けら
れ、 (d)その抵抗と第3のMOSFETとの間の接続点が
第2のMOSFETのゲートと接続され、 (e)第1のMOSFETのゲートが2つの制御入力端
子のうちの第1の制御入力端子に接 続されている ような電子スイッチにおいて、 (f)第1および第2のMOSFET(1、6)はエン
ハンスメント形FETであり、互いに 相補形のチャネル型であり、 (g)第1および第2のMOSFET(1、6)はドレ
イン側で互いに接続され、 (h)第3のMOSFET(7)は第1のMOSFET
(1)と同じチャネル型のデプレション形 FETであり、 (i)第3のMOSFET(7)のゲートは第1のMO
SFET(1)のソースと第2の制御入力端子(M)に
接続され。 (j)第3のMOSFET(7)のソースは第1の制御
入力端子(E)に接続されている ことを特徴とする電子スイッチ。 2)前記抵抗(8)は第1のMOSFET(1)と同じ
チャネルの別のデプレション形FET であり、この別のデプレション形FETのゲートおよび
ソースは互いに接続されていることを特徴とする特許請
求の範囲第1項記載の電子スイッチ。 3)第2のMOSFET(6)のゲート・ソース間にツ
ェナーダイオード(9)が接続されていることを特徴と
する特許請求の範囲第1項または第2項記載の電子スイ
ッチ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE3521090.7 | 1985-06-12 | ||
DE3521090 | 1985-06-12 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61285820A true JPS61285820A (ja) | 1986-12-16 |
JPH0758899B2 JPH0758899B2 (ja) | 1995-06-21 |
Family
ID=6273095
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61133589A Expired - Fee Related JPH0758899B2 (ja) | 1985-06-12 | 1986-06-09 | 電子スイツチ |
Country Status (4)
Country | Link |
---|---|
US (1) | US4677325A (ja) |
EP (1) | EP0205158B1 (ja) |
JP (1) | JPH0758899B2 (ja) |
DE (1) | DE3668522D1 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0760997B2 (ja) * | 1986-06-09 | 1995-06-28 | 日本テキサス・インスツルメンツ株式会社 | 高耐圧出力回路 |
DE59207678D1 (de) * | 1992-06-05 | 1997-01-23 | Siemens Ag | Ansteuerschaltung für einen Leistungs-FET mit sourceseitiger Last |
US5401973A (en) * | 1992-12-04 | 1995-03-28 | Atomic Energy Of Canada Limited | Industrial material processing electron linear accelerator |
US5467050A (en) * | 1994-01-04 | 1995-11-14 | Texas Instruments Incorporated | Dynamic biasing circuit for semiconductor device |
US5537072A (en) * | 1994-06-30 | 1996-07-16 | Sgs-Thomson Microelectronics, Inc. | Charge pump switch circuits |
JP3228093B2 (ja) * | 1995-06-28 | 2001-11-12 | 富士電機株式会社 | 高耐圧ic |
GB2335556B (en) | 1998-03-18 | 2002-10-30 | Ericsson Telefon Ab L M | Switch circuit |
US7400171B1 (en) * | 2005-05-03 | 2008-07-15 | Lattice Semiconductor Corporation | Electronic switch having extended voltage range |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4064405A (en) * | 1976-11-09 | 1977-12-20 | Westinghouse Electric Corporation | Complementary MOS logic circuit |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US952012A (en) * | 1908-11-05 | 1910-03-15 | Frederick Mayer | Wheel. |
US3823330A (en) * | 1973-01-18 | 1974-07-09 | Inselek Inc | Circuit for shifting and amplifying input voltages |
NL7805068A (nl) * | 1978-05-11 | 1979-11-13 | Philips Nv | Drempelschakeling. |
JPS55136726A (en) * | 1979-04-11 | 1980-10-24 | Nec Corp | High voltage mos inverter and its drive method |
JPS6079822A (ja) * | 1983-10-07 | 1985-05-07 | Hitachi Ltd | Cmos集積回路装置 |
-
1986
- 1986-06-09 JP JP61133589A patent/JPH0758899B2/ja not_active Expired - Fee Related
- 1986-06-09 US US06/872,354 patent/US4677325A/en not_active Expired - Lifetime
- 1986-06-10 DE DE8686107922T patent/DE3668522D1/de not_active Expired - Fee Related
- 1986-06-10 EP EP86107922A patent/EP0205158B1/de not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4064405A (en) * | 1976-11-09 | 1977-12-20 | Westinghouse Electric Corporation | Complementary MOS logic circuit |
Also Published As
Publication number | Publication date |
---|---|
EP0205158B1 (de) | 1990-01-24 |
DE3668522D1 (de) | 1990-03-01 |
US4677325A (en) | 1987-06-30 |
JPH0758899B2 (ja) | 1995-06-21 |
EP0205158A1 (de) | 1986-12-17 |
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