JPH0758289A - 半導体装置 - Google Patents
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- JPH0758289A JPH0758289A JP5197350A JP19735093A JPH0758289A JP H0758289 A JPH0758289 A JP H0758289A JP 5197350 A JP5197350 A JP 5197350A JP 19735093 A JP19735093 A JP 19735093A JP H0758289 A JPH0758289 A JP H0758289A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 239000003990 capacitor Substances 0.000 abstract description 12
- 230000001681 protective effect Effects 0.000 abstract description 5
- 230000000644 propagated effect Effects 0.000 abstract description 2
- 239000012535 impurity Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 同一基板上に形成され、電源系統を異にする
複数の回路を有する半導体装置において、電源間の干渉
の少ないＥＳＤ保護回路を提供する。 【構成】 互いに電気的に分離された少なくとも第１及
び第２のウェルが形成される半導体基板と、上記第１の
ウェル内に形成されかつ第１の回路電源に電源端子を介
して接続される第１の電気回路と、上記第２のウェル内
に形成されかつ第２の回路電源に電源端子を介して接続
される第２の電気回路と、上記半導体基板上に形成され
かつ安定な基準電位を与える第３の回路電源に接続され
る基板接地用ウェルと、上記第１の電源の電源端子と上
記基板接地ウェル間に逆バイアスされるように接続され
る第１の保護ダイオードと、上記第２の電源の電源端子
と上記基板接地ウェル間に逆バイアスされるように接続
される第２の保護ダイオードと、を備える。 【効果】 他方の電気回路であるアナログ回路の電源が
ＥＳＤ保護回路のダイオード容量を介してデジタル回路
系の干渉を受け難い構造が得られる。
複数の回路を有する半導体装置において、電源間の干渉
の少ないＥＳＤ保護回路を提供する。 【構成】 互いに電気的に分離された少なくとも第１及
び第２のウェルが形成される半導体基板と、上記第１の
ウェル内に形成されかつ第１の回路電源に電源端子を介
して接続される第１の電気回路と、上記第２のウェル内
に形成されかつ第２の回路電源に電源端子を介して接続
される第２の電気回路と、上記半導体基板上に形成され
かつ安定な基準電位を与える第３の回路電源に接続され
る基板接地用ウェルと、上記第１の電源の電源端子と上
記基板接地ウェル間に逆バイアスされるように接続され
る第１の保護ダイオードと、上記第２の電源の電源端子
と上記基板接地ウェル間に逆バイアスされるように接続
される第２の保護ダイオードと、を備える。 【効果】 他方の電気回路であるアナログ回路の電源が
ＥＳＤ保護回路のダイオード容量を介してデジタル回路
系の干渉を受け難い構造が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、回路素子が形成される
複数のウェルを持つ半導体装置に関し、特に、ウェルに
形成される電気回路の静電気放電（Eiectric Static Di
scharge(ＥＳＤ))保護回路を備える半導体装置の改良に
関する。
複数のウェルを持つ半導体装置に関し、特に、ウェルに
形成される電気回路の静電気放電（Eiectric Static Di
scharge(ＥＳＤ))保護回路を備える半導体装置の改良に
関する。
【０００２】
【従来の技術】半導体装置では、回路別に複数の電源を
持つものがある。例えば、デジタル回路及びアナログ回
路を同一半導体基板に混載するデジタルアナログ混載Ｌ
ＳＩでは、デジタル回路及びアナログ回路相互間の電気
的な干渉を防ぐために、半導体基板を３重ウェル構造、
すなわち、半導体基板にディープウェルを形成し、この
ディープウェル内にＰウェル及びＮウェルを形成する構
造としてデジタル回路領域及びアナログ回路領域を電気
的に分離し、別個の電源、すなわち、デジタル回路電
源、アナログ回路電源で各回路を駆動する。デジタル回
路及びアナログ回路各々の入出力端子には、ＥＳＤ保護
として、夫々図１１（ａ）及び同図（ｂ）に示すよう
な、ダイオードを用いた回路によってサージを吸収する
ＥＳＤ保護回路が設けられる。これにより、デジタル電
源（ＶDD，ＧＮＤ) とデジタル系の信号端子間、あるい
はアナログ電源（ＶDD，ＧＮＤ）とアナログ系の信号端
子間にサージ電圧が混入しても、図１１（ａ）及び
（ｂ）に示す保護回路によって電荷が端子と電源間をバ
イパスされ、図示しない内部回路の破壊が免れる。
持つものがある。例えば、デジタル回路及びアナログ回
路を同一半導体基板に混載するデジタルアナログ混載Ｌ
ＳＩでは、デジタル回路及びアナログ回路相互間の電気
的な干渉を防ぐために、半導体基板を３重ウェル構造、
すなわち、半導体基板にディープウェルを形成し、この
ディープウェル内にＰウェル及びＮウェルを形成する構
造としてデジタル回路領域及びアナログ回路領域を電気
的に分離し、別個の電源、すなわち、デジタル回路電
源、アナログ回路電源で各回路を駆動する。デジタル回
路及びアナログ回路各々の入出力端子には、ＥＳＤ保護
として、夫々図１１（ａ）及び同図（ｂ）に示すよう
な、ダイオードを用いた回路によってサージを吸収する
ＥＳＤ保護回路が設けられる。これにより、デジタル電
源（ＶDD，ＧＮＤ) とデジタル系の信号端子間、あるい
はアナログ電源（ＶDD，ＧＮＤ）とアナログ系の信号端
子間にサージ電圧が混入しても、図１１（ａ）及び
（ｂ）に示す保護回路によって電荷が端子と電源間をバ
イパスされ、図示しない内部回路の破壊が免れる。
【０００３】ところが、図１１に示すＥＳＤ保護回路
は、デジタル回路あるいはアナログ回路内でのみ機能す
る。デジタル電源及びアナログ電源を完全に分離する
と、デジタル電源とアナログ回路系の端子間、あるいは
アナログ電源とデジタル回路系の端子間にサージ電圧が
侵入した場合、電荷を逃がすパスがないため、サージ電
圧によって内部回路が破壊されてしまう。
は、デジタル回路あるいはアナログ回路内でのみ機能す
る。デジタル電源及びアナログ電源を完全に分離する
と、デジタル電源とアナログ回路系の端子間、あるいは
アナログ電源とデジタル回路系の端子間にサージ電圧が
侵入した場合、電荷を逃がすパスがないため、サージ電
圧によって内部回路が破壊されてしまう。
【０００４】これを防止するために、図１２に示すよう
に、図示しないアナログ電源のＶDD（ホット）及びデジ
タル系ＧＮＤ（接地）間にダイオードｄ１を、図示しな
いデジタル電源のＶDD及びアナログ系ＧＮＤ間にダイオ
ードｄ２を逆バイアスとなるように接続したＥＳＤ保護
回路を設ける。デジタル電源のＶDD及びアナログ電源の
ＧＮＤ間、あるいはアナログ電源のＶDD及びデジタル電
源のＧＮＤ間にサージ電圧が印加されると、ダイオード
ｄ１あるいはダイオードｄ２が導通して電荷をバイパス
して、回路を保護する。
に、図示しないアナログ電源のＶDD（ホット）及びデジ
タル系ＧＮＤ（接地）間にダイオードｄ１を、図示しな
いデジタル電源のＶDD及びアナログ系ＧＮＤ間にダイオ
ードｄ２を逆バイアスとなるように接続したＥＳＤ保護
回路を設ける。デジタル電源のＶDD及びアナログ電源の
ＧＮＤ間、あるいはアナログ電源のＶDD及びデジタル電
源のＧＮＤ間にサージ電圧が印加されると、ダイオード
ｄ１あるいはダイオードｄ２が導通して電荷をバイパス
して、回路を保護する。
【０００５】図１３は、図１２に示されるＥＳＤ保護回
路（ダイオードｄ１，ｄ２）を半導体基板上に形成した
例を示している。同図において、Ｐ型基板上に２つのデ
ィープＮウェル１２１、１２２が形成され、電気的に分
離された領域が形成される。例えば、一方のディープＮ
ウェル１２１はデジタル回路領域に、他方のディープＮ
ウェル１２２はアナログ領域に対応している。ディープ
Ｎウェル１２１内に、Ｎウェル１２３を形成し、Ｎウェ
ル１２３内にＰ型高濃度不純物領域１２４及びＮ型高濃
度不純物領域１２５を形成してダイオードｄ２を形成し
ている。同様に、ディープＮウェル１２２内に、Ｎウェ
ル１２６を形成し、Ｎウェル１２６内にＮ型高濃度不純
物領域１２７及びＰ型高濃度不純物領域１２８を形成し
てダイオードｄ１を形成している。
路（ダイオードｄ１，ｄ２）を半導体基板上に形成した
例を示している。同図において、Ｐ型基板上に２つのデ
ィープＮウェル１２１、１２２が形成され、電気的に分
離された領域が形成される。例えば、一方のディープＮ
ウェル１２１はデジタル回路領域に、他方のディープＮ
ウェル１２２はアナログ領域に対応している。ディープ
Ｎウェル１２１内に、Ｎウェル１２３を形成し、Ｎウェ
ル１２３内にＰ型高濃度不純物領域１２４及びＮ型高濃
度不純物領域１２５を形成してダイオードｄ２を形成し
ている。同様に、ディープＮウェル１２２内に、Ｎウェ
ル１２６を形成し、Ｎウェル１２６内にＮ型高濃度不純
物領域１２７及びＰ型高濃度不純物領域１２８を形成し
てダイオードｄ１を形成している。
【０００６】
【発明が解決しようとする課題】しかしながら、図１２
及び図１３に示すＥＳＤ保護回路では、ダイオードｄ１
及びｄ２は、両回路の電源によって逆バイアス状態にあ
る。逆バイアスによってダイオードｄ１及びｄ２は、空
乏層を介する電極構成となり、キャパシタとして作用す
る。そうすると、図１２のＥＳＤ保護回路を設けた構成
では、アナログ電源ＶDD及びデジタルＧＮＤ間にキャパ
シタを接続し、デジタル電源ＶDD及びアナログＧＮＤ間
にキャパシタを接続したものと等価になる。保護ダイオ
ードであるダイオードｄ１及びｄ２はいずれも大きい面
積を持つので、キャパシタ容量は大きい。
及び図１３に示すＥＳＤ保護回路では、ダイオードｄ１
及びｄ２は、両回路の電源によって逆バイアス状態にあ
る。逆バイアスによってダイオードｄ１及びｄ２は、空
乏層を介する電極構成となり、キャパシタとして作用す
る。そうすると、図１２のＥＳＤ保護回路を設けた構成
では、アナログ電源ＶDD及びデジタルＧＮＤ間にキャパ
シタを接続し、デジタル電源ＶDD及びアナログＧＮＤ間
にキャパシタを接続したものと等価になる。保護ダイオ
ードであるダイオードｄ１及びｄ２はいずれも大きい面
積を持つので、キャパシタ容量は大きい。
【０００７】この結果、デジタル回路系の電源と、アナ
ログ回路系の電源とを電気的に完全に分離しようとして
３重ウェル構造を採用したもにかかわらず、このＥＳＤ
保護回路を用いる限り、ダイオード容量によって交流的
には分離できない。このため、例えば、デジタル回路の
動作に伴うデジタル電源の電圧変動がダイオードキャパ
シタを介してアナログＧＮＤに印加され、アナログ回路
の電源電圧に変動をもたらす不具合がある。
ログ回路系の電源とを電気的に完全に分離しようとして
３重ウェル構造を採用したもにかかわらず、このＥＳＤ
保護回路を用いる限り、ダイオード容量によって交流的
には分離できない。このため、例えば、デジタル回路の
動作に伴うデジタル電源の電圧変動がダイオードキャパ
シタを介してアナログＧＮＤに印加され、アナログ回路
の電源電圧に変動をもたらす不具合がある。
【０００８】よって、本発明は、同一基板上に形成さ
れ、電源系統を異にする複数の回路を有する半導体装置
において、電源間の干渉の少ないＥＳＤ保護回路を提供
することを目的とする。
れ、電源系統を異にする複数の回路を有する半導体装置
において、電源間の干渉の少ないＥＳＤ保護回路を提供
することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
本発明の半導体装置は、互いに電気的に分離された少な
くとも第１及び第２のウェルが形成される半導体基板
と、上記第１のウェル内に形成されかつ第１の回路電源
に電源端子を介して接続される第１の電気回路と、上記
第２のウェル内に形成されかつ第２の回路電源に電源端
子を介して接続される第２の電気回路と、上記半導体基
板上に形成されかつ安定な基準電位を与える第３の回路
電源に接続される基板接地用ウェルと、上記第１の電源
の電源端子と上記基板接地ウェル間に逆バイアスされる
ように接続される第１の保護ダイオードと、上記第２の
電源の電源端子と上記基板接地ウェル間に逆バイアスさ
れるように接続される第２の保護ダイオードと、を備え
る。
本発明の半導体装置は、互いに電気的に分離された少な
くとも第１及び第２のウェルが形成される半導体基板
と、上記第１のウェル内に形成されかつ第１の回路電源
に電源端子を介して接続される第１の電気回路と、上記
第２のウェル内に形成されかつ第２の回路電源に電源端
子を介して接続される第２の電気回路と、上記半導体基
板上に形成されかつ安定な基準電位を与える第３の回路
電源に接続される基板接地用ウェルと、上記第１の電源
の電源端子と上記基板接地ウェル間に逆バイアスされる
ように接続される第１の保護ダイオードと、上記第２の
電源の電源端子と上記基板接地ウェル間に逆バイアスさ
れるように接続される第２の保護ダイオードと、を備え
る。
【００１０】
【作用】電気回路が形成される複数のウェル構造を有す
る半導体装置の基板表面に接地用領域を形成し、この接
地用領域を基板専用の安定な電源（電位）に接続し、該
接地用領域を所定電位に安定化する。別々のウェルに形
成される２つの電気回路を、この電気回路の電源と上記
接地用領域とを接続する保護ダイオードを介して接続
し、２つの電気回路間にＥＳＤ保護回路を形成する。
る半導体装置の基板表面に接地用領域を形成し、この接
地用領域を基板専用の安定な電源（電位）に接続し、該
接地用領域を所定電位に安定化する。別々のウェルに形
成される２つの電気回路を、この電気回路の電源と上記
接地用領域とを接続する保護ダイオードを介して接続
し、２つの電気回路間にＥＳＤ保護回路を形成する。
【００１１】この結果、例えば、一方の電気回路である
デジタル回路の動作によって生ずるデジタル回路の電源
電圧の変動分は、保護ダイオードのキャパシタを介して
接地用領域に至るが、基板専用の電源（接地）によって
変動が吸収される。これにより、他方の電気回路である
アナログ回路の電源がＥＳＤ保護回路のダイオード容量
を介してデジタル回路系の干渉を受け難い構造が得られ
る。
デジタル回路の動作によって生ずるデジタル回路の電源
電圧の変動分は、保護ダイオードのキャパシタを介して
接地用領域に至るが、基板専用の電源（接地）によって
変動が吸収される。これにより、他方の電気回路である
アナログ回路の電源がＥＳＤ保護回路のダイオード容量
を介してデジタル回路系の干渉を受け難い構造が得られ
る。
【００１２】
【実施例】以下、本発明の実施例について図１及び図２
を参照して説明する。この実施例では、図１に示すよう
に、半導体基板上に形成されるデジタル回路１にデジタ
ル電源ＶDD及びデジタルＧＮＤが接続され、アナログ回
路２にアナログ電源ＶDD及びアナログＧＮＤが接続され
る。更に、半導体基板に基板専用の接地領域４が基板と
同導電型のウェルによって形成される。基板専用の接地
領域は分離すべきデジタル回路あるいはアナログ回路の
接地領域とは独立した接地領域であって基板をバイアス
するための接地領域である。接地領域４は、好ましくは
アナログ回路２が形成されるウェルを一周するように形
成してアナログ回路２のシールドを兼ねるのが良い。こ
の接地領域４が基板専用の安定な基準電位ＧＮＤを与え
る図示しない接地電源に接続される。例えば、この接地
領域４において、ＥＳＤ保護ダイオードｄ１及びｄ２を
設ける。保護ダイオードｄ１は図示しないデジタル電源
のＶDDと基板専用接地ＧＮＤ間に、保護ダイオードｄ２
はアナログ電源のＶDDと基板専用接地ＧＮＤ間に接続さ
れる。このため、デジタル回路１の動作によってデジタ
ル回路の電源電圧が変動し、電圧のゆらぎが保護ダイオ
ードｄ１のキャパシタ成分を介して基板専用接地ＧＮＤ
に伝搬しても接地電源に電位変動が吸収される。この電
圧のゆらぎは保護ダイオードｄ２を介してアナログ系の
電源には伝搬しない。
を参照して説明する。この実施例では、図１に示すよう
に、半導体基板上に形成されるデジタル回路１にデジタ
ル電源ＶDD及びデジタルＧＮＤが接続され、アナログ回
路２にアナログ電源ＶDD及びアナログＧＮＤが接続され
る。更に、半導体基板に基板専用の接地領域４が基板と
同導電型のウェルによって形成される。基板専用の接地
領域は分離すべきデジタル回路あるいはアナログ回路の
接地領域とは独立した接地領域であって基板をバイアス
するための接地領域である。接地領域４は、好ましくは
アナログ回路２が形成されるウェルを一周するように形
成してアナログ回路２のシールドを兼ねるのが良い。こ
の接地領域４が基板専用の安定な基準電位ＧＮＤを与え
る図示しない接地電源に接続される。例えば、この接地
領域４において、ＥＳＤ保護ダイオードｄ１及びｄ２を
設ける。保護ダイオードｄ１は図示しないデジタル電源
のＶDDと基板専用接地ＧＮＤ間に、保護ダイオードｄ２
はアナログ電源のＶDDと基板専用接地ＧＮＤ間に接続さ
れる。このため、デジタル回路１の動作によってデジタ
ル回路の電源電圧が変動し、電圧のゆらぎが保護ダイオ
ードｄ１のキャパシタ成分を介して基板専用接地ＧＮＤ
に伝搬しても接地電源に電位変動が吸収される。この電
圧のゆらぎは保護ダイオードｄ２を介してアナログ系の
電源には伝搬しない。
【００１３】このように、従来例の如くアナログ回路系
とデジタル回路系が保護ダイオードのキャパシタによっ
て直接接続されるのではなく、例えば外部電源によって
基準電位ＧＮＤに強制的に維持される基板専用接地領域
４を介在して電位のゆらぎを吸収し、いわば間接的にア
ナログ回路系とデジタル回路系とを接続している。ま
た、アナログ回路系及びデジタル回路系相互間が半導体
基板の接地領域４によってシールドされるので、アナロ
グ回路とデジタル回路との干渉は非常に少ない。
とデジタル回路系が保護ダイオードのキャパシタによっ
て直接接続されるのではなく、例えば外部電源によって
基準電位ＧＮＤに強制的に維持される基板専用接地領域
４を介在して電位のゆらぎを吸収し、いわば間接的にア
ナログ回路系とデジタル回路系とを接続している。ま
た、アナログ回路系及びデジタル回路系相互間が半導体
基板の接地領域４によってシールドされるので、アナロ
グ回路とデジタル回路との干渉は非常に少ない。
【００１４】図２は、半導体装置におけるＥＳＤ保護回
路の構造を示しており、半導体基板３にはＮ型不純物が
深く拡散された２つのディープＮウェル５ａ及び５ｂが
形成される。ディープＮウェル５ａには、更にＰウェル
６ａ及びＮウェル７ａが形成され、ＣＭＯＳによるデジ
タル回路（図示せず）が形成される。Ｎウェル７ａは高
濃度不純物層Ｎ+ を介して図示しないデジタル電源ＶDD
が接続されている。ディープＮウェル５ｂには、更にＰ
ウェル６ｂ及びＮウェル７ｂが形成され、ＣＭＯＳによ
るアナログ回路（図示せず）が形成される。Ｎウェル７
ｂは高濃度不純物層+ を介してアナログ電源ＶDDが接続
されている。デジタル回路及びアナログ回路が形成され
る領域は夫々トリプルウェル構造となっており、この構
造によって両回路は電気的に分離されている。ここで、
トリプルウェルとは、ディジタル回路あるいは、アナロ
グ回路を形成するディープウェルと、ディープウェル内
に形成するツインウェルのことである。ディープウェル
内に形成するツインウェルは、特にツインウェルにしな
くともＣ−ＭＯＳを形成できるので、トリプルウェル構
造てなくとも、例えばディープウェルとシャローウェル
のツインウェルでもディジタルとアナログの完全分離は
可能である。但し、回路の動作スピードを考えると、ト
リプルウェルの方が好ましい。なお、ここでいうウェル
とは島のことであり、各ウェルを、あるいはいずれかの
ウェルをエピタキシャル成長によって形成することがで
きる。
路の構造を示しており、半導体基板３にはＮ型不純物が
深く拡散された２つのディープＮウェル５ａ及び５ｂが
形成される。ディープＮウェル５ａには、更にＰウェル
６ａ及びＮウェル７ａが形成され、ＣＭＯＳによるデジ
タル回路（図示せず）が形成される。Ｎウェル７ａは高
濃度不純物層Ｎ+ を介して図示しないデジタル電源ＶDD
が接続されている。ディープＮウェル５ｂには、更にＰ
ウェル６ｂ及びＮウェル７ｂが形成され、ＣＭＯＳによ
るアナログ回路（図示せず）が形成される。Ｎウェル７
ｂは高濃度不純物層+ を介してアナログ電源ＶDDが接続
されている。デジタル回路及びアナログ回路が形成され
る領域は夫々トリプルウェル構造となっており、この構
造によって両回路は電気的に分離されている。ここで、
トリプルウェルとは、ディジタル回路あるいは、アナロ
グ回路を形成するディープウェルと、ディープウェル内
に形成するツインウェルのことである。ディープウェル
内に形成するツインウェルは、特にツインウェルにしな
くともＣ−ＭＯＳを形成できるので、トリプルウェル構
造てなくとも、例えばディープウェルとシャローウェル
のツインウェルでもディジタルとアナログの完全分離は
可能である。但し、回路の動作スピードを考えると、ト
リプルウェルの方が好ましい。なお、ここでいうウェル
とは島のことであり、各ウェルを、あるいはいずれかの
ウェルをエピタキシャル成長によって形成することがで
きる。
【００１５】デジタル回路領域及びアナログ回路領域に
挟まれるＰ型基板３の表面に形成されたＰ−ウェル４内
に２つのＮ型高濃度不純物領域Ｎ+ 、１つのＰ型高濃度
不純物領域Ｐ+ が形成される。２つの不純物領域Ｎ+ の
内の一方はデジタル電源のＶDDに接続され、他方はアナ
ログ電源のＶDDに接続される。不純物領域Ｐ+ は基板専
用接地端子ＧＮＤを介して図示しない接地電源に接続さ
れ、Ｐウェル４は上述した接地領域４となる。２つの不
純物領域Ｎ+ によってＰウェル４内にダイオードｄ１及
びｄ２が形成される。Ｐウェル４は、好ましくはディー
プＮウェル５ｂを一周するように形成し、アナログ回路
をシールドする。また、接地領域のＰウェル４とＰ型基
板３とのオーミックコンタクトにより、デジタル回路系
及びアナログ回路系の周囲がＰ型基板３によってもシー
ルドされる。
挟まれるＰ型基板３の表面に形成されたＰ−ウェル４内
に２つのＮ型高濃度不純物領域Ｎ+ 、１つのＰ型高濃度
不純物領域Ｐ+ が形成される。２つの不純物領域Ｎ+ の
内の一方はデジタル電源のＶDDに接続され、他方はアナ
ログ電源のＶDDに接続される。不純物領域Ｐ+ は基板専
用接地端子ＧＮＤを介して図示しない接地電源に接続さ
れ、Ｐウェル４は上述した接地領域４となる。２つの不
純物領域Ｎ+ によってＰウェル４内にダイオードｄ１及
びｄ２が形成される。Ｐウェル４は、好ましくはディー
プＮウェル５ｂを一周するように形成し、アナログ回路
をシールドする。また、接地領域のＰウェル４とＰ型基
板３とのオーミックコンタクトにより、デジタル回路系
及びアナログ回路系の周囲がＰ型基板３によってもシー
ルドされる。
【００１６】このように、デジタル回路系及びアナログ
回路系の各領域の中間に設けられた接地領域に構成され
たＥＳＤ保護回路は、例えば、ダイオードｄ１及びｄ２
の順方向導通電圧ＶF を０．７ボルト、逆方向ブレーク
ダウン電圧を１５ボルトとし、デジタルＶDD端子に正電
圧、アナログＶDD端子に負のサージ電圧を与えると、ダ
イオードｄ１は逆バイアスとなるので、ダイオードｄ１
の両端は１５ボルトにクランプされる。ダイオードｄ２
は順バイアスとなるので、０．７ボルトにクランプされ
る。この結果、デジタルＶDD端子に正、アナログＶDD端
子に負のサージ電圧が入ると、ダイオードｄ１及びｄ２
によってデジタルＶDD端子からアナログＶDD端子に電荷
が通り抜けるバイパスができる。デジタルＶDD端子とア
ナログＶDD端子間は、１５．７ボルトにクランプされ、
これ以上にならないので、ＥＳＤ保護の効果がある。
回路系の各領域の中間に設けられた接地領域に構成され
たＥＳＤ保護回路は、例えば、ダイオードｄ１及びｄ２
の順方向導通電圧ＶF を０．７ボルト、逆方向ブレーク
ダウン電圧を１５ボルトとし、デジタルＶDD端子に正電
圧、アナログＶDD端子に負のサージ電圧を与えると、ダ
イオードｄ１は逆バイアスとなるので、ダイオードｄ１
の両端は１５ボルトにクランプされる。ダイオードｄ２
は順バイアスとなるので、０．７ボルトにクランプされ
る。この結果、デジタルＶDD端子に正、アナログＶDD端
子に負のサージ電圧が入ると、ダイオードｄ１及びｄ２
によってデジタルＶDD端子からアナログＶDD端子に電荷
が通り抜けるバイパスができる。デジタルＶDD端子とア
ナログＶDD端子間は、１５．７ボルトにクランプされ、
これ以上にならないので、ＥＳＤ保護の効果がある。
【００１７】図３は、図１及び図２に示したＰ型基板、
ディープＮウェル構造のものを、Ｎ型基板、ディープＰ
ウェル構造によって構成した例を示している。図３にお
いて図２と対応する部分には同一符号を付し、かかる部
分の説明は省略する。不純物領域の導電型を逆にしたも
のでも、勿論、図１及び図２に示した構成と同様の効果
がある。
ディープＮウェル構造のものを、Ｎ型基板、ディープＰ
ウェル構造によって構成した例を示している。図３にお
いて図２と対応する部分には同一符号を付し、かかる部
分の説明は省略する。不純物領域の導電型を逆にしたも
のでも、勿論、図１及び図２に示した構成と同様の効果
がある。
【００１８】図４は、本発明の第２の実施例を示してい
る。同図において図１に示される部分と対応する部分は
同一符号を付し、かかる部分の説明は省略する。図４に
示される構成では、図１に示されるダイオードｄ１及び
ｄ２の代わりに、ダイオード接続のＮ−ＭＯＳトランジ
スタＭ１及びＭ２を設けている。ＭＯＳ構造を採用した
ことに伴って、寄生ダイオードｄ３及びｄ４、寄生ラテ
ラルＮＰＮトランジスタＴr1及びＴr2が付加される構造
となっている。
る。同図において図１に示される部分と対応する部分は
同一符号を付し、かかる部分の説明は省略する。図４に
示される構成では、図１に示されるダイオードｄ１及び
ｄ２の代わりに、ダイオード接続のＮ−ＭＯＳトランジ
スタＭ１及びＭ２を設けている。ＭＯＳ構造を採用した
ことに伴って、寄生ダイオードｄ３及びｄ４、寄生ラテ
ラルＮＰＮトランジスタＴr1及びＴr2が付加される構造
となっている。
【００１９】図５は、図４に示される第２の実施例にお
ける半導体装置の基板専用の接地領域４の構造を示して
おり、図２と対応する部分には同一符号を付し、かかる
部分の説明は省略する。この構成においても、デジタル
ＶDD端子に正、アナログＶDD端子に負のサージが入る
と、Ｎ−ＭＯＳトランジスタＭ１及びＭ２、ダイオード
ｄ３及びｄ４、ＮＰＮトランジスタＴr1及びＴr2によっ
て、デジタルＶDD端子からアナログＶDD端子に電荷が通
り抜けるバイパスができる。デジタルＶDD端子とアナロ
グＶDD端子間は、所定電圧にクランプされるので、ＥＳ
Ｄ保護効果がある。また、一定電位ＧＮＤの接地領域４
がバイパスルートに介在することにより、アナログ回路
系とデジタル回路系がダイオードｄ３及びｄ４等のキャ
パシタによって直接接続されない構造であるので、デジ
タル回路系とアナログ回路系相互の干渉が少ない。ま
た、前述したように接地領域４がアナログ回路領域を一
周する構造にするとシールドがより効果的である。
ける半導体装置の基板専用の接地領域４の構造を示して
おり、図２と対応する部分には同一符号を付し、かかる
部分の説明は省略する。この構成においても、デジタル
ＶDD端子に正、アナログＶDD端子に負のサージが入る
と、Ｎ−ＭＯＳトランジスタＭ１及びＭ２、ダイオード
ｄ３及びｄ４、ＮＰＮトランジスタＴr1及びＴr2によっ
て、デジタルＶDD端子からアナログＶDD端子に電荷が通
り抜けるバイパスができる。デジタルＶDD端子とアナロ
グＶDD端子間は、所定電圧にクランプされるので、ＥＳ
Ｄ保護効果がある。また、一定電位ＧＮＤの接地領域４
がバイパスルートに介在することにより、アナログ回路
系とデジタル回路系がダイオードｄ３及びｄ４等のキャ
パシタによって直接接続されない構造であるので、デジ
タル回路系とアナログ回路系相互の干渉が少ない。ま
た、前述したように接地領域４がアナログ回路領域を一
周する構造にするとシールドがより効果的である。
【００２０】図６は、本発明の第３の実施例を示してい
る。また、図７は、第３の実施例における半導体装置の
基板専用の接地領域４に形成されたＥＳＤ保護回路の構
造を示している。図７において図５に示す部分と対応す
る部分には同一符号を付し、かかる部分の説明は省略す
る。
る。また、図７は、第３の実施例における半導体装置の
基板専用の接地領域４に形成されたＥＳＤ保護回路の構
造を示している。図７において図５に示す部分と対応す
る部分には同一符号を付し、かかる部分の説明は省略す
る。
【００２１】図６及び図７に示されるこの実施例では、
デジタル系の接地端子ＧＮＤにＰウェル６ａが接続さ
れ、デジタル系のＶDD端子にＮウェル７ａが接続され
る。アナログ系の接地端子ＧＮＤにＰウェル６ｂが接続
され、アナログ系のＶDD端子にＮウェル７ｂが接続され
る。そして、デジタルＶDD端子及びアナログＶDD端子間
に印加されるサージ電圧をバイパスするダイオードｄ３
及びｄ４に加えて、ダイオード接続のＮ−ＭＯＳトラン
ジスタＭ１及びＭ２を設けている。ＭＯＳトランジスタ
Ｍ１はアナログＶDD端子及びデジタルＧＮＤ端子間に接
続される。ＭＯＳトランジスタＭ２はアナログＶDD端子
及びデジタルＧＮＤ端子間に接続される。
デジタル系の接地端子ＧＮＤにＰウェル６ａが接続さ
れ、デジタル系のＶDD端子にＮウェル７ａが接続され
る。アナログ系の接地端子ＧＮＤにＰウェル６ｂが接続
され、アナログ系のＶDD端子にＮウェル７ｂが接続され
る。そして、デジタルＶDD端子及びアナログＶDD端子間
に印加されるサージ電圧をバイパスするダイオードｄ３
及びｄ４に加えて、ダイオード接続のＮ−ＭＯＳトラン
ジスタＭ１及びＭ２を設けている。ＭＯＳトランジスタ
Ｍ１はアナログＶDD端子及びデジタルＧＮＤ端子間に接
続される。ＭＯＳトランジスタＭ２はアナログＶDD端子
及びデジタルＧＮＤ端子間に接続される。
【００２２】この構成では、ダイオードｄ３及びｄ４に
よるデジタルＶDD端子及びアナログＶDD端子間のＥＳＤ
保護パスと、デジタルＶDD端子及びアナログＧＮＤ間に
サージ電圧が入ってきたとき、基板の接地領域内に設け
たＮ−ＭＯＳトランジスタＭ２によってデジタルＶDD端
子とアナログ系のＧＮＤ端子間にバイパスが形成され
る。また、アナログＶDD端子及びデジタルＧＮＤ間にサ
ージ電圧が入ってきたとき、基板の接地領域内に設けた
Ｎ−ＭＯＳトランジスタＭ１によってアナログＶDD端子
とデジタル系のＧＮＤ端子間にバイパスが形成される。
よるデジタルＶDD端子及びアナログＶDD端子間のＥＳＤ
保護パスと、デジタルＶDD端子及びアナログＧＮＤ間に
サージ電圧が入ってきたとき、基板の接地領域内に設け
たＮ−ＭＯＳトランジスタＭ２によってデジタルＶDD端
子とアナログ系のＧＮＤ端子間にバイパスが形成され
る。また、アナログＶDD端子及びデジタルＧＮＤ間にサ
ージ電圧が入ってきたとき、基板の接地領域内に設けた
Ｎ−ＭＯＳトランジスタＭ１によってアナログＶDD端子
とデジタル系のＧＮＤ端子間にバイパスが形成される。
【００２３】図８は、本発明の第４の実施例を示してい
る。また、図９は、第４の実施例における半導体装置の
基板専用の接地領域に形成されたＥＳＤ保護回路の構造
を示している。この構成例では、図７に示す２つのＮ−
ＭＯＳトランジスタＭ１及びＭ２の各ゲートを取り除
き、ＭＯＳトランジスタを使用しない構造となってい
る。このようにしても、図８に示される寄生のラテラル
ＮＰＮトランジスタＴr1及びＴr2により、デジタルＶDD
端子及びアナログＧＮＤ端子間に、あるいは、アナログ
ＶDD端子及びデジタルＧＮＤ端子間にサージ電圧に対す
るバイパスができる。このため、この構造でも、ＥＳＤ
に対する保護効果があり、デジタル回路系とアナログ回
路系との間に干渉の少ない構造が得られる。
る。また、図９は、第４の実施例における半導体装置の
基板専用の接地領域に形成されたＥＳＤ保護回路の構造
を示している。この構成例では、図７に示す２つのＮ−
ＭＯＳトランジスタＭ１及びＭ２の各ゲートを取り除
き、ＭＯＳトランジスタを使用しない構造となってい
る。このようにしても、図８に示される寄生のラテラル
ＮＰＮトランジスタＴr1及びＴr2により、デジタルＶDD
端子及びアナログＧＮＤ端子間に、あるいは、アナログ
ＶDD端子及びデジタルＧＮＤ端子間にサージ電圧に対す
るバイパスができる。このため、この構造でも、ＥＳＤ
に対する保護効果があり、デジタル回路系とアナログ回
路系との間に干渉の少ない構造が得られる。
【００２４】図１０は、本発明の第５の実施例を示して
いる。同図において、図７と対応する部分には同一符号
を付し、かかる部分の説明は省略する。この実施例で
は、保護素子であるダイオード接続されたＭＯＳトラン
ジスタＭ１及びＭ２を接地領域４ではなく、回路領域側
に形成している。この構成であっても上述した各実施例
と同様の効果が得られる。
いる。同図において、図７と対応する部分には同一符号
を付し、かかる部分の説明は省略する。この実施例で
は、保護素子であるダイオード接続されたＭＯＳトラン
ジスタＭ１及びＭ２を接地領域４ではなく、回路領域側
に形成している。この構成であっても上述した各実施例
と同様の効果が得られる。
【００２５】なお、デジタル系のＶDD及びＧＮＤを与え
る電源、アナログ系のＶDD及びＧＮＤを与える電源、接
地領域に基準電位を与える電源は、半導体装置の外部に
外部電源として構成されても良く、また、同一半導体基
板上に形成されても良い。
る電源、アナログ系のＶDD及びＧＮＤを与える電源、接
地領域に基準電位を与える電源は、半導体装置の外部に
外部電源として構成されても良く、また、同一半導体基
板上に形成されても良い。
【００２６】
【発明の効果】以上説明したように本発明の半導体装置
においては、電源系統を異にする２つの電気回路間に接
続されるダイオード等の一方向性素子によってＥＳＤ保
護を行うに際し、一方向性素子が基準電位に維持されて
いる接地領域を経由してサージ電圧に対するバイパスを
形成するようにしているので、一方の回路電源の電圧の
ゆらぎが一方向性素子のキャパシタによって伝搬しても
接地領域で吸収され、他方の回路電源の電圧に変動を与
える干渉が減少する。また、電気回路が形成される領域
の周囲を接地領域が囲むようにするとによって、この電
気回路が他の電気回路からシールドされノイズの影響が
更に減少する。
においては、電源系統を異にする２つの電気回路間に接
続されるダイオード等の一方向性素子によってＥＳＤ保
護を行うに際し、一方向性素子が基準電位に維持されて
いる接地領域を経由してサージ電圧に対するバイパスを
形成するようにしているので、一方の回路電源の電圧の
ゆらぎが一方向性素子のキャパシタによって伝搬しても
接地領域で吸収され、他方の回路電源の電圧に変動を与
える干渉が減少する。また、電気回路が形成される領域
の周囲を接地領域が囲むようにするとによって、この電
気回路が他の電気回路からシールドされノイズの影響が
更に減少する。
【図１】本発明の第１の実施例を示すブロック回路図で
ある。
ある。
【図２】第１の実施例の半導体装置の構造を示す断面図
である。
である。
【図３】第１の実施例の半導体装置を逆極性の不純物層
によって形成した例を示す断面図である。
によって形成した例を示す断面図である。
【図４】本発明の第２の実施例を示すブロック回路図で
ある。
ある。
【図５】第２の実施例の半導体装置の構造を示す断面図
である。
である。
【図６】本発明の第３の実施例を示すブロック回路図で
ある。
ある。
【図７】第３の実施例の半導体装置の構造を示す断面図
である。
である。
【図８】本発明の第４の実施例を示すブロック回路図で
ある。
ある。
【図９】第４の実施例の半導体装置の構造を示す断面図
である。
である。
【図１０】第５の実施例の半導体装置の構造を示す断面
図である。
図である。
【図１１】従来のＥＳＤ保護回路の例を示す回路図であ
る。
る。
【図１２】従来のＥＳＤ保護回路を備える半導体装置の
例を示すブロック回路図である。
例を示すブロック回路図である。
【図１３】従来の半導体装置の構造を示す断面図であ
る。
る。
１ デジタル回路 ２ アナログ回路 ３ 半導体基板 ４ 接地領域 ｄ１，ｄ２，ｄ３，ｄ４ ダイオード Ｍ１，Ｍ２ ＭＯＳトランジスタ Ｔｒ１，Ｔｒ２ トランジスタ
Claims (4)
- 【請求項１】互いに電気的に分離された少なくとも第１
及び第２のウェルが形成される半導体基板と、 前記第１のウェル内に形成されかつ第１の回路電源に電
源端子を介して接続される第１の電気回路と、 前記第２のウェル内に形成されかつ第２の回路電源に電
源端子を介して接続される第２の電気回路と、 前記半導体基板上に形成されかつ安定な基準電位を与え
る第３の回路電源に接続される基板接地用ウェルと、 前記第１の電源の電源端子と前記基板接地ウェル間に逆
バイアスされるように接続される第１の保護ダイオード
と、 前記第２の電源の電源端子と前記基板接地ウェル間に逆
バイアスされるように接続される第２の保護ダイオード
と、 を備える半導体装置。 - 【請求項２】前記第１及び第２のウェルは、前記半導体
基板に深く形成されたディープウェル内に形成されたＰ
ウェル及びＮウェルを含むトリプルウェル構造によって
電気的に分離されることを特徴とする請求項１記載の半
導体装置。 - 【請求項３】前記保護ダイオードは、ダイオード、ダイ
オード接続されたバイポーラトランジスタ及びダイオー
ド接続されたＭＯＳトランジスタのいずれか若しくはこ
れ等の組合せであることを特徴とする請求項１記載の半
導体装置。 - 【請求項４】前記第１及び第２のウェル、ディープウェ
ル、あるいは基板接地用ウェルのうち少なくとも１つが
エピタキシャル成長により形成されることを特徴とする
請求項１〜３記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19735093A JP3210147B2 (ja) | 1993-08-09 | 1993-08-09 | 半導体装置 |
| US08/288,188 US5796147A (en) | 1993-08-09 | 1994-08-09 | Semiconductor device having a plurality of circuits driven by different power sources and formed on the same substrate |
| KR1019940019584A KR0139701B1 (ko) | 1993-08-09 | 1994-08-09 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19735093A JP3210147B2 (ja) | 1993-08-09 | 1993-08-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0758289A true JPH0758289A (ja) | 1995-03-03 |
| JP3210147B2 JP3210147B2 (ja) | 2001-09-17 |
Family
ID=16373026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19735093A Expired - Lifetime JP3210147B2 (ja) | 1993-08-09 | 1993-08-09 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5796147A (ja) |
| JP (1) | JP3210147B2 (ja) |
| KR (1) | KR0139701B1 (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100308086B1 (ko) * | 1999-11-01 | 2001-11-02 | 박종섭 | 반도체 소자의 제조방법 |
| KR100305099B1 (ko) * | 1996-11-29 | 2002-03-08 | 가네꼬 히사시 | 정전방전(esd)보호회로를갖는단일칩시스템 |
| US6388498B1 (en) | 1999-09-21 | 2002-05-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of reducing noise |
| JP2007005806A (ja) * | 2005-06-23 | 2007-01-11 | Samsung Electronics Co Ltd | 半導体集積回路素子及びその製造方法 |
| US7190009B2 (en) | 2004-10-13 | 2007-03-13 | Nec Electronics Corporation | Semiconductor device |
| US7211870B2 (en) | 2004-10-14 | 2007-05-01 | Nec Electronics Corporation | Semiconductor device |
| US7256462B2 (en) | 2004-09-22 | 2007-08-14 | Nec Electronics Corporation | Semiconductor device |
| JP2008160152A (ja) * | 2008-02-18 | 2008-07-10 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2009123919A (ja) * | 2007-11-15 | 2009-06-04 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JP2010157732A (ja) * | 2008-12-31 | 2010-07-15 | Hynix Semiconductor Inc | 集積回路 |
| JP2011089980A (ja) * | 2009-09-09 | 2011-05-06 | Taiwan Semiconductor Manufacturing Co Ltd | 微小電気機械システム、システム、及びその動作方法 |
| JP2011166153A (ja) * | 2010-02-12 | 2011-08-25 | Samsung Electronics Co Ltd | ガードリング構造を有する半導体デバイス、ディスプレイドライバ回路、及びディスプレイ装置 |
| US8704531B2 (en) | 2008-03-28 | 2014-04-22 | Nec Corporation | Loop element and noise analyzer |
| JPWO2015083653A1 (ja) * | 2013-12-06 | 2017-03-16 | シャープ株式会社 | 音声無線伝送システム、スピーカ機器、及びソース機器 |
| JP2019195012A (ja) * | 2018-05-01 | 2019-11-07 | 日本精工株式会社 | ラッチアップ防止回路 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6137143A (en) * | 1998-06-30 | 2000-10-24 | Intel Corporation | Diode and transistor design for high speed I/O |
| US6707115B2 (en) * | 2001-04-16 | 2004-03-16 | Airip Corporation | Transistor with minimal hot electron injection |
| US7039102B2 (en) * | 2002-01-24 | 2006-05-02 | Broadcom Corporation | Highly integrated asymmetric digital subscriber line (ADSL) circuit |
| JP3713013B2 (ja) * | 2002-12-06 | 2005-11-02 | 松下電器産業株式会社 | 半導体集積回路装置の製造方法 |
| JP4312451B2 (ja) * | 2002-12-24 | 2009-08-12 | Ｎｅｃエレクトロニクス株式会社 | 静電気保護素子及び半導体装置 |
| US6891207B2 (en) * | 2003-01-09 | 2005-05-10 | International Business Machines Corporation | Electrostatic discharge protection networks for triple well semiconductor devices |
| FR2853487A1 (fr) * | 2003-04-01 | 2004-10-08 | St Microelectronics Sa | Composant electronique permettant le decodage de signaux de television numerique par satellite |
| FR2853486B1 (fr) * | 2003-04-03 | 2005-08-05 | St Microelectronics Sa | Composant electronique permettant le decodage de signaux de television numerique ou par cable |
| FR2853796B1 (fr) * | 2003-04-11 | 2005-07-01 | St Microelectronics Sa | Composant electronique permettant le decodage de signaux de television numerique terrestre ou par cable. |
| US7112853B2 (en) * | 2003-12-17 | 2006-09-26 | Broadcom Corporation | System for ESD protection with extra headroom in relatively low supply voltage integrated circuits |
| DE102004007655B8 (de) * | 2004-02-17 | 2013-10-10 | Infineon Technologies Ag | Halbleiterschaltungen mit ESD-Schutzvorrichtung mit einer mit einem Substrat- oder Guard-Ring-Kontakt kontaktierten ESD-Schutzschaltung |
| US20050179088A1 (en) * | 2004-02-17 | 2005-08-18 | Infineon Technologies Ag | ESD protective apparatus for a semiconductor circuit having an ESD protective circuit which makes contact with a substrate or guard ring contact |
| JP4280672B2 (ja) * | 2004-05-07 | 2009-06-17 | 富士通株式会社 | 半導体集積回路 |
| DE102005028919B4 (de) * | 2005-06-22 | 2010-07-01 | Infineon Technologies Ag | Verfahren zum Herstellen eines elektronischen Bauelementes und elektronisches Bauelement |
| JP4890838B2 (ja) * | 2005-11-17 | 2012-03-07 | ルネサスエレクトロニクス株式会社 | 半導体集積回路のレイアウト設計方法、及びレイアウト設計ツール |
| JP4993941B2 (ja) * | 2006-04-27 | 2012-08-08 | パナソニック株式会社 | 半導体集積回路及びこれを備えたシステムｌｓｉ |
| CN102569356A (zh) * | 2010-12-29 | 2012-07-11 | 三星电子株式会社 | 具有保护环的半导体装置、显示驱动器电路和显示设备 |
| TWI427783B (zh) * | 2011-10-28 | 2014-02-21 | Ti Shiue Biotech Inc | 應用於分子檢測與鑑別的多接面結構之光二極體及其製造方法 |
| US9553508B1 (en) * | 2015-08-28 | 2017-01-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Protection circuit |
| CN108807155B (zh) * | 2017-04-28 | 2020-10-30 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置及其制造方法 |
| US10930650B2 (en) * | 2018-06-28 | 2021-02-23 | Stmicroelectronics International N.V. | Latch-up immunization techniques for integrated circuits |
| US10510742B1 (en) * | 2018-08-14 | 2019-12-17 | Taiwan Semiconductor Manufacturing Company Ltd. | Integrated circuit structure |
-
1993
- 1993-08-09 JP JP19735093A patent/JP3210147B2/ja not_active Expired - Lifetime
-
1994
- 1994-08-09 US US08/288,188 patent/US5796147A/en not_active Expired - Fee Related
- 1994-08-09 KR KR1019940019584A patent/KR0139701B1/ko not_active IP Right Cessation
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100305099B1 (ko) * | 1996-11-29 | 2002-03-08 | 가네꼬 히사시 | 정전방전(esd)보호회로를갖는단일칩시스템 |
| US6388498B1 (en) | 1999-09-21 | 2002-05-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of reducing noise |
| KR100308086B1 (ko) * | 1999-11-01 | 2001-11-02 | 박종섭 | 반도체 소자의 제조방법 |
| US7256462B2 (en) | 2004-09-22 | 2007-08-14 | Nec Electronics Corporation | Semiconductor device |
| US7190009B2 (en) | 2004-10-13 | 2007-03-13 | Nec Electronics Corporation | Semiconductor device |
| US7211870B2 (en) | 2004-10-14 | 2007-05-01 | Nec Electronics Corporation | Semiconductor device |
| JP2007005806A (ja) * | 2005-06-23 | 2007-01-11 | Samsung Electronics Co Ltd | 半導体集積回路素子及びその製造方法 |
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| JP2008160152A (ja) * | 2008-02-18 | 2008-07-10 | Renesas Technology Corp | 半導体集積回路装置 |
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