JPH0758289A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0758289A JPH0758289A JP5197350A JP19735093A JPH0758289A JP H0758289 A JPH0758289 A JP H0758289A JP 5197350 A JP5197350 A JP 5197350A JP 19735093 A JP19735093 A JP 19735093A JP H0758289 A JPH0758289 A JP H0758289A
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- power supply
- circuit
- well
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 239000003990 capacitor Substances 0.000 abstract description 12
- 230000001681 protective effect Effects 0.000 abstract description 5
- 230000000644 propagated effect Effects 0.000 abstract description 2
- 239000012535 impurity Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 同一基板上に形成され、電源系統を異にする
複数の回路を有する半導体装置において、電源間の干渉
の少ないESD保護回路を提供する。 【構成】 互いに電気的に分離された少なくとも第1及
び第2のウェルが形成される半導体基板と、上記第1の
ウェル内に形成されかつ第1の回路電源に電源端子を介
して接続される第1の電気回路と、上記第2のウェル内
に形成されかつ第2の回路電源に電源端子を介して接続
される第2の電気回路と、上記半導体基板上に形成され
かつ安定な基準電位を与える第3の回路電源に接続され
る基板接地用ウェルと、上記第1の電源の電源端子と上
記基板接地ウェル間に逆バイアスされるように接続され
る第1の保護ダイオードと、上記第2の電源の電源端子
と上記基板接地ウェル間に逆バイアスされるように接続
される第2の保護ダイオードと、を備える。 【効果】 他方の電気回路であるアナログ回路の電源が
ESD保護回路のダイオード容量を介してデジタル回路
系の干渉を受け難い構造が得られる。
複数の回路を有する半導体装置において、電源間の干渉
の少ないESD保護回路を提供する。 【構成】 互いに電気的に分離された少なくとも第1及
び第2のウェルが形成される半導体基板と、上記第1の
ウェル内に形成されかつ第1の回路電源に電源端子を介
して接続される第1の電気回路と、上記第2のウェル内
に形成されかつ第2の回路電源に電源端子を介して接続
される第2の電気回路と、上記半導体基板上に形成され
かつ安定な基準電位を与える第3の回路電源に接続され
る基板接地用ウェルと、上記第1の電源の電源端子と上
記基板接地ウェル間に逆バイアスされるように接続され
る第1の保護ダイオードと、上記第2の電源の電源端子
と上記基板接地ウェル間に逆バイアスされるように接続
される第2の保護ダイオードと、を備える。 【効果】 他方の電気回路であるアナログ回路の電源が
ESD保護回路のダイオード容量を介してデジタル回路
系の干渉を受け難い構造が得られる。
Description
【0001】
【産業上の利用分野】本発明は、回路素子が形成される
複数のウェルを持つ半導体装置に関し、特に、ウェルに
形成される電気回路の静電気放電(Eiectric Static Di
scharge(ESD))保護回路を備える半導体装置の改良に
関する。
複数のウェルを持つ半導体装置に関し、特に、ウェルに
形成される電気回路の静電気放電(Eiectric Static Di
scharge(ESD))保護回路を備える半導体装置の改良に
関する。
【0002】
【従来の技術】半導体装置では、回路別に複数の電源を
持つものがある。例えば、デジタル回路及びアナログ回
路を同一半導体基板に混載するデジタルアナログ混載L
SIでは、デジタル回路及びアナログ回路相互間の電気
的な干渉を防ぐために、半導体基板を3重ウェル構造、
すなわち、半導体基板にディープウェルを形成し、この
ディープウェル内にPウェル及びNウェルを形成する構
造としてデジタル回路領域及びアナログ回路領域を電気
的に分離し、別個の電源、すなわち、デジタル回路電
源、アナログ回路電源で各回路を駆動する。デジタル回
路及びアナログ回路各々の入出力端子には、ESD保護
として、夫々図11(a)及び同図(b)に示すよう
な、ダイオードを用いた回路によってサージを吸収する
ESD保護回路が設けられる。これにより、デジタル電
源(VDD,GND) とデジタル系の信号端子間、あるい
はアナログ電源(VDD,GND)とアナログ系の信号端
子間にサージ電圧が混入しても、図11(a)及び
(b)に示す保護回路によって電荷が端子と電源間をバ
イパスされ、図示しない内部回路の破壊が免れる。
持つものがある。例えば、デジタル回路及びアナログ回
路を同一半導体基板に混載するデジタルアナログ混載L
SIでは、デジタル回路及びアナログ回路相互間の電気
的な干渉を防ぐために、半導体基板を3重ウェル構造、
すなわち、半導体基板にディープウェルを形成し、この
ディープウェル内にPウェル及びNウェルを形成する構
造としてデジタル回路領域及びアナログ回路領域を電気
的に分離し、別個の電源、すなわち、デジタル回路電
源、アナログ回路電源で各回路を駆動する。デジタル回
路及びアナログ回路各々の入出力端子には、ESD保護
として、夫々図11(a)及び同図(b)に示すよう
な、ダイオードを用いた回路によってサージを吸収する
ESD保護回路が設けられる。これにより、デジタル電
源(VDD,GND) とデジタル系の信号端子間、あるい
はアナログ電源(VDD,GND)とアナログ系の信号端
子間にサージ電圧が混入しても、図11(a)及び
(b)に示す保護回路によって電荷が端子と電源間をバ
イパスされ、図示しない内部回路の破壊が免れる。
【0003】ところが、図11に示すESD保護回路
は、デジタル回路あるいはアナログ回路内でのみ機能す
る。デジタル電源及びアナログ電源を完全に分離する
と、デジタル電源とアナログ回路系の端子間、あるいは
アナログ電源とデジタル回路系の端子間にサージ電圧が
侵入した場合、電荷を逃がすパスがないため、サージ電
圧によって内部回路が破壊されてしまう。
は、デジタル回路あるいはアナログ回路内でのみ機能す
る。デジタル電源及びアナログ電源を完全に分離する
と、デジタル電源とアナログ回路系の端子間、あるいは
アナログ電源とデジタル回路系の端子間にサージ電圧が
侵入した場合、電荷を逃がすパスがないため、サージ電
圧によって内部回路が破壊されてしまう。
【0004】これを防止するために、図12に示すよう
に、図示しないアナログ電源のVDD(ホット)及びデジ
タル系GND(接地)間にダイオードd1を、図示しな
いデジタル電源のVDD及びアナログ系GND間にダイオ
ードd2を逆バイアスとなるように接続したESD保護
回路を設ける。デジタル電源のVDD及びアナログ電源の
GND間、あるいはアナログ電源のVDD及びデジタル電
源のGND間にサージ電圧が印加されると、ダイオード
d1あるいはダイオードd2が導通して電荷をバイパス
して、回路を保護する。
に、図示しないアナログ電源のVDD(ホット)及びデジ
タル系GND(接地)間にダイオードd1を、図示しな
いデジタル電源のVDD及びアナログ系GND間にダイオ
ードd2を逆バイアスとなるように接続したESD保護
回路を設ける。デジタル電源のVDD及びアナログ電源の
GND間、あるいはアナログ電源のVDD及びデジタル電
源のGND間にサージ電圧が印加されると、ダイオード
d1あるいはダイオードd2が導通して電荷をバイパス
して、回路を保護する。
【0005】図13は、図12に示されるESD保護回
路(ダイオードd1,d2)を半導体基板上に形成した
例を示している。同図において、P型基板上に2つのデ
ィープNウェル121、122が形成され、電気的に分
離された領域が形成される。例えば、一方のディープN
ウェル121はデジタル回路領域に、他方のディープN
ウェル122はアナログ領域に対応している。ディープ
Nウェル121内に、Nウェル123を形成し、Nウェ
ル123内にP型高濃度不純物領域124及びN型高濃
度不純物領域125を形成してダイオードd2を形成し
ている。同様に、ディープNウェル122内に、Nウェ
ル126を形成し、Nウェル126内にN型高濃度不純
物領域127及びP型高濃度不純物領域128を形成し
てダイオードd1を形成している。
路(ダイオードd1,d2)を半導体基板上に形成した
例を示している。同図において、P型基板上に2つのデ
ィープNウェル121、122が形成され、電気的に分
離された領域が形成される。例えば、一方のディープN
ウェル121はデジタル回路領域に、他方のディープN
ウェル122はアナログ領域に対応している。ディープ
Nウェル121内に、Nウェル123を形成し、Nウェ
ル123内にP型高濃度不純物領域124及びN型高濃
度不純物領域125を形成してダイオードd2を形成し
ている。同様に、ディープNウェル122内に、Nウェ
ル126を形成し、Nウェル126内にN型高濃度不純
物領域127及びP型高濃度不純物領域128を形成し
てダイオードd1を形成している。
【0006】
【発明が解決しようとする課題】しかしながら、図12
及び図13に示すESD保護回路では、ダイオードd1
及びd2は、両回路の電源によって逆バイアス状態にあ
る。逆バイアスによってダイオードd1及びd2は、空
乏層を介する電極構成となり、キャパシタとして作用す
る。そうすると、図12のESD保護回路を設けた構成
では、アナログ電源VDD及びデジタルGND間にキャパ
シタを接続し、デジタル電源VDD及びアナログGND間
にキャパシタを接続したものと等価になる。保護ダイオ
ードであるダイオードd1及びd2はいずれも大きい面
積を持つので、キャパシタ容量は大きい。
及び図13に示すESD保護回路では、ダイオードd1
及びd2は、両回路の電源によって逆バイアス状態にあ
る。逆バイアスによってダイオードd1及びd2は、空
乏層を介する電極構成となり、キャパシタとして作用す
る。そうすると、図12のESD保護回路を設けた構成
では、アナログ電源VDD及びデジタルGND間にキャパ
シタを接続し、デジタル電源VDD及びアナログGND間
にキャパシタを接続したものと等価になる。保護ダイオ
ードであるダイオードd1及びd2はいずれも大きい面
積を持つので、キャパシタ容量は大きい。
【0007】この結果、デジタル回路系の電源と、アナ
ログ回路系の電源とを電気的に完全に分離しようとして
3重ウェル構造を採用したもにかかわらず、このESD
保護回路を用いる限り、ダイオード容量によって交流的
には分離できない。このため、例えば、デジタル回路の
動作に伴うデジタル電源の電圧変動がダイオードキャパ
シタを介してアナログGNDに印加され、アナログ回路
の電源電圧に変動をもたらす不具合がある。
ログ回路系の電源とを電気的に完全に分離しようとして
3重ウェル構造を採用したもにかかわらず、このESD
保護回路を用いる限り、ダイオード容量によって交流的
には分離できない。このため、例えば、デジタル回路の
動作に伴うデジタル電源の電圧変動がダイオードキャパ
シタを介してアナログGNDに印加され、アナログ回路
の電源電圧に変動をもたらす不具合がある。
【0008】よって、本発明は、同一基板上に形成さ
れ、電源系統を異にする複数の回路を有する半導体装置
において、電源間の干渉の少ないESD保護回路を提供
することを目的とする。
れ、電源系統を異にする複数の回路を有する半導体装置
において、電源間の干渉の少ないESD保護回路を提供
することを目的とする。
【0009】
【課題を解決するための手段】上記目的を達成するため
本発明の半導体装置は、互いに電気的に分離された少な
くとも第1及び第2のウェルが形成される半導体基板
と、上記第1のウェル内に形成されかつ第1の回路電源
に電源端子を介して接続される第1の電気回路と、上記
第2のウェル内に形成されかつ第2の回路電源に電源端
子を介して接続される第2の電気回路と、上記半導体基
板上に形成されかつ安定な基準電位を与える第3の回路
電源に接続される基板接地用ウェルと、上記第1の電源
の電源端子と上記基板接地ウェル間に逆バイアスされる
ように接続される第1の保護ダイオードと、上記第2の
電源の電源端子と上記基板接地ウェル間に逆バイアスさ
れるように接続される第2の保護ダイオードと、を備え
る。
本発明の半導体装置は、互いに電気的に分離された少な
くとも第1及び第2のウェルが形成される半導体基板
と、上記第1のウェル内に形成されかつ第1の回路電源
に電源端子を介して接続される第1の電気回路と、上記
第2のウェル内に形成されかつ第2の回路電源に電源端
子を介して接続される第2の電気回路と、上記半導体基
板上に形成されかつ安定な基準電位を与える第3の回路
電源に接続される基板接地用ウェルと、上記第1の電源
の電源端子と上記基板接地ウェル間に逆バイアスされる
ように接続される第1の保護ダイオードと、上記第2の
電源の電源端子と上記基板接地ウェル間に逆バイアスさ
れるように接続される第2の保護ダイオードと、を備え
る。
【0010】
【作用】電気回路が形成される複数のウェル構造を有す
る半導体装置の基板表面に接地用領域を形成し、この接
地用領域を基板専用の安定な電源(電位)に接続し、該
接地用領域を所定電位に安定化する。別々のウェルに形
成される2つの電気回路を、この電気回路の電源と上記
接地用領域とを接続する保護ダイオードを介して接続
し、2つの電気回路間にESD保護回路を形成する。
る半導体装置の基板表面に接地用領域を形成し、この接
地用領域を基板専用の安定な電源(電位)に接続し、該
接地用領域を所定電位に安定化する。別々のウェルに形
成される2つの電気回路を、この電気回路の電源と上記
接地用領域とを接続する保護ダイオードを介して接続
し、2つの電気回路間にESD保護回路を形成する。
【0011】この結果、例えば、一方の電気回路である
デジタル回路の動作によって生ずるデジタル回路の電源
電圧の変動分は、保護ダイオードのキャパシタを介して
接地用領域に至るが、基板専用の電源(接地)によって
変動が吸収される。これにより、他方の電気回路である
アナログ回路の電源がESD保護回路のダイオード容量
を介してデジタル回路系の干渉を受け難い構造が得られ
る。
デジタル回路の動作によって生ずるデジタル回路の電源
電圧の変動分は、保護ダイオードのキャパシタを介して
接地用領域に至るが、基板専用の電源(接地)によって
変動が吸収される。これにより、他方の電気回路である
アナログ回路の電源がESD保護回路のダイオード容量
を介してデジタル回路系の干渉を受け難い構造が得られ
る。
【0012】
【実施例】以下、本発明の実施例について図1及び図2
を参照して説明する。この実施例では、図1に示すよう
に、半導体基板上に形成されるデジタル回路1にデジタ
ル電源VDD及びデジタルGNDが接続され、アナログ回
路2にアナログ電源VDD及びアナログGNDが接続され
る。更に、半導体基板に基板専用の接地領域4が基板と
同導電型のウェルによって形成される。基板専用の接地
領域は分離すべきデジタル回路あるいはアナログ回路の
接地領域とは独立した接地領域であって基板をバイアス
するための接地領域である。接地領域4は、好ましくは
アナログ回路2が形成されるウェルを一周するように形
成してアナログ回路2のシールドを兼ねるのが良い。こ
の接地領域4が基板専用の安定な基準電位GNDを与え
る図示しない接地電源に接続される。例えば、この接地
領域4において、ESD保護ダイオードd1及びd2を
設ける。保護ダイオードd1は図示しないデジタル電源
のVDDと基板専用接地GND間に、保護ダイオードd2
はアナログ電源のVDDと基板専用接地GND間に接続さ
れる。このため、デジタル回路1の動作によってデジタ
ル回路の電源電圧が変動し、電圧のゆらぎが保護ダイオ
ードd1のキャパシタ成分を介して基板専用接地GND
に伝搬しても接地電源に電位変動が吸収される。この電
圧のゆらぎは保護ダイオードd2を介してアナログ系の
電源には伝搬しない。
を参照して説明する。この実施例では、図1に示すよう
に、半導体基板上に形成されるデジタル回路1にデジタ
ル電源VDD及びデジタルGNDが接続され、アナログ回
路2にアナログ電源VDD及びアナログGNDが接続され
る。更に、半導体基板に基板専用の接地領域4が基板と
同導電型のウェルによって形成される。基板専用の接地
領域は分離すべきデジタル回路あるいはアナログ回路の
接地領域とは独立した接地領域であって基板をバイアス
するための接地領域である。接地領域4は、好ましくは
アナログ回路2が形成されるウェルを一周するように形
成してアナログ回路2のシールドを兼ねるのが良い。こ
の接地領域4が基板専用の安定な基準電位GNDを与え
る図示しない接地電源に接続される。例えば、この接地
領域4において、ESD保護ダイオードd1及びd2を
設ける。保護ダイオードd1は図示しないデジタル電源
のVDDと基板専用接地GND間に、保護ダイオードd2
はアナログ電源のVDDと基板専用接地GND間に接続さ
れる。このため、デジタル回路1の動作によってデジタ
ル回路の電源電圧が変動し、電圧のゆらぎが保護ダイオ
ードd1のキャパシタ成分を介して基板専用接地GND
に伝搬しても接地電源に電位変動が吸収される。この電
圧のゆらぎは保護ダイオードd2を介してアナログ系の
電源には伝搬しない。
【0013】このように、従来例の如くアナログ回路系
とデジタル回路系が保護ダイオードのキャパシタによっ
て直接接続されるのではなく、例えば外部電源によって
基準電位GNDに強制的に維持される基板専用接地領域
4を介在して電位のゆらぎを吸収し、いわば間接的にア
ナログ回路系とデジタル回路系とを接続している。ま
た、アナログ回路系及びデジタル回路系相互間が半導体
基板の接地領域4によってシールドされるので、アナロ
グ回路とデジタル回路との干渉は非常に少ない。
とデジタル回路系が保護ダイオードのキャパシタによっ
て直接接続されるのではなく、例えば外部電源によって
基準電位GNDに強制的に維持される基板専用接地領域
4を介在して電位のゆらぎを吸収し、いわば間接的にア
ナログ回路系とデジタル回路系とを接続している。ま
た、アナログ回路系及びデジタル回路系相互間が半導体
基板の接地領域4によってシールドされるので、アナロ
グ回路とデジタル回路との干渉は非常に少ない。
【0014】図2は、半導体装置におけるESD保護回
路の構造を示しており、半導体基板3にはN型不純物が
深く拡散された2つのディープNウェル5a及び5bが
形成される。ディープNウェル5aには、更にPウェル
6a及びNウェル7aが形成され、CMOSによるデジ
タル回路(図示せず)が形成される。Nウェル7aは高
濃度不純物層N+ を介して図示しないデジタル電源VDD
が接続されている。ディープNウェル5bには、更にP
ウェル6b及びNウェル7bが形成され、CMOSによ
るアナログ回路(図示せず)が形成される。Nウェル7
bは高濃度不純物層+ を介してアナログ電源VDDが接続
されている。デジタル回路及びアナログ回路が形成され
る領域は夫々トリプルウェル構造となっており、この構
造によって両回路は電気的に分離されている。ここで、
トリプルウェルとは、ディジタル回路あるいは、アナロ
グ回路を形成するディープウェルと、ディープウェル内
に形成するツインウェルのことである。ディープウェル
内に形成するツインウェルは、特にツインウェルにしな
くともC−MOSを形成できるので、トリプルウェル構
造てなくとも、例えばディープウェルとシャローウェル
のツインウェルでもディジタルとアナログの完全分離は
可能である。但し、回路の動作スピードを考えると、ト
リプルウェルの方が好ましい。なお、ここでいうウェル
とは島のことであり、各ウェルを、あるいはいずれかの
ウェルをエピタキシャル成長によって形成することがで
きる。
路の構造を示しており、半導体基板3にはN型不純物が
深く拡散された2つのディープNウェル5a及び5bが
形成される。ディープNウェル5aには、更にPウェル
6a及びNウェル7aが形成され、CMOSによるデジ
タル回路(図示せず)が形成される。Nウェル7aは高
濃度不純物層N+ を介して図示しないデジタル電源VDD
が接続されている。ディープNウェル5bには、更にP
ウェル6b及びNウェル7bが形成され、CMOSによ
るアナログ回路(図示せず)が形成される。Nウェル7
bは高濃度不純物層+ を介してアナログ電源VDDが接続
されている。デジタル回路及びアナログ回路が形成され
る領域は夫々トリプルウェル構造となっており、この構
造によって両回路は電気的に分離されている。ここで、
トリプルウェルとは、ディジタル回路あるいは、アナロ
グ回路を形成するディープウェルと、ディープウェル内
に形成するツインウェルのことである。ディープウェル
内に形成するツインウェルは、特にツインウェルにしな
くともC−MOSを形成できるので、トリプルウェル構
造てなくとも、例えばディープウェルとシャローウェル
のツインウェルでもディジタルとアナログの完全分離は
可能である。但し、回路の動作スピードを考えると、ト
リプルウェルの方が好ましい。なお、ここでいうウェル
とは島のことであり、各ウェルを、あるいはいずれかの
ウェルをエピタキシャル成長によって形成することがで
きる。
【0015】デジタル回路領域及びアナログ回路領域に
挟まれるP型基板3の表面に形成されたP−ウェル4内
に2つのN型高濃度不純物領域N+ 、1つのP型高濃度
不純物領域P+ が形成される。2つの不純物領域N+ の
内の一方はデジタル電源のVDDに接続され、他方はアナ
ログ電源のVDDに接続される。不純物領域P+ は基板専
用接地端子GNDを介して図示しない接地電源に接続さ
れ、Pウェル4は上述した接地領域4となる。2つの不
純物領域N+ によってPウェル4内にダイオードd1及
びd2が形成される。Pウェル4は、好ましくはディー
プNウェル5bを一周するように形成し、アナログ回路
をシールドする。また、接地領域のPウェル4とP型基
板3とのオーミックコンタクトにより、デジタル回路系
及びアナログ回路系の周囲がP型基板3によってもシー
ルドされる。
挟まれるP型基板3の表面に形成されたP−ウェル4内
に2つのN型高濃度不純物領域N+ 、1つのP型高濃度
不純物領域P+ が形成される。2つの不純物領域N+ の
内の一方はデジタル電源のVDDに接続され、他方はアナ
ログ電源のVDDに接続される。不純物領域P+ は基板専
用接地端子GNDを介して図示しない接地電源に接続さ
れ、Pウェル4は上述した接地領域4となる。2つの不
純物領域N+ によってPウェル4内にダイオードd1及
びd2が形成される。Pウェル4は、好ましくはディー
プNウェル5bを一周するように形成し、アナログ回路
をシールドする。また、接地領域のPウェル4とP型基
板3とのオーミックコンタクトにより、デジタル回路系
及びアナログ回路系の周囲がP型基板3によってもシー
ルドされる。
【0016】このように、デジタル回路系及びアナログ
回路系の各領域の中間に設けられた接地領域に構成され
たESD保護回路は、例えば、ダイオードd1及びd2
の順方向導通電圧VF を0.7ボルト、逆方向ブレーク
ダウン電圧を15ボルトとし、デジタルVDD端子に正電
圧、アナログVDD端子に負のサージ電圧を与えると、ダ
イオードd1は逆バイアスとなるので、ダイオードd1
の両端は15ボルトにクランプされる。ダイオードd2
は順バイアスとなるので、0.7ボルトにクランプされ
る。この結果、デジタルVDD端子に正、アナログVDD端
子に負のサージ電圧が入ると、ダイオードd1及びd2
によってデジタルVDD端子からアナログVDD端子に電荷
が通り抜けるバイパスができる。デジタルVDD端子とア
ナログVDD端子間は、15.7ボルトにクランプされ、
これ以上にならないので、ESD保護の効果がある。
回路系の各領域の中間に設けられた接地領域に構成され
たESD保護回路は、例えば、ダイオードd1及びd2
の順方向導通電圧VF を0.7ボルト、逆方向ブレーク
ダウン電圧を15ボルトとし、デジタルVDD端子に正電
圧、アナログVDD端子に負のサージ電圧を与えると、ダ
イオードd1は逆バイアスとなるので、ダイオードd1
の両端は15ボルトにクランプされる。ダイオードd2
は順バイアスとなるので、0.7ボルトにクランプされ
る。この結果、デジタルVDD端子に正、アナログVDD端
子に負のサージ電圧が入ると、ダイオードd1及びd2
によってデジタルVDD端子からアナログVDD端子に電荷
が通り抜けるバイパスができる。デジタルVDD端子とア
ナログVDD端子間は、15.7ボルトにクランプされ、
これ以上にならないので、ESD保護の効果がある。
【0017】図3は、図1及び図2に示したP型基板、
ディープNウェル構造のものを、N型基板、ディープP
ウェル構造によって構成した例を示している。図3にお
いて図2と対応する部分には同一符号を付し、かかる部
分の説明は省略する。不純物領域の導電型を逆にしたも
のでも、勿論、図1及び図2に示した構成と同様の効果
がある。
ディープNウェル構造のものを、N型基板、ディープP
ウェル構造によって構成した例を示している。図3にお
いて図2と対応する部分には同一符号を付し、かかる部
分の説明は省略する。不純物領域の導電型を逆にしたも
のでも、勿論、図1及び図2に示した構成と同様の効果
がある。
【0018】図4は、本発明の第2の実施例を示してい
る。同図において図1に示される部分と対応する部分は
同一符号を付し、かかる部分の説明は省略する。図4に
示される構成では、図1に示されるダイオードd1及び
d2の代わりに、ダイオード接続のN−MOSトランジ
スタM1及びM2を設けている。MOS構造を採用した
ことに伴って、寄生ダイオードd3及びd4、寄生ラテ
ラルNPNトランジスタTr1及びTr2が付加される構造
となっている。
る。同図において図1に示される部分と対応する部分は
同一符号を付し、かかる部分の説明は省略する。図4に
示される構成では、図1に示されるダイオードd1及び
d2の代わりに、ダイオード接続のN−MOSトランジ
スタM1及びM2を設けている。MOS構造を採用した
ことに伴って、寄生ダイオードd3及びd4、寄生ラテ
ラルNPNトランジスタTr1及びTr2が付加される構造
となっている。
【0019】図5は、図4に示される第2の実施例にお
ける半導体装置の基板専用の接地領域4の構造を示して
おり、図2と対応する部分には同一符号を付し、かかる
部分の説明は省略する。この構成においても、デジタル
VDD端子に正、アナログVDD端子に負のサージが入る
と、N−MOSトランジスタM1及びM2、ダイオード
d3及びd4、NPNトランジスタTr1及びTr2によっ
て、デジタルVDD端子からアナログVDD端子に電荷が通
り抜けるバイパスができる。デジタルVDD端子とアナロ
グVDD端子間は、所定電圧にクランプされるので、ES
D保護効果がある。また、一定電位GNDの接地領域4
がバイパスルートに介在することにより、アナログ回路
系とデジタル回路系がダイオードd3及びd4等のキャ
パシタによって直接接続されない構造であるので、デジ
タル回路系とアナログ回路系相互の干渉が少ない。ま
た、前述したように接地領域4がアナログ回路領域を一
周する構造にするとシールドがより効果的である。
ける半導体装置の基板専用の接地領域4の構造を示して
おり、図2と対応する部分には同一符号を付し、かかる
部分の説明は省略する。この構成においても、デジタル
VDD端子に正、アナログVDD端子に負のサージが入る
と、N−MOSトランジスタM1及びM2、ダイオード
d3及びd4、NPNトランジスタTr1及びTr2によっ
て、デジタルVDD端子からアナログVDD端子に電荷が通
り抜けるバイパスができる。デジタルVDD端子とアナロ
グVDD端子間は、所定電圧にクランプされるので、ES
D保護効果がある。また、一定電位GNDの接地領域4
がバイパスルートに介在することにより、アナログ回路
系とデジタル回路系がダイオードd3及びd4等のキャ
パシタによって直接接続されない構造であるので、デジ
タル回路系とアナログ回路系相互の干渉が少ない。ま
た、前述したように接地領域4がアナログ回路領域を一
周する構造にするとシールドがより効果的である。
【0020】図6は、本発明の第3の実施例を示してい
る。また、図7は、第3の実施例における半導体装置の
基板専用の接地領域4に形成されたESD保護回路の構
造を示している。図7において図5に示す部分と対応す
る部分には同一符号を付し、かかる部分の説明は省略す
る。
る。また、図7は、第3の実施例における半導体装置の
基板専用の接地領域4に形成されたESD保護回路の構
造を示している。図7において図5に示す部分と対応す
る部分には同一符号を付し、かかる部分の説明は省略す
る。
【0021】図6及び図7に示されるこの実施例では、
デジタル系の接地端子GNDにPウェル6aが接続さ
れ、デジタル系のVDD端子にNウェル7aが接続され
る。アナログ系の接地端子GNDにPウェル6bが接続
され、アナログ系のVDD端子にNウェル7bが接続され
る。そして、デジタルVDD端子及びアナログVDD端子間
に印加されるサージ電圧をバイパスするダイオードd3
及びd4に加えて、ダイオード接続のN−MOSトラン
ジスタM1及びM2を設けている。MOSトランジスタ
M1はアナログVDD端子及びデジタルGND端子間に接
続される。MOSトランジスタM2はアナログVDD端子
及びデジタルGND端子間に接続される。
デジタル系の接地端子GNDにPウェル6aが接続さ
れ、デジタル系のVDD端子にNウェル7aが接続され
る。アナログ系の接地端子GNDにPウェル6bが接続
され、アナログ系のVDD端子にNウェル7bが接続され
る。そして、デジタルVDD端子及びアナログVDD端子間
に印加されるサージ電圧をバイパスするダイオードd3
及びd4に加えて、ダイオード接続のN−MOSトラン
ジスタM1及びM2を設けている。MOSトランジスタ
M1はアナログVDD端子及びデジタルGND端子間に接
続される。MOSトランジスタM2はアナログVDD端子
及びデジタルGND端子間に接続される。
【0022】この構成では、ダイオードd3及びd4に
よるデジタルVDD端子及びアナログVDD端子間のESD
保護パスと、デジタルVDD端子及びアナログGND間に
サージ電圧が入ってきたとき、基板の接地領域内に設け
たN−MOSトランジスタM2によってデジタルVDD端
子とアナログ系のGND端子間にバイパスが形成され
る。また、アナログVDD端子及びデジタルGND間にサ
ージ電圧が入ってきたとき、基板の接地領域内に設けた
N−MOSトランジスタM1によってアナログVDD端子
とデジタル系のGND端子間にバイパスが形成される。
よるデジタルVDD端子及びアナログVDD端子間のESD
保護パスと、デジタルVDD端子及びアナログGND間に
サージ電圧が入ってきたとき、基板の接地領域内に設け
たN−MOSトランジスタM2によってデジタルVDD端
子とアナログ系のGND端子間にバイパスが形成され
る。また、アナログVDD端子及びデジタルGND間にサ
ージ電圧が入ってきたとき、基板の接地領域内に設けた
N−MOSトランジスタM1によってアナログVDD端子
とデジタル系のGND端子間にバイパスが形成される。
【0023】図8は、本発明の第4の実施例を示してい
る。また、図9は、第4の実施例における半導体装置の
基板専用の接地領域に形成されたESD保護回路の構造
を示している。この構成例では、図7に示す2つのN−
MOSトランジスタM1及びM2の各ゲートを取り除
き、MOSトランジスタを使用しない構造となってい
る。このようにしても、図8に示される寄生のラテラル
NPNトランジスタTr1及びTr2により、デジタルVDD
端子及びアナログGND端子間に、あるいは、アナログ
VDD端子及びデジタルGND端子間にサージ電圧に対す
るバイパスができる。このため、この構造でも、ESD
に対する保護効果があり、デジタル回路系とアナログ回
路系との間に干渉の少ない構造が得られる。
る。また、図9は、第4の実施例における半導体装置の
基板専用の接地領域に形成されたESD保護回路の構造
を示している。この構成例では、図7に示す2つのN−
MOSトランジスタM1及びM2の各ゲートを取り除
き、MOSトランジスタを使用しない構造となってい
る。このようにしても、図8に示される寄生のラテラル
NPNトランジスタTr1及びTr2により、デジタルVDD
端子及びアナログGND端子間に、あるいは、アナログ
VDD端子及びデジタルGND端子間にサージ電圧に対す
るバイパスができる。このため、この構造でも、ESD
に対する保護効果があり、デジタル回路系とアナログ回
路系との間に干渉の少ない構造が得られる。
【0024】図10は、本発明の第5の実施例を示して
いる。同図において、図7と対応する部分には同一符号
を付し、かかる部分の説明は省略する。この実施例で
は、保護素子であるダイオード接続されたMOSトラン
ジスタM1及びM2を接地領域4ではなく、回路領域側
に形成している。この構成であっても上述した各実施例
と同様の効果が得られる。
いる。同図において、図7と対応する部分には同一符号
を付し、かかる部分の説明は省略する。この実施例で
は、保護素子であるダイオード接続されたMOSトラン
ジスタM1及びM2を接地領域4ではなく、回路領域側
に形成している。この構成であっても上述した各実施例
と同様の効果が得られる。
【0025】なお、デジタル系のVDD及びGNDを与え
る電源、アナログ系のVDD及びGNDを与える電源、接
地領域に基準電位を与える電源は、半導体装置の外部に
外部電源として構成されても良く、また、同一半導体基
板上に形成されても良い。
る電源、アナログ系のVDD及びGNDを与える電源、接
地領域に基準電位を与える電源は、半導体装置の外部に
外部電源として構成されても良く、また、同一半導体基
板上に形成されても良い。
【0026】
【発明の効果】以上説明したように本発明の半導体装置
においては、電源系統を異にする2つの電気回路間に接
続されるダイオード等の一方向性素子によってESD保
護を行うに際し、一方向性素子が基準電位に維持されて
いる接地領域を経由してサージ電圧に対するバイパスを
形成するようにしているので、一方の回路電源の電圧の
ゆらぎが一方向性素子のキャパシタによって伝搬しても
接地領域で吸収され、他方の回路電源の電圧に変動を与
える干渉が減少する。また、電気回路が形成される領域
の周囲を接地領域が囲むようにするとによって、この電
気回路が他の電気回路からシールドされノイズの影響が
更に減少する。
においては、電源系統を異にする2つの電気回路間に接
続されるダイオード等の一方向性素子によってESD保
護を行うに際し、一方向性素子が基準電位に維持されて
いる接地領域を経由してサージ電圧に対するバイパスを
形成するようにしているので、一方の回路電源の電圧の
ゆらぎが一方向性素子のキャパシタによって伝搬しても
接地領域で吸収され、他方の回路電源の電圧に変動を与
える干渉が減少する。また、電気回路が形成される領域
の周囲を接地領域が囲むようにするとによって、この電
気回路が他の電気回路からシールドされノイズの影響が
更に減少する。
【図1】本発明の第1の実施例を示すブロック回路図で
ある。
ある。
【図2】第1の実施例の半導体装置の構造を示す断面図
である。
である。
【図3】第1の実施例の半導体装置を逆極性の不純物層
によって形成した例を示す断面図である。
によって形成した例を示す断面図である。
【図4】本発明の第2の実施例を示すブロック回路図で
ある。
ある。
【図5】第2の実施例の半導体装置の構造を示す断面図
である。
である。
【図6】本発明の第3の実施例を示すブロック回路図で
ある。
ある。
【図7】第3の実施例の半導体装置の構造を示す断面図
である。
である。
【図8】本発明の第4の実施例を示すブロック回路図で
ある。
ある。
【図9】第4の実施例の半導体装置の構造を示す断面図
である。
である。
【図10】第5の実施例の半導体装置の構造を示す断面
図である。
図である。
【図11】従来のESD保護回路の例を示す回路図であ
る。
る。
【図12】従来のESD保護回路を備える半導体装置の
例を示すブロック回路図である。
例を示すブロック回路図である。
【図13】従来の半導体装置の構造を示す断面図であ
る。
る。
1 デジタル回路 2 アナログ回路 3 半導体基板 4 接地領域 d1,d2,d3,d4 ダイオード M1,M2 MOSトランジスタ Tr1,Tr2 トランジスタ
Claims (4)
- 【請求項1】互いに電気的に分離された少なくとも第1
及び第2のウェルが形成される半導体基板と、 前記第1のウェル内に形成されかつ第1の回路電源に電
源端子を介して接続される第1の電気回路と、 前記第2のウェル内に形成されかつ第2の回路電源に電
源端子を介して接続される第2の電気回路と、 前記半導体基板上に形成されかつ安定な基準電位を与え
る第3の回路電源に接続される基板接地用ウェルと、 前記第1の電源の電源端子と前記基板接地ウェル間に逆
バイアスされるように接続される第1の保護ダイオード
と、 前記第2の電源の電源端子と前記基板接地ウェル間に逆
バイアスされるように接続される第2の保護ダイオード
と、 を備える半導体装置。 - 【請求項2】前記第1及び第2のウェルは、前記半導体
基板に深く形成されたディープウェル内に形成されたP
ウェル及びNウェルを含むトリプルウェル構造によって
電気的に分離されることを特徴とする請求項1記載の半
導体装置。 - 【請求項3】前記保護ダイオードは、ダイオード、ダイ
オード接続されたバイポーラトランジスタ及びダイオー
ド接続されたMOSトランジスタのいずれか若しくはこ
れ等の組合せであることを特徴とする請求項1記載の半
導体装置。 - 【請求項4】前記第1及び第2のウェル、ディープウェ
ル、あるいは基板接地用ウェルのうち少なくとも1つが
エピタキシャル成長により形成されることを特徴とする
請求項1〜3記載の半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19735093A JP3210147B2 (ja) | 1993-08-09 | 1993-08-09 | 半導体装置 |
US08/288,188 US5796147A (en) | 1993-08-09 | 1994-08-09 | Semiconductor device having a plurality of circuits driven by different power sources and formed on the same substrate |
KR1019940019584A KR0139701B1 (ko) | 1993-08-09 | 1994-08-09 | 반도체장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19735093A JP3210147B2 (ja) | 1993-08-09 | 1993-08-09 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0758289A true JPH0758289A (ja) | 1995-03-03 |
JP3210147B2 JP3210147B2 (ja) | 2001-09-17 |
Family
ID=16373026
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19735093A Expired - Lifetime JP3210147B2 (ja) | 1993-08-09 | 1993-08-09 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5796147A (ja) |
JP (1) | JP3210147B2 (ja) |
KR (1) | KR0139701B1 (ja) |
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-
1994
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