JPH0750959B2

JPH0750959B2 - 時間交換方法及び時間交換スイッチ

Info

Publication number: JPH0750959B2
Application number: JP16156487A
Authority: JP
Inventors: 祐輔大友; 忠信二階堂
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1987-06-29
Filing date: 1987-06-29
Publication date: 1995-05-31
Anticipated expiration: 2010-05-31
Also published as: JPS645298A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、時分割交換方式における時間スイッチを、メ
モリの動作速度を高速にすることなく、かつ最小のメモ
リ容量で構成する時間交換方法及び時間交換スイッチに
関するものである。

［従来の技術］従来、時間交換に用いられている方式を第９図に示す。
該方式は、例えば、ランダム・アクセス・メモリ（RA
M）１にカウンタ（CTR）35のシーケンシャルアドレスに
準じて情報を書き込み、制御メモリ（ACM）２のダンラ
ムアドレスに準じて読み出すことで時間交換を行うもの
である。使用するメモリ容量は、時間スイッチ（時間交
換を行う系）の容量ｍ（以下、多重度と称する単純メモ
リ形式では入力からとりこんでメモリ動作を介して時間
交換を行えるようなチャネル数のこと、第１図ではｍ＝
５である。）のワード数倍に一致し、またメモリの動作
速度は一般にメモリ容量の大きいほど低速になるが、高
多重な時間スイッチでは多重度に比例して高速であるこ
とが要求される。容量の増加と動作の高速化を同時に満
たすという条件は、メモリの特性と相反するため高多重
化できない欠点があった。

一方、メモリの動作速度を上げずに時間スイッチを構成
する従来方式には、第10図に示すようなRAMをマトリッ
クス状に配置した方式がある（例えば文献「A.Pinet著
レコー・デ・レシュルシュ・イングリシ・イシュ（Ｌ′
echo des RECHERCHES English issue）誌Electronic sw
itching system EIO、」を参照）。第10図はメモリ動作
速度を４分の１に緩和する例であり、マトリックス状に
配置した各通話用メモリのRAM3₀₀〜₃₃はm/4ワードの蓄
積容量を持ち、全メモリ容量は前記スイッチ方式の４倍
（4m）となる。高多重化を図る為には、多重度の増加に
応じたメモリ容量の増加に加えて、メモリ動作時間を緩
和するため多重度の整数倍（アクセス時間緩和率に等し
い）の大容量メモリが必要となる。したがってハード量
の制限により高多重時間スイッチを構成することが困難
であった。第10図中、4₀〜4₃は制御メモリである。

［発明が解決しようとする問題点］本発明は、従来技術では高多重化が困難である欠点を解
決するためになされたもので、時間交換に必要なランダ
ムアドレス信号をメモリの書き込み側と読出し側に分離
して与え、ブロックに分割した通話用メモリにおいてブ
ロックごとに独立な時間交換を行い、さらに、書き込み
側と読み出し側に生ずるシーケンシャルアクセスに直並
列変換回路、並直列変換回路をそれぞれ適用したことを
特徴とし、その目的はメモリを冗長に使用することなく
かつ、メモリ動作速度を高速化せずに時間スイッチの多
重度を高め、特に、１入力情報フレームの終りにおいて
各直並列変換回路のラッチが全て満たされていない場合
でも、直並列変換回路に蓄積された情報をブロックに取
り込むことを可能にし得る時間交換方法及び時間交換ス
イッチを提供するにある。

［問題点を解決するための手段と作用］本発明は交換動作時に通話情報を一時的に蓄積する通話
用メモリをｈ個のブロックに分割し、該分割したメモリ
ブロックの書込み側に複数ワードを蓄積し、所定のワー
ドの蓄積の後あるいは入力通話情報フレームのフレーム
の区切を表すパルスの入力ごとに、一括してメモリブロ
ックへ複数の通話情報を転送する直並列変換回路を配
し、該直並列変換回路へ入力情報を分配し、蓄積された
複数ワード情報毎にメモリブロックへ一括して、かつア
ドレスを換えて順次書込みを行ない、各メモリブロック
内の書込み情報をブロック内で出順の早いものから１ワ
ードずつアクセスして読みだし、複数のブロックからよ
みだされた各１ワード分の情報を一括してｈワードの並
直列変換回路に転送し、該並直列変換回路に転送された
情報を順次出力するものであり、メモリを冗長に使用す
ることなく、かつメモリ動作速度を高速化せずに時間ス
イッチの多重度を高め、特に、１入力情報フレームの終
りにおいて各直並列変換回路のラッチが全て満たされて
いない場合でも、直並列変換回路に蓄積された情報をブ
ロックに取り込むことを可能にし得るものである。

［実施例］以下に図面を参照して本発明の実施例を詳細に説明をす
る。本発明の第一の実施例を第１図に示す。第１図は、
ブロック分割数ｈを４にしたときの例であり、５は制御
メモリ９からのアドレス信号により入力情報を次段の複
数の直並列変換回路6₀〜_３の一つに振り分けるランダム
分配回路、6₀〜_３は入力情報をｈワードシフトレジスタ
によりシリアルに転送・蓄積し、内蔵のｈビットカウン
タにより蓄積ワード数をカウントし、log₂hワードが満
たされた時点で全情報をパラレルにラッチし、出力する
直並列変換回路である。7₀〜_３は通話用メモリとして全
体がｍワード、各々のブロックがm/hワード（m:多重
度）の容量を持つランダム・アクセス・メモリ（RAM）
ブロック、８はｈワード入力情報をラッチし、ｈワード
シフトレジスタで蓄積、シリアル転送を行う並直列変換
回路、CTR₀〜_３は直並列変換回路から情報がRAMへ転送
されるごとにカウントを行いRAMに書き込みアドレスを
与えるlog₂m/nビットカウンタ、９は２進で表した出タ
イムスロット順の下位のlog₂hビットを与え、ブロック
内アドレスに対応する残りの上位ビットを与える制御メ
モリ、10₀〜_３は各RAMブロックに独立に出力順序アドレ
スを与える制御メモリである。

いま情報の流れと制御方法を示す第２図及びRAM動作時
間の緩和を示すタイムチャート第３図を用いて例えば１
フレーム内で入順αの情報Ｂを出順βに時間交換する場
合を説明する。５のランダム分配回路の入力は、本時間
スイッチの入力である。ランダム分配回路の出力情報を
6₀〜_３の直並列変換回路に接続し、注目する情報を制御
メモリ９から与える信号、すなわち、βを分割ブロック
数４で割った剰余と等しい制御信号ｉ（ｉ＝0,1,2,3,β
を２進で表した場合の下位２ビットに対応）を用いて6_i
（6_iは6₀,6₁,6₂,6₃のいずれか）の直並列変換回路に振
り分ける。このような振り分け方をすることにより入力
情報は、最終的な出力順において最初に出力される情報
に対して4_n+1情報後、4_n+2情報後、4_n+3情報後、4n情報
後（ｎ＝0,1,2,3,4…、最初に出力される情報は4nに含
まれる）に出力されるグループにまとめられ、各グルー
プは1n,2n,3n,4nに対応するｉ＝1,i＝2,i＝3,i＝０ブロ
ックに転送される。各直並列変換回路6_iにおいては、ラ
ンダム分配回路５から振り分けられてくる情報の数をカ
ウントし、４ワードの情報が蓄積された時点で該情報の
ラッチを行う。第３図では入力A,B,C,D,E,F,G,Hは例え
ばｉ＝３の出順のグループに属するものとしており、入
順α＝２（０から数える）の情報Ｂは生後メモリ９のα
番目の信号ｉ＝３により直並列変換回路6₃に情報Ａの次
に蓄積し、情報Ｄが6₃に転送された時点でABCDを一括し
てラッチしている。ラッチした情報は、従来の周期（書
き込みモード、読み出しモード共t/2の時間長）に対し
４倍長い周期を与えた7₀〜_３のRAMブロックの書き込み
・読み出しモード切換信号が書き込みの状態となりか
つ、該ラッチが蓄積状態にある場合のみ、それぞに対応
するRAMブロック7_iに４ワードの一括転送を行う。7₀〜
_３のRAMブロックの書き込みは、４ワードを一単位とし
てカウンタCTR₀〜_３からのシーケンシャルアドレスに従
い行う。また、RAMブロック7_iの読み出しは、対象とす
る情報の各RAMブロックへの書き込み順a₁及び直並列変
換回路6_iのラッチにおける情報の位置a₂を、ブロック内
についてはｊ＝［β/4］（［β/4］はβ/4を越えない最
大の整数、βを２進で表した場合の下位２ビットを除く
上位のビットに対応）の順序に従って制御メモリ10_iか
ら与え、読み出しモードごとに１ワードづつ行う。この
ことにより各RAMブロックではブロック内において出順
の早い情報から出力される。第３図では情報ＢはCTR₃か
ら与える書き込みアドレスa₁＝０によりA,C,Dと共にRAM
ブロック7₃に一括して書き込み、制御メモリ10₃からｊ
＝５番目（０から数える）（出順βは23番目と仮定）に
アドレスａ＝（a₁,a₂）＝（0,2）を与えて読み出してい
る。7₀〜_３の各RAMブロックから読み出した情報は、ブ
ロック順と対応する４ワード並直列変換回路８のワード
に転送し、入力情報速度と同速度で順次出力する。この
際、ブロック順の早いものを該並直列変換回路において
先に出力するワードに対応させることで、出力順で３情
報おきにグループに分けた情報は各グループ内の出順の
早いものから一つづまとめられるため、該並直列変換回
路からは出順に従った情報が出力される。第３図では情
報Ｂは（ｊ＋１）×（ｉ＋１）−１＝６×４−１＝23＝
β番目に出力されており、入順α＝２から出順β＝23へ
の時間交換が行なわれていることがわかる。

次に、全体動作の詳細な説明とランダム分配回路の説明
をする。

第11図と第12図を用いて第１図の時間スイッチ構成で
の、第３図の動作例での説明を行う。

第11図では、入力順αで時間スイッチに入力する情報A,
B,…,Hを指定された出力順βに時間交換する過程のRAM
への書き込み動作を示している。例えば、０番目に入力
した情報Ａは出力では27番目に出力されるように指定さ
れている。本例では、情報A,B,…,Hは、出力順の下位lo
g₂hビット（ここで、第１図ではｈ＝４であるから下位
２ビット）は全て“3"である。

ランダム分配回路５は、入力情報A,B,…,Hが入力する
と、制御メモリ９から出力順の下位２ビットである“3"
をアドレスｉとして受取る。そしてそのアドレスｉに従
い、ランダム分配回路５は、６0,61,62,63の４つの直並
列変換回路の中から６3を選択して、６3に入力情報を転
送する。

直並列変換回路６3では、入力情報A,B,…を順次ラッチ
し、情報Ｄが入力し、ｈ＝４ワードが蓄積された時点
で、A,B,C,Dの４ワードを並列にRAMブロック７3に出力
する。

RAMブロック７3では、直並列変換回路６3の４ワード出
力を入力とし、RAMプロット７3の書き込み回数をカウン
トするカウンタの値a1をアドレスとして、４ワード一括
した書き込みを行う。この時、入力情報のタイムスロッ
ト周期ｔに対して、書き込み動作に要求されるアクセス
時間は、その４倍の4tに緩和されている。引続き情報E,
F,G,Hの書き込みが行われ１フレーム時間後には、RAMブ
ロック７3は、RAMブロック内アドレスａの０から７に情
報ＡからＨを蓄積した状態になる。

第12図では、入力順αで時間スチッチに入力する情報A,
B,…,Hを指定された出力順βに時間交換する過程のRAM
からの読み出し動作を示している。

入力情報A,B,…,Hの出力順の上位log₂（m/h）ビット
（ここでは、フレーム内のタイムスロト数ｍ＝32、ｈ＝
４であるから３ビット）は、指定した出力順βから6,5,
…,4である。また、入力情報A,B,…,HのRAMブロック７3
への蓄積順ａは0,1,…,7である。

RAMブロック７3の読み出しには、制御メモリ103から、
出力順の上位３ビットｊを転送順として、RAMブロック
７3への蓄積順ａが、読み出しアドレスとして供給され
る。

図中、6,3,4,…,5が読み出しアドレスである。アドレス
ａに蓄積されている情報G,D,E,…Ｆのアドレス供給順に
読み出される。

読み出された情報は、他のRAMブロック７0,71,72から読
み出された情報とともに並直列変換回路８にラッチされ
る。RAMブロックの７0,71,72,73の出力は並直列変換回
路８の0,1,2,3番めのラッチに接続されている。ラッチ
された時点で、順次出力され情報Ｇは３番目のタイムス
ロットに出力される。ここで、出力のタイムスロット周
期ｔに対して、RAMブロックの読み出しに必要な時間は
４倍の4tに緩和されている。

以上の過程で入力情報A,B,…,Hの指定された出力順27,2
3,…,19への時間交換が完了する。

第13図を用いて、ランダム分配回路の構成と動作の説明
を行う。

ランダム分配回路は、２ビットデコーダと1:4セレクタ
で構成する。２ビットデコーダは、制御メモリ９からの
２ビットアドレスに応じて、４本の出力のうちの１本を
ハイ状態にする（他はロー状態）。例えばa0＝1,a1＝０
の入力では、AND0の出力だけがハイになる。

1:4セレクタは、制御入力がハイの時だけ信号入力と信
号出力が導通状態となるスイッチTG0,TG1,TG2,TG3から
なる。信号入力は全スイッチに共通に接続し、スイッチ
の出力は直並列変換回路６0,61,62,63の入力に接続す
る。２ビットデコーダの４本の出力は、スイッチTG0,TG
1,TG2,TG3の制御入力に接続する。

２ビットアドレスｉが入力すると、２ビットデコーダの
アドレスで指定した出力の１本がハイになり、アドレス
に対応する１個のスイッチだけが導通状態となる。この
ため、アドレスｉで指定した直並列変換回路6iへ入力情
報とクロックを分配できる。

次に、第14図を用いて、従来の時間スイッチと比較し
て、時間変換に必要なランダムアドレス信号をメモリの
書き込み側と読み出し側に分離して与え、ブロックの分
割した通話用メモリにおいてブロックごとに独立な時間
交換を行い、さらに、書き込み側と読み出し側に生ずる
シーケンシャルアクセスに直並列変換回路、並直列変換
回路をそれぞれ適用したことの具体的な意味を述べる。

第14図（ａ）、（ｂ）には、時間スイッチの基本動作を
表す従来例を示した。時間スイッチは、第14図（ａ）の
ように、RAMにカウンタからシーケンシャルアドレスを
与えて入力A,B,…,Hを順次書き込む。制御メモリからこ
の情報A,B,…,HをRAMに書き込んだ順番を、この情報の
出力順にRAMの読み出しアドレス（このアドレスは、3,
6,2のように順次が決まっていないため、ここではラン
ダムアドレスと呼ぶ）としてあたえ、出力G,D,…,Fを読
み出すことで時間スイッチ機能を行う。あるいは、第14
図（ｂ）のように、RAMに制御メモリから情報A,B,…,H
の出力順を書き込みアドレス（このアドレスは、3,6,2
のように順次が決まっていないため、ここではランダム
アドレスと呼ぶ）として与えて書き込み、RAMの蓄積情
報をカウンタから与えられるシーケンシャルアドレスに
従って順次読み出すことで時間スイッチ機能を行う。従
来例では、時間スイッチ機能を行うためには、シーケン
シャルアドレスへの書き込み＋ランダムアドレスからの
読み出しあるいは、ランダムアドレスへの書き込み＋シ
ーケンシャルアドレスからの読み出しが必須である。

第14図（ｃ）、（ｄ）には、シーケンシャルアドレスへ
のRAMアクセスがある場合にアクセス時間を緩和する方
法を、時間スイッチに適用した従来例を示した。第14図
（ｃ）は、従来例１の時間スイッチの書き込み側に直並
列変換回路を使用する。直並列変換回路は、入力情報A,
Bを順次ラッチし、A,Bともに並列に出力する。入力周期
ｔに対し、A,Bの出力周期は２倍の2tにすることができ
る。RAMに要求される書き込み時間を２倍に緩和でき
る。これは、書き込みアドレスがシーケンシャルアドレ
スであり直並列変換回路に順次ラッチした情報をその順
序のまま書き込み得る場合のみ適用可能である。第14図
（ｄ）は、従来例２の時間スイッチの読み出し側に並直
列変換回路を使用する。従来例３、４のいずれにして
も、シーケンシャルアドレスへのアクセスは読み出し
か、書き込みのいずれか一方に限られており、直並列変
換回路（並直列変換回路）を適用できるアクセスも読み
出しか、書き込みかのいずれか一方に限られる。

したがって、従来例では、読み出しか、書き込みのいず
れか一方のアクセス時間しか緩和できない。

これに対し、本発明の時間スイッチ（ｅ）は、書き込み側で、入力情報の分配を、制御メモリ１から与
えるランダムアドレスを用いて行い、RAMブロックの書
き込みを、カウンタ１0,11から与えるシーケンシャルア
ドレスを用いて行う。

読み出し側で、RAMブロックからの読み出しを、制御メ
モリ２0,21から与えるランダムアドレスを用いて行い、
各RAMブロックの出力は、並直列変換回路を用いてシー
ケンシャルに出力する。

故に、本願発明の時間スイッチ（ｅ）は、・書き込み側、読み出し側の両方にランダムアクセス信
号を与えている。

・書き込み側と読み出し側にシーケンシャルアクセスを
生ぜしめている。

・RAMブロックのひとつに注目すると、シーケンシャル
アドレスに書き込みを行い、制御メモリ２からのランダ
ムアドレスから読み出しを行って、RAMブロックで独立
した時間交換を行っている。

・書き込み側と読み出し側に生ぜしめたシーケンシャル
アクセス部であるRAMブロックへの書き込み部に直並列
変換回路を適用し、RAMブロックからの出力の集線部に
並直列変換回路を適用している。

次に、１入力情報フレームの終わりにおいて各直並列変
換回路のラッチが全て満たされていない場合でも、直並
列変換回路に蓄積された情報をブロックに取り込むこと
を可能としていることの理由と詳細な説明をする。

第11図を使用して説明する。

第11図の入力情報A,B,…,Hは、全て直並列変換回路６3
に振り分けられ、（他の空欄で示した入力情報が直並列
変換回路６3に振り分けられないならば）１フレーム
（ここでは、１フレームは32ワード）入力すると、その
1/4（ｈ＝４）の８ワードが直並列変換回路６3に振り分
けられる。このように、出力順が過不足（出力側にとび
番号や、重複番号があること）なく設定されている場
合、1:h直並列変換回路のｈで割り切れるワード数が直
並列変換回路に入力し、ｈワード揃った時点で直並列変
換回路からRAMブロックへの情報の出力が起こり、１フ
レームが終った時点で直並列変換回路内に情報が残るこ
とはない。したがって、１入力情報フレームの終わりに
おいて各直並列変換回路のラッチが全て満たされていな
い場合でも、直並列変換回路に蓄積された情報をブロッ
クに取り込む機能は、本発明の時間スイッチにおいて時
間交換機能を得るために必須なものではない。

しかし、制御メモリに蓄積されている使用しないタイム
スロットの出力順を交換器のマイクロプロセッサが書き
換えない場合や、フレーム内のタイムスロット数がｈで
割り切れない場合には、１フレーム後に直並列変換回路
内に（ｈ＝４として）１〜３ワードの情報が残ることが
起こる。この様な特殊な条件では、第７図に示した動作
が必要になる。

第15図を用いて、１入力情報フレームの終わりにおいて
各直並列変換回路のラッチが全て満たされていない場合
でも、1:4直並列変換回路に蓄積された情報をブロック
に取り込む機能を実現する回路構成例を示す。直列に接
続された４個のラッチと、その出力に接続された４個の
ラッチとカウンタは、標準的な1:4直並列変換回路の構
成である。ここでは、データの直列転送用クロックCK1
を生成する２段のANDと１段のNORからなる論理を付加し
た、フレーム１入力は、データから見て相対的に１基本
クロック進ませたフレーム信号であり、フレーム１入力
と基本クロックとのAND論理により、ドントケアにした
フレームの最終タイムスロット位置で単発のクロックを
生成する。この単発のクロックと、データに搬送される
クロック入力とのORをとることによりCK1を生成する。
フレーム１入力をクリア入力とのANDにしたのは、動作
開始時にカウンタにCK1が１クロック入る誤動作を防止
するためである。フレームの最終タイムスロット位置で
のクロックがクロック入力に加わったことにより、カウ
ンタのカウントアップが起こり、CK2のクロックが出力
される。したがって、３ワード（E,F,G）しか入ってい
ない直並列変換回路からE,F,G＊（＊はドントケア）の
並列出力がRAMに出力される。

本発明の第二の実施例を第４図に示す。第４図は、ブロ
ック分割数ｈを４にした第一の実施例において通話用メ
モリを各ブロックに付き２面使用した構成例である。11
は制御メモリ15からのアドレス信号により入力情報を振
り分けるランダム分配回路であり、12₀〜_３は入力情報
をｈワードシフトレジスタによりシリアルに転送・蓄積
し、内蔵のlog₂hビットカウンタにより蓄積ワード数を
カウントし、ｈワードが満たされた時点で全情報をパラ
レルにラッチし、出力する直並列変換回路である。13₀₀
〜₃₁は各々m/hワード（m:多重度）の容量を持つRAMブロ
ック、14はｈワード入力情報をラッチし、ｈワードシフ
トレジスタで蓄積、シリアル転送を行う並直列変換回
路、CTR₀〜_３は直並列変換回路から情報がRAMブロック
へ転送されるごとにカウントを行いRAMブロックに書き
込みアドレスを与えるlog₂（m/h）ビットカウンタ、15
は２進で表した出タイムスロット順の下位log₂hビット
を与える制御メモリ、16₀〜_３は各RAMブロックに独立に
出力順序アドレスを与える制御メモリである。

第２図より容易に類推できるため情報の流れと制御方法
を示す図は省略するが、タイムチャート第５図を用いて
１フレーム内で入順αのタイムスロットを出順βに時間
交換する場合を例として説明する。11のランダム分配回
路の入力は、全時間スイッチの入力であり、ランダム分
配回路の出力情報を12₀〜_３の直並列変換回路に接続
し、注目するタイムスロットを制御メモリ15から与える
信号すなわち、βを４で割った剰余に等しい制御信号ｉ
（ｉ＝0,1,2,3）により12_iの直並列変換回路に振り分け
る。各直並列変換回路においては、ランダムに振り分け
られてくる情報の数をカウントし、４ワードの情報を蓄
積した時点で、対応するRAMブロック13_i0（あるいは13
_i1）に一括転送を行なう。13₀₀〜₃₀のRAMブロックの書
き込みは、該シフトレジスタからの転送に同期して４ワ
ードを一単位としてカウンタからのシーケンシャルアド
レスに従い、１フレームの情報が13₀₀〜₃₀に全て蓄積さ
れるまで行う。これと同時にRAMブロック13₀₁〜₃₁で
は、前フレームの情報の読み出しを入力タイムスロット
時間の８倍のアクセス時間で１フレームの間だけ連続し
て行う。制御メモリ16_iから対象とする情報の各ブロッ
クへの書き込み順を［β/4］（βを２進で表した場合の
下位２ビットを除く上位のビットに対応）の順序に従っ
てアドレスとして送り、各ブロックにつき１ワードづつ
読み出す。各RAMブロックから読み出した情報は、ブロ
ック順と対応する４ワード並直列変換回路14に転送し、
入力情報速度と同速度で順次出力する。この際ブロック
順の早いものを該並直列変換回路において先に出力する
ワードに対応させることで、出力順で４情報おきにグル
ープに分けた情報は各グループ内の出順の早いものから
一つづつまとめられる。このため、該並直列変換回路か
らは出順に従った情報が出力される。次の１フレームで
は、書き込みを行うブロックと読み出しを行うブロック
を逆にし、ブロック13₀₀〜₃₀を読み出しに、ブロック13
₀₁〜₃₁を書き込みに用い、これら書き込みと読み出しの
動作割り付けはフレームごとに交互に切り換える。

本発明の第三の実施例を第６図に示す。直並列変換回路
17₀〜_３とフレームパルス入力線18を除いた他の回路の
構成、動作は第一の実施例と同様である。18は、フレー
ムの区切を表すフレームパルスを入力する入力線であ
り、直並列変換回路17₀〜_３の並列転送クロック入力部
に接続する。第７図を用いて直並列変換回路17₀〜_３の
動作を説明する。第７図は第一の実施例の機能（a₁毎に
一括書込み）に加えてフレームパルス毎に一括書込みも
行うことを示す。即ち、直並列変換回路17_iはランダム
分配回路５により振り分けられた通話情報を第８図に示
す内蔵のlog₂h（ここでｈは２の倍数としている）ビッ
トカウンタ20によりカウントする。カウンタ値をアドレ
スとして情報を分配回路19_iを用いて第１のラッチ群21
_i0,21_i1,…,21_ih-1に順次振り分けてラッチする、カウ
ンタの値が０に戻る時点でカウンタからのパルスにより
全ｈワード情報をスイッチ22を通してパラレルに第２の
ラッチ群23にラッチし、RAMブロックへ出力する。さら
に注目する入力通話情報フレームｑの次のフレームｑ＋
１の先頭に入力するフレームパルスは18の接続線を通し
て上記内蔵カウンタ20_iおよびRAMブロックにアドレスを
与えるカウンタCTR₀〜_３をリセットするとともに上記カ
ウンタ20_iからのパルスと同時にスイッチ22に作用し
て、ラッチ群21に蓄積されている０〜ｈ−１ワードの情
報をパラレルに第２のラッチ群23に転送する。したがっ
て、入力情報フレームの最後に直並列変換回路17₀〜_３
にｈ＝４ワード未満の通話情報が蓄積されていても、そ
れらの情報は次フレームの情報と独立にRAMブロックに
取り込まれる。

尚、第三の実施例は第一の実施例に適用した場合につい
て説明したが、同様にして第二の実施例に適用可能であ
る。

以上、第一、第二、第三の実施例では、RAMを４ブロッ
クに分割したｈ＝４の例を説明したが分割数ｈは２以上
の整数であれば任意の数をとり得る。そして分割ブロッ
ク数を増す構成は第一、第二、第三の実施例においてｈ
を大きな値とする構成ばかりでなく、直並列変換回路及
びブロックRAMの部分に本発明の第一、第二の実施例に
示した構成を対応させて置くことも実現できる。

尚本発明は、周知の機能を持つモジュール、LSI等およ
び、多入力RAMを接続した構成で実現できるばかりでな
く、半導体集積回路においても実現可能である。また、
更に高多重を必要とする場合は、複数段の時間スイッチ
または空間スイッチとの組合せで多重度を高めることが
できる。

以上説明したように、第一の実施例によれば、時間スイ
ッチ内の通話用メモリをブロックに分割し、書き込みに
おいて出順に対応したブロックにブロック分割数に等し
い個数の情報の一括書き込みを行い、各ブロック独立に
ブロック内の出順に基づき読み出しを行い、それらの情
報を全ブロックから順次出力することで、メモリの動作
速度をブロック分割数だけ緩和できるため、ブロックメ
モリの動作速度を高速にすることなく、かつメモリを冗
長に使用することなく時間スイッチを高多重化できる利
点がある。また第二の実施例によれば、ブロックメモリ
の冗長性を２倍にし、それぞれに１フレーム時間連続し
て書き込み、読み出しを割り当てるため、フレーム内の
情報は出力においても同一フレームに保存され第一の実
施例において生ずるフレーム間の情報の混合を避けるこ
とができ、またブロックメモリに必要とされる動作速度
を第一の実施例と同一のブロック分割数においてさらに
２分の１にすることができる利点がある。第三の実施例
によれば、１入力情報フレームの終りにおいて各直並列
変換回路のラッチが全て満たされていない場合でも、直
並列変換回路に蓄積された情報をブロックに取り込むこ
とが可能となる。また、RAMブロックに書き込みアドレ
スを与えるカウンタをリセットできる。すなわち、入力
情報フレーム内に直並列変換回路17_iに振り分けられる
ワード数が直並列変換回路17_iのワード数の整数倍に一
致しない場合でも、前処理を施すことなく、全情報の交
換において上記第１、第２の実施例と同様の効果を得る
ことができる。

［発明の効果］以上述べたように本発明によれば、メモリを冗長に使用
することなく、かつメモリ動作速度を高速化せずに時間
スイッチの多重度を高め、特に、１入力情報フレームの
終りにおいて各直並列変換回路のラッチが全て満たされ
ていない場合でも、直並列変換回路に蓄積された情報を
ブロックに取り込むことを可能にし得る時間交換方法及
び時間交換スイッチを提供することができる。

【図面の簡単な説明】

第１図は本発明の第一の実施例の構成説明図、第２図は
本発明第一の実施例の情報の流れと制御方式説明図、第
３図は本発明の第一の実施例のタイムチャート、第４図
は本発明の第二の実施例の説明図、第５図は本発明の第
二の実施例のタイムチャート、第６図は本発明の第三の
実施例の説明図、第７図は本発明第三の実施例の直並列
変換回路の動作を示すタイムチャート、第８図は本発明
第三の実施例中の直並列変換回路の一例を示す構成説明
図、第９図はRAM1面を用いた従来方式時間スイッチの構
成説明図、第10図はRAMをマトリックス状に配置した従
来方式時間スイッチ構成説明図、第11図及び第12図は第
１図の時間スイッチ構成での第３図の動作例での説明を
行う説明図、第13図は本発明に係るランダム分配回路の
一例を示す回路図、第14図は本発明に係る時間スイッチ
及び従来の時間スイッチの一例を示す構成説明図、第15
図本発明に係る直並列変換回路の一例を示す構成説明図
及びタイミングチャートである。 1,3……通話用メモリとしてのRAM、2,4,9,10,15,16……
制御メモリ、5,11……ランダム分配回路、6,12,17……
直並列変換回路、8,14……並直列変換回路、20,35……
カウンタ、7,13……RAMブロック、18……フレームパル
ス入力線、19……通話情報分配回路、21,23……ラッ
チ、22……転送スイッチ。

Claims

【特許請求の範囲】

【請求項１】２進で表した出タイムスロット順の下位の
log₂hビットを与える第１の制御メモリと、この第１の制御メモリから与えられるアドレス信号によ
り、スイッチの入力線に接続される入力線の入力情報を
ｈ本の出力線のいづれかに振り分けるランダム分配回路
と、このランダム分配回路により振り分けられた入力情報を
ｈワードシフトレジスタにより順次転送・蓄積し、内蔵
のlog₂hビットカウンタにより蓄積ワード数をカウント
し、ｈワードが蓄積された時点で入力情報ｈワードを並
列にラッチし、出力するｈ個の直並列変換回路と、前記ｈ個の直並列変換回路とそれぞれ接続される、それ
ぞれ（m/h）ワード（ｍは多重度）の容量を持つｈ個のR
AMブロックと、前記各直並列変換回路から前記RAMブロックへの情報の
転送回数をカウントし、その値を書き込みアドレスとし
て前記RAMブロックに独立に与えるｈ個のlog₂（m/h）ビ
ットカウンタと、このRAMブロックに接続され、ｈ個のRAMブロックから各
１ワード読み出される全ｈワードの情報を並列にラッチ
・蓄積し、その直列転送出力をスイッチの出力線に出力
する並直列変換回路と、前記ｈ個のRAMブロックに接続し、２進で表した出タイ
ムスロット順の上位log₂（m/h）ビットの順に、入力情
報のRAMブロックへの書き込み順を、RAMブロックへ読み
出しアドレスとして各ブロック独立に与える第２の制御
メモリ、を具備する時間スイッチを用い、前記ランダム分配回路により入力情報を各直並列変換に
分配し、この直並列分配回路にｈワードの蓄積後あるい
は、入力情報フレームのフレームパルス毎に、一括して
各RAMブロックに転送して書き込みを行い、各RAMブロッ
クから出力順序に従って読み出しを行い、ｈ個のRAMブ
ロックから各１ワード読み出されたｈワードの情報を並
直列変換回路に転送し、１ワードづつ順次出力すること
を特徴とする時間交換方法。
【請求項２】２進で表した出タイムスロット順の下位の
log₂hビットを与える第１の制御メモリと、この第１の制御メモリから与えられるアドレス信号によ
り、スイッチの入力線に接続される入力線の入力情報を
ｈ本の出力線のいづれかに振り分けるランダム分配回路
と、このランダム分配回路により振り分けられた入力情報を
ｈワードシフトレジスタにより順次転送・蓄積し、内蔵
のlog₂hビットカウンタにより蓄積ワード数をカウント
し、ｈワードが蓄積された時点で入力情報ｈワードを並
列にラッチし、出力するｈ個の直並列変換回路と、前記ｈ個の直並列変換回路とそれぞれ接続される、それ
ぞれ（m/h）ワード（ｍは多重度）の容量を持つｈ個のR
AMブロックと、前記各直並列変換回路から前記RAMブロックへの情報の
転送回数をカウントし、その値を書き込みアドレスとし
て前記RAMブロックに独立に与えるｈ個のlog₂（m/h）ビ
ットカウンタと、このRAMブロックに接続され、ｈ個のRAMブロックから各
１ワード読み出される全ｈワードの情報を並列にラッチ
・蓄積し、その直列転送出力をスイッチの出力線に出力
する並直列変換回路と、前記ｈ個のRAMブロックに接続し、２進で表した出タイ
ムスロット順の上位log₂（m/h）ビットの順に、入力情
報のRAMブロックへの書き込み順を、RAMブロックへ読み
出しアドレスとして各ブロック独立に与える第２の制御
メモリ、を具備することを特徴とする時間スイッチ。
【請求項３】直並列変換回路として、直並列変換回路の
並列転送部に接続され、入力情報フレームの終わりにお
いて各直並列変換回路のラッチが全て満たされていない
場合でも、直並列変換回路に蓄積された情報を出力する
パルスを入力する入力線を有する直並列変換回路を用い
ることを特徴とする特許請求の範囲第２項記載の時間ス
イッチ。