JP2786259B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JP2786259B2 JP2786259B2 JP1156897A JP15689789A JP2786259B2 JP 2786259 B2 JP2786259 B2 JP 2786259B2 JP 1156897 A JP1156897 A JP 1156897A JP 15689789 A JP15689789 A JP 15689789A JP 2786259 B2 JP2786259 B2 JP 2786259B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体素子の製造方法に係り、特に溝埋め込
みによる素子分離領域の形成方法に関する。
みによる素子分離領域の形成方法に関する。
従来、この種の素子分離領域の形成方法について第２
図に従い説明する。尚、第２図は工程図を示す。
図に従い説明する。尚、第２図は工程図を示す。
先ず、Si基板21上に酸化膜22を形成し、ホトリソグラ
フィ技術を以て素子分離領域上の酸化膜22を除去する
（第２図ａ）。
フィ技術を以て素子分離領域上の酸化膜22を除去する
（第２図ａ）。
次に、上記酸化膜22をマスクとして、基板21表面をエ
ッチングして溝23を形成する（第２図ｂ）。
ッチングして溝23を形成する（第２図ｂ）。
その後、上記酸化膜22を除去した後、CVD法により酸
化膜24を生成し、溝23を埋め込む（第２図ｃ）。
化膜24を生成し、溝23を埋め込む（第２図ｃ）。
しかる後、全面に図示略すSOG（Spin On Glass）を塗
布して、このSOGと上記酸化膜24とを全面エッチング
し、溝23内にのみ残し、素子分離領域25を形成していた
（第２図ｄ）。
布して、このSOGと上記酸化膜24とを全面エッチング
し、溝23内にのみ残し、素子分離領域25を形成していた
（第２図ｄ）。
然し乍ら、上述した従来方法においては、開口面積が
大きく且つ深い素子分離用溝23を形成した場合、当該溝
23が酸化膜24及びSOGにより安全に平坦化されないた
め、素子領域迄酸化膜24をエッチングすると、溝23内の
残存酸化膜24が薄くなり、極端な場合には酸化膜23がな
くなってしまう。このため、深い溝24の形成を困難に
し、素子分離性能の向上ができなくなるという問題点が
あった。
大きく且つ深い素子分離用溝23を形成した場合、当該溝
23が酸化膜24及びSOGにより安全に平坦化されないた
め、素子領域迄酸化膜24をエッチングすると、溝23内の
残存酸化膜24が薄くなり、極端な場合には酸化膜23がな
くなってしまう。このため、深い溝24の形成を困難に
し、素子分離性能の向上ができなくなるという問題点が
あった。
本発明の目的は大面積且つ深い素子分離用溝によって
素子分離性能の良好な素子分離領域が形成できる半導体
素子の製造方法を提供するものである。
素子分離性能の良好な素子分離領域が形成できる半導体
素子の製造方法を提供するものである。
本発明は上述した目的を達成するため、半導体基板上
の素子分離予定領域を露出する第１の酸化膜を形成する
工程と、前記素子分離予定領域上を含む半導体基板全面
に窒化膜を形成する工程と、前記窒化膜をエッチング
し、前記第１の酸化膜の側壁にのみ該窒化膜を残存させ
る工程と、露出している前記素子分離予定領域の前記半
導体基板を熱酸化し、第２の酸化膜を形成する工程と、
前記第１及び第２の酸化膜をエッチングマスクとして前
記窒化膜及び該窒化膜下部の前記半導体基板を連続して
エッチングし、前記半導体基板に素子分離溝を形成する
工程と、前記素子分離溝を含む前記半導体基板上全面に
第３の酸化膜を形成する工程と、前記第１、第２及び第
３の酸化膜をエッチングし、該素子分離予定領域に素子
分離膜を形成する工程であって、前記素子分離予定領域
を除く前記半導体基板表面が露出され、かつ該露出され
た半導体基板表面と略一致した表面を有するよう前記素
子分離予定領域に前記第２及び第３の酸化膜を残存さ
せ、前記素子分離膜を形成する工程とを含むものであ
る。
の素子分離予定領域を露出する第１の酸化膜を形成する
工程と、前記素子分離予定領域上を含む半導体基板全面
に窒化膜を形成する工程と、前記窒化膜をエッチング
し、前記第１の酸化膜の側壁にのみ該窒化膜を残存させ
る工程と、露出している前記素子分離予定領域の前記半
導体基板を熱酸化し、第２の酸化膜を形成する工程と、
前記第１及び第２の酸化膜をエッチングマスクとして前
記窒化膜及び該窒化膜下部の前記半導体基板を連続して
エッチングし、前記半導体基板に素子分離溝を形成する
工程と、前記素子分離溝を含む前記半導体基板上全面に
第３の酸化膜を形成する工程と、前記第１、第２及び第
３の酸化膜をエッチングし、該素子分離予定領域に素子
分離膜を形成する工程であって、前記素子分離予定領域
を除く前記半導体基板表面が露出され、かつ該露出され
た半導体基板表面と略一致した表面を有するよう前記素
子分離予定領域に前記第２及び第３の酸化膜を残存さ
せ、前記素子分離膜を形成する工程とを含むものであ
る。
本発明においては、第１の酸化膜の開口部における半
導体基板を熱酸化して形成した第２の酸化膜及び第１の
酸化膜をマスクとして窒化膜及び半導体基板をエッチン
グし、大面積の素子分離領域の周辺部のみに分離用溝を
形成するので、大面積の素子分離領域における段差は、
分離用溝の深さに関係なく小さくなり、平坦化が容易と
なる。
導体基板を熱酸化して形成した第２の酸化膜及び第１の
酸化膜をマスクとして窒化膜及び半導体基板をエッチン
グし、大面積の素子分離領域の周辺部のみに分離用溝を
形成するので、大面積の素子分離領域における段差は、
分離用溝の深さに関係なく小さくなり、平坦化が容易と
なる。
以下、本発明方法に係わる一実施例を第１図に基づい
て説明する。尚、第１図は製造工程図を示す。
て説明する。尚、第１図は製造工程図を示す。
先ず、Si基板１上に、5000〜10000Å厚の酸化膜２をH
2/O2雰囲気中で形成した後、ホトリソグラフィ技術によ
ってSi基板１の素子分離領域上の酸化膜２をエッチング
除去し、狭い幅及び広い幅の開口部2a,2bを形成する
（第１図ａ）。
2/O2雰囲気中で形成した後、ホトリソグラフィ技術によ
ってSi基板１の素子分離領域上の酸化膜２をエッチング
除去し、狭い幅及び広い幅の開口部2a,2bを形成する
（第１図ａ）。
次に、CVD法により全面に窒化膜３を3000〜10000Å厚
成長させる（第１図ｂ）。
成長させる（第１図ｂ）。
続いて、異方性エッチングによって窒化膜３をエッチ
ングし、上記酸化膜２の側面、即ち開口部2a,2bの側面
に窒化膜３を残す。この場合、狭い幅の開口部2aは窒化
膜３により完全に埋め込まれる（第１図ｃ）。
ングし、上記酸化膜２の側面、即ち開口部2a,2bの側面
に窒化膜３を残す。この場合、狭い幅の開口部2aは窒化
膜３により完全に埋め込まれる（第１図ｃ）。
その後、1000℃のH2/O2雰囲気で熱酸化を行ない、広
い幅の開口部2bに選択的に5000〜10000Å厚の酸化膜４
を形成する（第１図ｄ）。
い幅の開口部2bに選択的に5000〜10000Å厚の酸化膜４
を形成する（第１図ｄ）。
そして、上記酸化膜2,4をマスクとして、窒化膜３及
びSi基板１を連続してエッチングし、Si基板１に0.5〜
２μｍの溝５を形成する（第１図ｅ）。
びSi基板１を連続してエッチングし、Si基板１に0.5〜
２μｍの溝５を形成する（第１図ｅ）。
その後、減圧CVD法又はプラズマ励起により全面に酸
化膜６を堆積させ、溝５を完全に埋め込む。このとき、
広い幅の開口部2bにおける酸化膜６の段差は、溝５の深
さに関係なく、酸化膜２と酸化膜４とで決定される。例
えば、酸化膜2,4が6000Å厚の場合、段差は0.4μｍ程度
となる（第１図ｆ）。
化膜６を堆積させ、溝５を完全に埋め込む。このとき、
広い幅の開口部2bにおける酸化膜６の段差は、溝５の深
さに関係なく、酸化膜２と酸化膜４とで決定される。例
えば、酸化膜2,4が6000Å厚の場合、段差は0.4μｍ程度
となる（第１図ｆ）。
次いで、全面に、3000〜10000Å厚のSOG7を塗布し、
広い幅の開口部2bを平坦化する（第１図ｇ）。
広い幅の開口部2bを平坦化する（第１図ｇ）。
最後に、上記SOG7と酸化膜６とのエッチングレートが
概ね等しくなるような条件下でエッチバックし、周辺を
溝５で囲まれた大面積の素子分離領域８及び狭い素子分
離領域９が同時に得られる。このとき、大面積の素子分
離領域８内部に残っている酸化膜４は、上記酸化膜2,4
が共に6000Å厚の場合で1500Å厚程度となる（第１図
ｈ）。
概ね等しくなるような条件下でエッチバックし、周辺を
溝５で囲まれた大面積の素子分離領域８及び狭い素子分
離領域９が同時に得られる。このとき、大面積の素子分
離領域８内部に残っている酸化膜４は、上記酸化膜2,4
が共に6000Å厚の場合で1500Å厚程度となる（第１図
ｈ）。
以上説明したように本発明によれば、大面積の素子分
離領域の周辺部のみに分離用溝を形成するので、大面積
の素子分離領域における段差は、分離用溝の深さに関係
なく小さくでき、平坦化が容易にできる。従って、深い
分離用溝による大面積の素子分離領域が形成でき、素子
分離性能が向上できる等の効果により上述の課題を解決
し得る。
離領域の周辺部のみに分離用溝を形成するので、大面積
の素子分離領域における段差は、分離用溝の深さに関係
なく小さくでき、平坦化が容易にできる。従って、深い
分離用溝による大面積の素子分離領域が形成でき、素子
分離性能が向上できる等の効果により上述の課題を解決
し得る。
第１図は本発明方法に係わる実施例における工程図、第
２図は従来方法の工程図である。 １……Si基板、2,4,6……酸化膜、2a……狭い開口部、2
b……広い開口部、３……窒化膜、５……溝、７……SO
G、8,9……素子分離領域。
２図は従来方法の工程図である。 １……Si基板、2,4,6……酸化膜、2a……狭い開口部、2
b……広い開口部、３……窒化膜、５……溝、７……SO
G、8,9……素子分離領域。
Claims (1)
- 【請求項１】半導体基板上の素子分離予定領域を露出す
る第１の酸化膜を形成する工程と、 前記素子分離予定領域上を含む半導体基板全面に窒化膜
を形成する工程と、 前記窒化膜をエッチングし、前記第１の酸化膜の側壁に
のみ該窒化膜を残存させる工程と、 露出している前記素子分離予定領域の前記半導体基板を
熱酸化し、第２の酸化膜を形成する工程と、 前記第１及び第２の酸化膜をエッチングマスクとして前
記窒化膜及び該窒化膜下部の前記半導体基板を連続して
エッチングし、前記半導体基板に素子分離溝を形成する
工程と、 前記素子分離溝を含む前記半導体基板上全面に第３の酸
化膜を形成する工程と、 前記第１、第２及び第３の酸化膜をエッチングし、該素
子分離予定領域に素子分離膜を形成する工程であって、
前記素子分離予定領域を除く前記半導体基板表面が露出
され、かつ該露出された半導体基板表面と略一致した表
面を有するよう前記素子分離予定領域に前記第２及び第
３の酸化膜を残存させ、前記素子分離膜を形成する工程
とを含むことを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1156897A JP2786259B2 (ja) | 1989-06-21 | 1989-06-21 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1156897A JP2786259B2 (ja) | 1989-06-21 | 1989-06-21 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0323649A JPH0323649A (ja) | 1991-01-31 |
| JP2786259B2 true JP2786259B2 (ja) | 1998-08-13 |
Family
ID=15637785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1156897A Expired - Lifetime JP2786259B2 (ja) | 1989-06-21 | 1989-06-21 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2786259B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5308784A (en) * | 1991-10-02 | 1994-05-03 | Samsung Electronics Co., Ltd. | Semiconductor device and method for making the same |
| KR100389031B1 (ko) * | 2001-06-19 | 2003-06-25 | 삼성전자주식회사 | 트렌치 소자분리 구조를 가지는 반도체 소자의 제조방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60241231A (ja) * | 1984-05-15 | 1985-11-30 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路装置の製法 |
| JPS63128642A (ja) * | 1986-11-18 | 1988-06-01 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP2615652B2 (ja) * | 1987-08-19 | 1997-06-04 | ソニー株式会社 | バイポーラトランジスタの製造方法 |
-
1989
- 1989-06-21 JP JP1156897A patent/JP2786259B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0323649A (ja) | 1991-01-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A072 | Dismissal of procedure |
Free format text: JAPANESE INTERMEDIATE CODE: A073 Effective date: 20040907 |