JPH06163528A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06163528A JPH06163528A JP33560492A JP33560492A JPH06163528A JP H06163528 A JPH06163528 A JP H06163528A JP 33560492 A JP33560492 A JP 33560492A JP 33560492 A JP33560492 A JP 33560492A JP H06163528 A JPH06163528 A JP H06163528A
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- JP
- Japan
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- film
- forming
- silicon nitride
- nitride film
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- Withdrawn
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- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】
【目的】 ＬＯＣＯＳ酸化膜のバーズビークを低減す
る。 【構成】 パッド用酸化シリコン膜１２上に形成した窒
化シリコン膜１３をパターニングして素子分離領域に開
口部１４を形成した後、その上に多結晶シリコン膜１５
をＣＶＤ法により形成し、更に、全面に窒化シリコン膜
１６を形成する。しかる後、全面をエッチングし、開口
部１４の側壁に、窒化シリコン膜１６のエッチング残り
であるサイドウォール１７を形成する。そして、この状
態で熱酸化を行うことにより、フィールド酸化膜１９を
形成する。
る。 【構成】 パッド用酸化シリコン膜１２上に形成した窒
化シリコン膜１３をパターニングして素子分離領域に開
口部１４を形成した後、その上に多結晶シリコン膜１５
をＣＶＤ法により形成し、更に、全面に窒化シリコン膜
１６を形成する。しかる後、全面をエッチングし、開口
部１４の側壁に、窒化シリコン膜１６のエッチング残り
であるサイドウォール１７を形成する。そして、この状
態で熱酸化を行うことにより、フィールド酸化膜１９を
形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関する。
関する。
【０００２】
【従来の技術】半導体の素子分離方法として、窒化膜に
より素子形成領域を保護して素子分離領域（フィールド
部）に厚さ０．５μｍ程度の厚い酸化膜（フィールド酸
化膜）を形成し、隣の素子と電気的に分離するＬＯＣＯ
Ｓ（Local Oxidation of Silicon) 法等の方法が知られ
ている。
より素子形成領域を保護して素子分離領域（フィールド
部）に厚さ０．５μｍ程度の厚い酸化膜（フィールド酸
化膜）を形成し、隣の素子と電気的に分離するＬＯＣＯ
Ｓ（Local Oxidation of Silicon) 法等の方法が知られ
ている。
【０００３】例えば、図２（ａ）に示すように、単結晶
シリコン基板２１表面にパッド用の薄い酸化シリコン膜
２２を熱酸化により形成し、更に、その上に耐酸化性被
膜である窒化シリコン膜２３を形成する。
シリコン基板２１表面にパッド用の薄い酸化シリコン膜
２２を熱酸化により形成し、更に、その上に耐酸化性被
膜である窒化シリコン膜２３を形成する。
【０００４】次に、図２（ｂ）に示すように、素子分離
領域の窒化シリコン膜２３を選択的に除去し、開口部２
４を形成する。
領域の窒化シリコン膜２３を選択的に除去し、開口部２
４を形成する。
【０００５】次に、図２（ｃ）に示すように、熱酸化に
より素子分離層であるフィールド酸化膜２５を形成す
る。
より素子分離層であるフィールド酸化膜２５を形成す
る。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来のＬＯＣＯＳ法では、フィールド酸化膜２５から
のバーズビークが素子形成領域に大きく食い込んで素子
形成領域を狭くするという問題があった。
た従来のＬＯＣＯＳ法では、フィールド酸化膜２５から
のバーズビークが素子形成領域に大きく食い込んで素子
形成領域を狭くするという問題があった。
【０００７】そこで、本発明の目的は、フィールド酸化
膜からのバーズビークの延びを抑えて素子形成領域を広
くすることができる半導体装置の製造方法を提供するこ
とである。
膜からのバーズビークの延びを抑えて素子形成領域を広
くすることができる半導体装置の製造方法を提供するこ
とである。
【０００８】
【課題を解決するための手段】上述した課題を解決する
ために、本発明の半導体装置の製造方法は、半導体基板
上に第１の絶縁層を形成する工程と、前記第１の絶縁層
上に耐酸化性の第１の被膜層を形成する工程と、前記第
１の被膜層を素子分離領域のみ除去して開口部を形成す
る工程と、前記第１の被膜層及び前記第１の絶縁層の上
に第２の絶縁層を形成する工程と、この上に耐酸化性の
第２の被膜層を形成する工程と、前記第１の被膜層の前
記開口部の側壁部にのみ前記第２の被膜層を残置させる
工程と、熱酸化により前記素子分離領域に素子分離層を
形成する工程とを有する。
ために、本発明の半導体装置の製造方法は、半導体基板
上に第１の絶縁層を形成する工程と、前記第１の絶縁層
上に耐酸化性の第１の被膜層を形成する工程と、前記第
１の被膜層を素子分離領域のみ除去して開口部を形成す
る工程と、前記第１の被膜層及び前記第１の絶縁層の上
に第２の絶縁層を形成する工程と、この上に耐酸化性の
第２の被膜層を形成する工程と、前記第１の被膜層の前
記開口部の側壁部にのみ前記第２の被膜層を残置させる
工程と、熱酸化により前記素子分離領域に素子分離層を
形成する工程とを有する。
【０００９】
【作用】本発明の半導体装置の製造方法においては、素
子分離領域に形成された第１の被膜層の開口部の側壁部
に第２の被膜層によるサイドウォールが形成され、この
サイドウォールが熱酸化時の横方向酸化を鈍らせるの
で、バーズビークの延びを従来よりも抑えることができ
る。
子分離領域に形成された第１の被膜層の開口部の側壁部
に第２の被膜層によるサイドウォールが形成され、この
サイドウォールが熱酸化時の横方向酸化を鈍らせるの
で、バーズビークの延びを従来よりも抑えることができ
る。
【００１０】
【実施例】以下、本発明を一実施例につき図１を参照し
て説明する。
て説明する。
【００１１】まず、図１（ａ）に示すように、単結晶シ
リコン基板１１の全面にパッド用の酸化シリコン膜１２
を熱酸化により形成する。そして、その上にＣＶＤ法に
より耐酸化性被膜である窒化シリコン膜１３を形成す
る。
リコン基板１１の全面にパッド用の酸化シリコン膜１２
を熱酸化により形成する。そして、その上にＣＶＤ法に
より耐酸化性被膜である窒化シリコン膜１３を形成す
る。
【００１２】次に、図１（ｂ）に示すように、ホトレジ
スト（図示せず）をマスクとして選択的にエッチングを
行い、素子分離領域の窒化シリコン膜１３を除去して、
開口部１４を形成した後、ホトレジストを除去する。
スト（図示せず）をマスクとして選択的にエッチングを
行い、素子分離領域の窒化シリコン膜１３を除去して、
開口部１４を形成した後、ホトレジストを除去する。
【００１３】次に、図１（ｃ）に示すように、ＣＶＤ法
により絶縁膜、例えば多結晶シリコン膜１５を形成す
る。この時の多結晶シリコン膜１５の膜厚は、酸化シリ
コン膜１２と窒化シリコン膜１３の層膜厚よりも小さく
する。
により絶縁膜、例えば多結晶シリコン膜１５を形成す
る。この時の多結晶シリコン膜１５の膜厚は、酸化シリ
コン膜１２と窒化シリコン膜１３の層膜厚よりも小さく
する。
【００１４】次に、図１（ｄ）に示すように、基板表面
の全面を清浄化した後、ＣＶＤ法により耐酸化性被膜で
ある窒化シリコン膜１６を形成する。この時の窒化シリ
コン膜１６の膜厚は、酸化シリコン膜１２と窒化シリコ
ン膜１３の層膜厚よりも大きくする。
の全面を清浄化した後、ＣＶＤ法により耐酸化性被膜で
ある窒化シリコン膜１６を形成する。この時の窒化シリ
コン膜１６の膜厚は、酸化シリコン膜１２と窒化シリコ
ン膜１３の層膜厚よりも大きくする。
【００１５】次に、図１（ｅ）に示すように、全面をエ
ッチングして、窒化シリコン膜１３上の多結晶シリコン
膜１５を露出させるとともに、開口部１４の側壁部に、
窒化シリコン膜１６のエッチング残りであるサイドウォ
ール１７を形成する。
ッチングして、窒化シリコン膜１３上の多結晶シリコン
膜１５を露出させるとともに、開口部１４の側壁部に、
窒化シリコン膜１６のエッチング残りであるサイドウォ
ール１７を形成する。
【００１６】次に、図１（ｆ）に示すように、熱酸化を
行うことにより、フィールド酸化膜１９を形成する。こ
の時、窒化シリコン膜１３上の多結晶シリコン膜１５も
熱酸化されて酸化シリコン膜１８となる。
行うことにより、フィールド酸化膜１９を形成する。こ
の時、窒化シリコン膜１３上の多結晶シリコン膜１５も
熱酸化されて酸化シリコン膜１８となる。
【００１７】以上の処理により、従来のＬＯＣＯＳ法と
比べてバーズビークの非常に短いフィールド酸化膜１９
を形成することができる。
比べてバーズビークの非常に短いフィールド酸化膜１９
を形成することができる。
【００１８】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、耐酸化性被膜の開口部の側壁に形成されたサイドウ
ォールにより熱酸化時の応力を抑えることができるの
で、従来のＬＯＣＯＳ法と比べてバーズビークを抑えた
素子分離領域を形成することができ、この結果、素子形
成領域を相対的に広くすることができて、更なる微細化
が可能となる。
ば、耐酸化性被膜の開口部の側壁に形成されたサイドウ
ォールにより熱酸化時の応力を抑えることができるの
で、従来のＬＯＣＯＳ法と比べてバーズビークを抑えた
素子分離領域を形成することができ、この結果、素子形
成領域を相対的に広くすることができて、更なる微細化
が可能となる。
【図１】本発明の一実施例による半導体装置の製造方法
を示す断面図である。
を示す断面図である。
【図２】従来のＬＯＣＯＳ法による半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
１１ 単結晶シリコン基板 １２ 酸化シリコン膜（第１の絶縁層） １３ 窒化シリコン膜（第１の被膜層） １４ 開口部 １５ 多結晶シリコン膜（第２の絶縁層） １６ 窒化シリコン膜（第２の被膜層） １７ サイドウォール １８ 酸化シリコン膜 １９ フィールド酸化膜
Claims (1)
- 【請求項１】 半導体基板上に第１の絶縁層を形成する
工程と、 前記第１の絶縁層上に耐酸化性の第１の被膜層を形成す
る工程と、 前記第１の被膜層を素子分離領域のみ除去して開口部を
形成する工程と、 前記第１の被膜層及び前記第１の絶縁層の上に第２の絶
縁層を形成する工程と、 この上に耐酸化性の第２の被膜層を形成する工程と、 前記第１の被膜層の前記開口部の側壁部にのみ前記第２
の被膜層を残置させる工程と、 熱酸化により前記素子分離領域に素子分離層を形成する
工程とを有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33560492A JPH06163528A (ja) | 1992-11-20 | 1992-11-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33560492A JPH06163528A (ja) | 1992-11-20 | 1992-11-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06163528A true JPH06163528A (ja) | 1994-06-10 |
Family
ID=18290444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33560492A Withdrawn JPH06163528A (ja) | 1992-11-20 | 1992-11-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06163528A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5563091A (en) * | 1993-12-14 | 1996-10-08 | Goldstar Electron Co., Ltd. | Method for isolating semiconductor elements |
| US6727161B2 (en) | 2000-02-16 | 2004-04-27 | Cypress Semiconductor Corp. | Isolation technology for submicron semiconductor devices |
| US8358142B2 (en) | 2008-02-27 | 2013-01-22 | Cypress Semiconductor Corporation | Methods and circuits for measuring mutual and self capacitance |
| US9760192B2 (en) | 2008-01-28 | 2017-09-12 | Cypress Semiconductor Corporation | Touch sensing |
| US10025441B2 (en) | 2007-07-03 | 2018-07-17 | Cypress Semiconductor Corporation | Capacitive field sensor with sigma-delta modulator |
-
1992
- 1992-11-20 JP JP33560492A patent/JPH06163528A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5563091A (en) * | 1993-12-14 | 1996-10-08 | Goldstar Electron Co., Ltd. | Method for isolating semiconductor elements |
| US6727161B2 (en) | 2000-02-16 | 2004-04-27 | Cypress Semiconductor Corp. | Isolation technology for submicron semiconductor devices |
| US10025441B2 (en) | 2007-07-03 | 2018-07-17 | Cypress Semiconductor Corporation | Capacitive field sensor with sigma-delta modulator |
| US11549975B2 (en) | 2007-07-03 | 2023-01-10 | Cypress Semiconductor Corporation | Capacitive field sensor with sigma-delta modulator |
| US9760192B2 (en) | 2008-01-28 | 2017-09-12 | Cypress Semiconductor Corporation | Touch sensing |
| US8358142B2 (en) | 2008-02-27 | 2013-01-22 | Cypress Semiconductor Corporation | Methods and circuits for measuring mutual and self capacitance |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000201 |