JPH0738417B2 - 絶縁ゲ−ト型半導体装置およびその製造方法 - Google Patents
絶縁ゲ−ト型半導体装置およびその製造方法Info
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- JPH0738417B2 JPH0738417B2 JP61130661A JP13066186A JPH0738417B2 JP H0738417 B2 JPH0738417 B2 JP H0738417B2 JP 61130661 A JP61130661 A JP 61130661A JP 13066186 A JP13066186 A JP 13066186A JP H0738417 B2 JPH0738417 B2 JP H0738417B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、微細化された絶縁ゲート型トランジスタを
用いて構成される絶縁ゲート型半導体装置およびその製
造方法に関する。
用いて構成される絶縁ゲート型半導体装置およびその製
造方法に関する。
（従来の技術） 半導体装置の分野において、MOS型集積回路の素子の微
細化には目覚ましいものがある。特に、MOSトランジス
タのスイッチング速度の改善の観点からチャネル長の縮
小化が図られている。しかしながら、チャネル長が縮小
されるのに伴い、素子特性の面から次のような問題が生
じている。
細化には目覚ましいものがある。特に、MOSトランジス
タのスイッチング速度の改善の観点からチャネル長の縮
小化が図られている。しかしながら、チャネル長が縮小
されるのに伴い、素子特性の面から次のような問題が生
じている。
まず、一つにはチャネル長が減少するにつれて短チャネ
ル領域でのトランジスタの閾値電圧が浅くなる、いわゆ
るショートチャネル効果が生じる。具体的には、ゲート
チャネル長Ｌと閾値電圧Vthとの関係を示す第７図の特
性曲線図のように、短チャネル領域でトランジスタの閾
値電圧Vthが急激に低下し、素子の製造工程での僅かな
変化によって閾値電圧が大幅に変動する。これはソー
ス、ドレイン領域間の間隔が短くなるため、チャネル領
域おいて、ソース、ドレイン領域の近傍に生じる空乏層
の影響が無視できなくなり、その結果、実効的にチャネ
ル領域表面を反転させるに要するゲート電圧が低くなる
ことにより説明される。一般に、チャネル領域を形成す
る基板の電位はソース領域の電位と等しいか、もしくは
非常に近いので、ソース、ドレイン領域間の電界は集中
的にドレイン領域近傍のチャネル領域表面で強くなる。
従って、閾値電圧の低下に及ぼす影響もこの部分で最も
強くなる。
ル領域でのトランジスタの閾値電圧が浅くなる、いわゆ
るショートチャネル効果が生じる。具体的には、ゲート
チャネル長Ｌと閾値電圧Vthとの関係を示す第７図の特
性曲線図のように、短チャネル領域でトランジスタの閾
値電圧Vthが急激に低下し、素子の製造工程での僅かな
変化によって閾値電圧が大幅に変動する。これはソー
ス、ドレイン領域間の間隔が短くなるため、チャネル領
域おいて、ソース、ドレイン領域の近傍に生じる空乏層
の影響が無視できなくなり、その結果、実効的にチャネ
ル領域表面を反転させるに要するゲート電圧が低くなる
ことにより説明される。一般に、チャネル領域を形成す
る基板の電位はソース領域の電位と等しいか、もしくは
非常に近いので、ソース、ドレイン領域間の電界は集中
的にドレイン領域近傍のチャネル領域表面で強くなる。
従って、閾値電圧の低下に及ぼす影響もこの部分で最も
強くなる。
また、チャネル長が減少するにつれ、ソース、ドレイン
領域間に印加される電圧によりチャネル領域に生じる電
界が強くなり、その結果、チャネル電流によりインパク
トアイオニゼーションの起こる確率が大きくなる。この
インパクトアイオニゼーションで発生するエレクロンま
たはホールの一部は、半導体基板とゲート絶縁物間のエ
ネルギー障壁を越えてゲート絶縁物の中に飛込み、ゲー
ト電極に流れ出してゲート電流を生じさせるが、その一
部はゲート絶縁物内にトラップされて溜る。これにより
トランジスタの閾値電圧の変動、あるいはチャネルコン
ダクタンスの変化等、トランジスタの動作特性が変化
し、デバイスの信頼性を損う大きな原因となる。しかる
にソース、ドレイン領域間の電界は集中的にドレイン領
域近傍のチャネル領域で強くなるため、インパクトアイ
オニゼーションは主としてこの領域で起こる。このよう
なことから、第８図の断面図に示すように、ドレイン領
域を形成する不純物領域のうちチャネル領域に近い領域
に不純物濃度が比較的低い領域を設けたLDD（ライトリ
ー・ドープド・ドレイン）構造のMOSトランジスタが開
発されている。すなわち、第８図において80は例えばＰ
型の半導体基板であり、この基板80中のフィールド絶縁
膜81で分離された素子領域にはソース領域となるＮ型不
純物拡散領域82と83、ドレイン領域となるＮ型不純物拡
散領域84と85が互いに分離して設けられている。ここで
ソース、ドレイン領域を構成するＮ型不純物拡散領域82
ないし85のうち、領域82と84は比較的不純物濃度が高い
N+型領域であり、その濃度は例えば〜1020cm-3程度にさ
れている。これに対して領域83と85は比較的不純物濃度
が低いN-型領域であり、その濃度は例えば〜1018cm-3程
度にされている。これらソース、ドレイン領域間の基板
80上にはゲート絶縁膜86を介してゲート電極87が設けら
れている。そして全面に層間絶縁膜88が設けられると共
に、この絶縁膜88上にはコンタクトホール89を介して前
記ソース、ドレイン領域82、84それぞれと接続されるア
ルミニュームによる配線90が設けられている。
領域間に印加される電圧によりチャネル領域に生じる電
界が強くなり、その結果、チャネル電流によりインパク
トアイオニゼーションの起こる確率が大きくなる。この
インパクトアイオニゼーションで発生するエレクロンま
たはホールの一部は、半導体基板とゲート絶縁物間のエ
ネルギー障壁を越えてゲート絶縁物の中に飛込み、ゲー
ト電極に流れ出してゲート電流を生じさせるが、その一
部はゲート絶縁物内にトラップされて溜る。これにより
トランジスタの閾値電圧の変動、あるいはチャネルコン
ダクタンスの変化等、トランジスタの動作特性が変化
し、デバイスの信頼性を損う大きな原因となる。しかる
にソース、ドレイン領域間の電界は集中的にドレイン領
域近傍のチャネル領域で強くなるため、インパクトアイ
オニゼーションは主としてこの領域で起こる。このよう
なことから、第８図の断面図に示すように、ドレイン領
域を形成する不純物領域のうちチャネル領域に近い領域
に不純物濃度が比較的低い領域を設けたLDD（ライトリ
ー・ドープド・ドレイン）構造のMOSトランジスタが開
発されている。すなわち、第８図において80は例えばＰ
型の半導体基板であり、この基板80中のフィールド絶縁
膜81で分離された素子領域にはソース領域となるＮ型不
純物拡散領域82と83、ドレイン領域となるＮ型不純物拡
散領域84と85が互いに分離して設けられている。ここで
ソース、ドレイン領域を構成するＮ型不純物拡散領域82
ないし85のうち、領域82と84は比較的不純物濃度が高い
N+型領域であり、その濃度は例えば〜1020cm-3程度にさ
れている。これに対して領域83と85は比較的不純物濃度
が低いN-型領域であり、その濃度は例えば〜1018cm-3程
度にされている。これらソース、ドレイン領域間の基板
80上にはゲート絶縁膜86を介してゲート電極87が設けら
れている。そして全面に層間絶縁膜88が設けられると共
に、この絶縁膜88上にはコンタクトホール89を介して前
記ソース、ドレイン領域82、84それぞれと接続されるア
ルミニュームによる配線90が設けられている。
このような構造のMOSトランジスタでは、チャネル領域
に接する部分のドレイン領域が不純物濃度の低いＮ型不
純物拡散領域85にされているので、ソース、ドレイン間
に印加される電圧の一部をこの部分で受け持つことがで
き、ドレイン領域近傍のチャネル領域に集中していた電
界を弱めることができる。従って、上記のようなチャネ
ル長の減少による閾値電圧の変動やデバイスの信頼性を
改善することができる。
に接する部分のドレイン領域が不純物濃度の低いＮ型不
純物拡散領域85にされているので、ソース、ドレイン間
に印加される電圧の一部をこの部分で受け持つことがで
き、ドレイン領域近傍のチャネル領域に集中していた電
界を弱めることができる。従って、上記のようなチャネ
ル長の減少による閾値電圧の変動やデバイスの信頼性を
改善することができる。
しかしながら、第８図のような構造のMOSトランジスタ
にあっては、チャネル領域に接するソース、ドレイン領
域が低濃度の不純物拡散領域で構成されているため、必
然的にその部分の抵抗値が高くなる。このため、トラン
ジスタのスイッチング速度が低下し、高速性を損う原因
となる。このトランジスタのソース、ドレイン領域の低
濃度化による抵抗値の増大現象は、特にトランジスタが
何段にもわたって直列接続された場合に著しく、動作速
度を大幅に低下させることになる。
にあっては、チャネル領域に接するソース、ドレイン領
域が低濃度の不純物拡散領域で構成されているため、必
然的にその部分の抵抗値が高くなる。このため、トラン
ジスタのスイッチング速度が低下し、高速性を損う原因
となる。このトランジスタのソース、ドレイン領域の低
濃度化による抵抗値の増大現象は、特にトランジスタが
何段にもわたって直列接続された場合に著しく、動作速
度を大幅に低下させることになる。
第９図は、上記のようにソース、ドレイン領域それぞれ
が高濃度拡散領域と低濃度拡散領域とで構成された２個
のエンハンスメント型ＮチャネルMOSトランジスタ101お
よび102と、負荷用のデプレッション型ＮチャネルMOSト
ランジスタ103を用いて２入力のNAND回路を構成した場
合の素子構造を示す断面図である。図において110はＰ
型半導体基板、111および112は一方のMOSトランジスタ1
02のソース領域を構成する高濃度および低濃度のＮ型不
純物拡散領域、113および114はこのMOSトランジスタ102
のドレイン領域を構成する高濃度および低濃度のＮ型不
純物拡散領域、115はこのMOSトランジスタ102のゲート
電極、116および117は他方のMOSトランジスタ101のソー
ス領域を構成する高濃度および低濃度のＮ型不純物拡散
領域、118および119はこのMOSトランジスタ101のドレイ
ン領域を構成する高濃度および低濃度のＮ型不純物拡散
領域、120はこのMOSトランジスタ101のゲート電極、121
は負荷用のMOSトランジスタ103のソース領域であるＮ型
不純物拡散領域、122はこのMOSトランジスタ103のドレ
イン領域であるＮ型不純物拡散領域、123はこのMOSトラ
ンジスタ103のチャネル拡散領域、124はゲート電極であ
る。そして上記Ｎ型不純物拡散領域122は高電位の電源
電圧VDDに、Ｎ型不純物拡散領域111は低電位の電源電圧
VSSにそれぞれ接続され、ゲート電極120、115には入力
信号A1、A2がそれぞれ入力され、Ｎ型不純物拡散領域11
3と116が共通接続され、さらにゲート電極124とＮ型不
純物拡散領域121および118が共通接続されてここから上
記入力信号A1、A2に応じた論理の出力信号Voutが取り出
されるようになっている。
が高濃度拡散領域と低濃度拡散領域とで構成された２個
のエンハンスメント型ＮチャネルMOSトランジスタ101お
よび102と、負荷用のデプレッション型ＮチャネルMOSト
ランジスタ103を用いて２入力のNAND回路を構成した場
合の素子構造を示す断面図である。図において110はＰ
型半導体基板、111および112は一方のMOSトランジスタ1
02のソース領域を構成する高濃度および低濃度のＮ型不
純物拡散領域、113および114はこのMOSトランジスタ102
のドレイン領域を構成する高濃度および低濃度のＮ型不
純物拡散領域、115はこのMOSトランジスタ102のゲート
電極、116および117は他方のMOSトランジスタ101のソー
ス領域を構成する高濃度および低濃度のＮ型不純物拡散
領域、118および119はこのMOSトランジスタ101のドレイ
ン領域を構成する高濃度および低濃度のＮ型不純物拡散
領域、120はこのMOSトランジスタ101のゲート電極、121
は負荷用のMOSトランジスタ103のソース領域であるＮ型
不純物拡散領域、122はこのMOSトランジスタ103のドレ
イン領域であるＮ型不純物拡散領域、123はこのMOSトラ
ンジスタ103のチャネル拡散領域、124はゲート電極であ
る。そして上記Ｎ型不純物拡散領域122は高電位の電源
電圧VDDに、Ｎ型不純物拡散領域111は低電位の電源電圧
VSSにそれぞれ接続され、ゲート電極120、115には入力
信号A1、A2がそれぞれ入力され、Ｎ型不純物拡散領域11
3と116が共通接続され、さらにゲート電極124とＮ型不
純物拡散領域121および118が共通接続されてここから上
記入力信号A1、A2に応じた論理の出力信号Voutが取り出
されるようになっている。
このような素子構造を持つ２入力NAND回路の等価回路を
第10図に示す。第10図において、MOSトランジスタ101、
102のソース、ドレインに三角印を付した箇所が上記の
ような低濃度Ｎ型不純物拡散領域を持つ構造にされ、こ
の部分で抵抗値が高くなっている。この２入力NAND回路
では、入力信号A1、A2として例えば“0"レベルまたは
“1"レベルの論理レベルに対応してVSSまたはVDDの電圧
が入力され、出力信号Voutとして両入力信号A1、A2のNA
ND論理信号が出力される。すなわち、電源電圧VDD、VSS
として例えば通常の5Vおよび0Vが使用される場合、信号
A1をゲート入力とするエンハンスメント型MOSトランジ
スタ101のドレイン領域側には、デプレッション型MOSト
ランジスタ103を介して5Vの電圧が印加され、入力信号A
1、A2の論理レベルに応じてMOSトランジスタ101、102が
導通制御され、MOSトランジスタ101、102が共に導通し
た場合には出力信号Voutとして0Vが出力され、MOSトラ
ンジスタ101、102のうちいずれか一方が非導通の場合に
は出力信号Voutとして5Vが出力される。ここで上記両MO
Sトランジスタ101、102はそれぞれLDD構造にされている
ので、各ソース、ドレイン領域部分でそれぞれ高い抵抗
値を持つことになる。そしてこれら抵抗は信号Voutの出
力端子とVSSとの間に直列接続されることになり、これ
らの抵抗はVoutが例えば5Vから0Vに変化する時の時定数
を大きくする。従って、このNAND回路の動作速度は著し
く低下することになる。この速度低下は、信号Voutの出
力端子とVSSとの間に直列接続されるMOSトランジスタの
数が増加するのに伴って増す。このようなことはデプレ
ッション型の負荷用MOSトランジスタを使用する回路の
みならず、高電位の電源電圧VDD側にＰチャネルMOSトラ
ンジスタを設けるようにしたCMOS構造の回路でも同様で
ある。
第10図に示す。第10図において、MOSトランジスタ101、
102のソース、ドレインに三角印を付した箇所が上記の
ような低濃度Ｎ型不純物拡散領域を持つ構造にされ、こ
の部分で抵抗値が高くなっている。この２入力NAND回路
では、入力信号A1、A2として例えば“0"レベルまたは
“1"レベルの論理レベルに対応してVSSまたはVDDの電圧
が入力され、出力信号Voutとして両入力信号A1、A2のNA
ND論理信号が出力される。すなわち、電源電圧VDD、VSS
として例えば通常の5Vおよび0Vが使用される場合、信号
A1をゲート入力とするエンハンスメント型MOSトランジ
スタ101のドレイン領域側には、デプレッション型MOSト
ランジスタ103を介して5Vの電圧が印加され、入力信号A
1、A2の論理レベルに応じてMOSトランジスタ101、102が
導通制御され、MOSトランジスタ101、102が共に導通し
た場合には出力信号Voutとして0Vが出力され、MOSトラ
ンジスタ101、102のうちいずれか一方が非導通の場合に
は出力信号Voutとして5Vが出力される。ここで上記両MO
Sトランジスタ101、102はそれぞれLDD構造にされている
ので、各ソース、ドレイン領域部分でそれぞれ高い抵抗
値を持つことになる。そしてこれら抵抗は信号Voutの出
力端子とVSSとの間に直列接続されることになり、これ
らの抵抗はVoutが例えば5Vから0Vに変化する時の時定数
を大きくする。従って、このNAND回路の動作速度は著し
く低下することになる。この速度低下は、信号Voutの出
力端子とVSSとの間に直列接続されるMOSトランジスタの
数が増加するのに伴って増す。このようなことはデプレ
ッション型の負荷用MOSトランジスタを使用する回路の
みならず、高電位の電源電圧VDD側にＰチャネルMOSトラ
ンジスタを設けるようにしたCMOS構造の回路でも同様で
ある。
（発明が解決しようとする問題点） 上述したように、従来の絶縁ゲート型半導体装置は、微
細化すると各トランジスタの特性を損ったり、動作速度
が低下したりする欠点がある。
細化すると各トランジスタの特性を損ったり、動作速度
が低下したりする欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的とするところは、微細化された絶縁ゲー
ト型トランジスタを使用する半導体装置において、各ト
ランジスタの特性を損うことなしに動作速度の向上を図
ることができる絶縁ゲート型半導体装置およびその製造
方法を提供することにある。
あり、その目的とするところは、微細化された絶縁ゲー
ト型トランジスタを使用する半導体装置において、各ト
ランジスタの特性を損うことなしに動作速度の向上を図
ることができる絶縁ゲート型半導体装置およびその製造
方法を提供することにある。
［発明の構成］ （問題点を解決するための手段と作用） この発明では、出力端子に直接に接続されたＮチャネル
トランジスタのドレイン領域の一部を不純物濃度が比較
的低い第１の拡散領域で構成し、このＮチャネルトラン
ジスタのソース領域を不純物濃度が上記第１の拡散領域
より比較的高い第２の拡散領域で構成し、このＮチャネ
ルトランジスタと低電位との間に接続される他のＮチャ
ネルトランジスタのドレイン領域およびソース領域それ
ぞれを上記第２の拡散領域で構成するようにしている。
トランジスタのドレイン領域の一部を不純物濃度が比較
的低い第１の拡散領域で構成し、このＮチャネルトラン
ジスタのソース領域を不純物濃度が上記第１の拡散領域
より比較的高い第２の拡散領域で構成し、このＮチャネ
ルトランジスタと低電位との間に接続される他のＮチャ
ネルトランジスタのドレイン領域およびソース領域それ
ぞれを上記第２の拡散領域で構成するようにしている。
すなわち、微細化された絶縁ゲート型トランジスタにお
いて、インパクトアイオニゼーションが問題となるのは
ドレイン領域に高電位である電源電圧が直接印加される
部分のみであることに着目し、高電位の電源電圧が直接
印加される位置である出力端子に直接に接続されたＮチ
ャネルトランジスタのドレイン領域の一部を不純物濃度
が比較的低い拡散領域で構成することにより、出力端子
と低電位の電源との間に挿入される抵抗の値を大幅に減
少させ、これにより回路の動作速度を向上させるように
している。
いて、インパクトアイオニゼーションが問題となるのは
ドレイン領域に高電位である電源電圧が直接印加される
部分のみであることに着目し、高電位の電源電圧が直接
印加される位置である出力端子に直接に接続されたＮチ
ャネルトランジスタのドレイン領域の一部を不純物濃度
が比較的低い拡散領域で構成することにより、出力端子
と低電位の電源との間に挿入される抵抗の値を大幅に減
少させ、これにより回路の動作速度を向上させるように
している。
（実施例） 以下、この発明の一実施例について図面を参照してを説
明する。第１図はこの発明による絶縁ゲート型半導体装
置の素子構造を示す断面図で、この発明を２入力NAND回
路に適用したものである。図において、10はＰ型半導体
基板である。この基板10はフィールド絶縁膜11で分離さ
れ、三箇所の素子領域12、13、14が形成されている。こ
のうち一つの素子領域12には不純物濃度が比較的高くさ
れ、MOSトランジスタのソース、ドレイン領域となる一
対のＮ型不純物拡散領域15および16が互いに分離して形
成され、さらにＮ型不純物領域15および16のチャネル領
域側には、これらの領域に接するように不純物濃度が比
較的低く設定されたＮ型不純物拡散領域15Bおよび16Bが
形成されている。これら領域15および16間の基板10上に
は図示しないゲート絶縁膜を介してゲート電極17が設け
られている。素子領域13には、不純物濃度が比較的高く
され、MOSトランジスタのソース、ドレイン領域となる
一対のＮ型不純物拡散領域18および19が互いに分離して
形成され、さらにドレイン領域となる一方のＮ型不純物
拡散領域19のチャネル領域側には、この領域19と接する
ように、ドレイン領域の一部となり不純物濃度が比較的
低くされたＮ型不純物拡散領域20が形成されている。ま
た、ソース領域となる一方の不純物拡散領域18のチャネ
ル側にはこの領域18と接するようにＮ型不純物拡散領域
18Bが形成されている。そして上記領域18および20間の
基板10上には、図示しないゲート絶縁膜を介してゲート
電極21が設けられている。さらに残りの素子領域14に
は、不純物濃度が比較的高くされ、MOSトランジスタの
ソース、ドレイン領域となる一対のＮ型不純物拡散領域
22および23が互いに分離して形成されている。上記両領
域22と23間の基板10には、基板と逆導電型、すなわちＮ
型の不純物拡散領域24が形成されている。また領域22お
よび23間の基板10上には、図示しないゲート絶縁膜を介
してゲート電極25が設けられている。ここで上記各Ｎ型
不純物拡散領域のうち、領域15,16,18,19,22,23は不純
物濃度が比較的高く設定されており、その濃度が例えば
〜1020cm-3程度にされ、上記Ｎ型不純物拡散領域20は不
純物濃度が比較的低く設定され、その濃度が例えば〜10
18cm-3程度にされており、上記Ｎ型不純物拡散領域15B,
16B,18Bは不純物濃度が比較的低く設定され、その濃度
が例えば〜1019cm-3程度に設定されている。
明する。第１図はこの発明による絶縁ゲート型半導体装
置の素子構造を示す断面図で、この発明を２入力NAND回
路に適用したものである。図において、10はＰ型半導体
基板である。この基板10はフィールド絶縁膜11で分離さ
れ、三箇所の素子領域12、13、14が形成されている。こ
のうち一つの素子領域12には不純物濃度が比較的高くさ
れ、MOSトランジスタのソース、ドレイン領域となる一
対のＮ型不純物拡散領域15および16が互いに分離して形
成され、さらにＮ型不純物領域15および16のチャネル領
域側には、これらの領域に接するように不純物濃度が比
較的低く設定されたＮ型不純物拡散領域15Bおよび16Bが
形成されている。これら領域15および16間の基板10上に
は図示しないゲート絶縁膜を介してゲート電極17が設け
られている。素子領域13には、不純物濃度が比較的高く
され、MOSトランジスタのソース、ドレイン領域となる
一対のＮ型不純物拡散領域18および19が互いに分離して
形成され、さらにドレイン領域となる一方のＮ型不純物
拡散領域19のチャネル領域側には、この領域19と接する
ように、ドレイン領域の一部となり不純物濃度が比較的
低くされたＮ型不純物拡散領域20が形成されている。ま
た、ソース領域となる一方の不純物拡散領域18のチャネ
ル側にはこの領域18と接するようにＮ型不純物拡散領域
18Bが形成されている。そして上記領域18および20間の
基板10上には、図示しないゲート絶縁膜を介してゲート
電極21が設けられている。さらに残りの素子領域14に
は、不純物濃度が比較的高くされ、MOSトランジスタの
ソース、ドレイン領域となる一対のＮ型不純物拡散領域
22および23が互いに分離して形成されている。上記両領
域22と23間の基板10には、基板と逆導電型、すなわちＮ
型の不純物拡散領域24が形成されている。また領域22お
よび23間の基板10上には、図示しないゲート絶縁膜を介
してゲート電極25が設けられている。ここで上記各Ｎ型
不純物拡散領域のうち、領域15,16,18,19,22,23は不純
物濃度が比較的高く設定されており、その濃度が例えば
〜1020cm-3程度にされ、上記Ｎ型不純物拡散領域20は不
純物濃度が比較的低く設定され、その濃度が例えば〜10
18cm-3程度にされており、上記Ｎ型不純物拡散領域15B,
16B,18Bは不純物濃度が比較的低く設定され、その濃度
が例えば〜1019cm-3程度に設定されている。
そして、上記Ｎ型不純物拡散領域23は高電位の電源電圧
VDDに、Ｎ型不純物拡散領域15は低電位の電源電圧VSSに
それぞれ接続され、ゲート電極21、17には入力信号A1、
A2がそれぞれ入力され、Ｎ型不純物拡散領域16と18が共
通接続され、さらにゲート電極25とＮ型不純物拡散領域
22および19が共通接続されてここから上記入力信号A1、
A2に応じた論理の出力信号Voutが取り出されるようにな
っている。
VDDに、Ｎ型不純物拡散領域15は低電位の電源電圧VSSに
それぞれ接続され、ゲート電極21、17には入力信号A1、
A2がそれぞれ入力され、Ｎ型不純物拡散領域16と18が共
通接続され、さらにゲート電極25とＮ型不純物拡散領域
22および19が共通接続されてここから上記入力信号A1、
A2に応じた論理の出力信号Voutが取り出されるようにな
っている。
第２図は、上記実施例半導体装置の等価回路図である。
図においてMOSトランジスタ31は前記素子領域13に形成
され、ゲートに信号A1が供給されるエンハンスメント型
のものであり、同様にMOSトランジスタ32は前記素子領
域12に形成され、ゲートに信号A2が供給されるエンハン
スメント型のものであり、さらにMOSトランジスタ33は
前記素子領域14に形成され、ゲートがソースに接続され
た負荷用のデプレッション型のものである。
図においてMOSトランジスタ31は前記素子領域13に形成
され、ゲートに信号A1が供給されるエンハンスメント型
のものであり、同様にMOSトランジスタ32は前記素子領
域12に形成され、ゲートに信号A2が供給されるエンハン
スメント型のものであり、さらにMOSトランジスタ33は
前記素子領域14に形成され、ゲートがソースに接続され
た負荷用のデプレッション型のものである。
このような２入力NAND回路において、図中丸印を付して
示すように、出力信号Voutの端子に直接接続されている
ＮチャネルMOSトランジスタ31のドレインのみが上記の
ような不純物濃度が比較的低く設定されたＮ型不純物拡
散領域20を持つ構造にされ、図中四角印を付して示した
ソースならびにドレインのチャネル領域に接した部分は
上記Ｎ型不純物拡散領域20よりも約一桁濃度を高くした
Ｎ型不純物拡散領域15B,16B,18Bを持つ構造にされ、Ｎ
型不純物拡散領域20でのみ抵抗値が高くなっている。こ
のため、信号Voutの出力端子とVSSとの間に接続される
抵抗は主としてＮ型不純物拡散領域20に起因するものの
みとなり、例えばVoutを5Vから0Vに変化させる際の時定
数を従来よりも十分に小さくすることができる。従っ
て、動作の高速化を達成することができる。また、Ｎ型
不純物拡散領域15B,16B,18Bは、Ｎ型不純物拡散領域15,
16,18,19,22,23よりも低濃度の不純物拡散層で構成され
るため、後工程での熱処理工程による不純物の拡散が抑
えられ浅い接合が実現されるため、素子の微細化に取り
有利となる。
示すように、出力信号Voutの端子に直接接続されている
ＮチャネルMOSトランジスタ31のドレインのみが上記の
ような不純物濃度が比較的低く設定されたＮ型不純物拡
散領域20を持つ構造にされ、図中四角印を付して示した
ソースならびにドレインのチャネル領域に接した部分は
上記Ｎ型不純物拡散領域20よりも約一桁濃度を高くした
Ｎ型不純物拡散領域15B,16B,18Bを持つ構造にされ、Ｎ
型不純物拡散領域20でのみ抵抗値が高くなっている。こ
のため、信号Voutの出力端子とVSSとの間に接続される
抵抗は主としてＮ型不純物拡散領域20に起因するものの
みとなり、例えばVoutを5Vから0Vに変化させる際の時定
数を従来よりも十分に小さくすることができる。従っ
て、動作の高速化を達成することができる。また、Ｎ型
不純物拡散領域15B,16B,18Bは、Ｎ型不純物拡散領域15,
16,18,19,22,23よりも低濃度の不純物拡散層で構成され
るため、後工程での熱処理工程による不純物の拡散が抑
えられ浅い接合が実現されるため、素子の微細化に取り
有利となる。
さらに、トランジスタの微細化によるドレイン領域近傍
でのインパクトアイオニゼーションによる特性の劣化が
最も問題になる出力信号Voutに直接接続されたMOSトラ
ンジスタ31については、そのドレイン領域が低濃度のＮ
型不純物拡散領域20によるLDD構造にされており、ホッ
トキャリアによる劣化の少ない最適な構造にされている
ので、ホットキャリアの発生による信頼性の低下を防止
することができる。
でのインパクトアイオニゼーションによる特性の劣化が
最も問題になる出力信号Voutに直接接続されたMOSトラ
ンジスタ31については、そのドレイン領域が低濃度のＮ
型不純物拡散領域20によるLDD構造にされており、ホッ
トキャリアによる劣化の少ない最適な構造にされている
ので、ホットキャリアの発生による信頼性の低下を防止
することができる。
第３図は、上記実施例の装置を３入力NAND回路に実施し
た場合の等価回路図である。この実施例による回路で
は、前記第２図回路における信号A2がゲートに供給され
るMOSトランジスタ32とVssとの間に、ソース、ドレイン
領域がMOSトランジスタ32と同様に高濃度（1020cm-3）
のＮ型不純物拡散領域とチャネルに接続される比較的低
濃度（1019cm-3）のＮ型不純物拡散領域とで構成された
エンハンスメント型のＮチャネルMOSトランジスタ34を
挿入し、このMOSトランジスタ34のゲートに入力信号A3
を供給するようにしたものである。この場合にも信号Vo
utの出力端子とVssとの間に接続される抵抗はMOSトラン
ジスタ31のドレイン部分のＮ型不純物拡散領域20に起因
する抵抗だけが高くなり、Voutを例えば5Vから0Vに変化
させる時の時定数を従来よりも十分に小さくすることが
でき、これにより動作の高速化を達成することができ
る。さらにトランジスタの微細化によるドレイン領域近
傍でのインパクトアイオニゼーションによる特性の劣化
についても、この問題が最も大きい出力信号Voutに直接
に接続されたMOSトランジスタ31については、そのドレ
イン領域がＮ型不純物拡散領域20で構成されたLDD構造
にされているので、ホットキャリアの発生による信頼性
の低下を防止することができる。なお、前述したように
信号Voutの出力端子とVssとの間に接続される抵抗は主
としてＮ型不純物拡散領域20に起因するので、前記第２
図および第３図において、トランジスタ31,32および34
のソース領域側の低濃度不純物拡散領域をドレイン領域
側の低濃度不純物拡散領域の不純物濃度より高く設定し
ても同じ効果が得られる。
た場合の等価回路図である。この実施例による回路で
は、前記第２図回路における信号A2がゲートに供給され
るMOSトランジスタ32とVssとの間に、ソース、ドレイン
領域がMOSトランジスタ32と同様に高濃度（1020cm-3）
のＮ型不純物拡散領域とチャネルに接続される比較的低
濃度（1019cm-3）のＮ型不純物拡散領域とで構成された
エンハンスメント型のＮチャネルMOSトランジスタ34を
挿入し、このMOSトランジスタ34のゲートに入力信号A3
を供給するようにしたものである。この場合にも信号Vo
utの出力端子とVssとの間に接続される抵抗はMOSトラン
ジスタ31のドレイン部分のＮ型不純物拡散領域20に起因
する抵抗だけが高くなり、Voutを例えば5Vから0Vに変化
させる時の時定数を従来よりも十分に小さくすることが
でき、これにより動作の高速化を達成することができ
る。さらにトランジスタの微細化によるドレイン領域近
傍でのインパクトアイオニゼーションによる特性の劣化
についても、この問題が最も大きい出力信号Voutに直接
に接続されたMOSトランジスタ31については、そのドレ
イン領域がＮ型不純物拡散領域20で構成されたLDD構造
にされているので、ホットキャリアの発生による信頼性
の低下を防止することができる。なお、前述したように
信号Voutの出力端子とVssとの間に接続される抵抗は主
としてＮ型不純物拡散領域20に起因するので、前記第２
図および第３図において、トランジスタ31,32および34
のソース領域側の低濃度不純物拡散領域をドレイン領域
側の低濃度不純物拡散領域の不純物濃度より高く設定し
ても同じ効果が得られる。
第４図はこの発明に係る絶縁ゲート型半導体装置の他の
実施例による素子構造を示す断面図あり、この発明を２
入力のCMOS-NAND回路に実施したものである。この実施
例装置でもＰ型半導体基板40が使用され、この基板40に
はＮウエル領域41が形成されている。上記Ｐ型の基板40
にはフィールド絶縁膜42で分離された二箇所の素子領域
43、44が形成されている。このうち一つの素子領域43に
は不純物濃度が比較的低く設定されたＮ型不純物拡散領
域45Bおよび46Bが形成され、MOSトランジスタのソー
ス、ドレイン領域となる一対の高濃度のＮ型不純物拡散
領域45および46が互いに分離して形成されている。これ
ら領域45および46間のチャネル領域側には、不純物濃度
が比較的低く設定されたＮ型不純物拡散領域45Bおよび4
6Bが形成されている。これら領域45および46間の基板40
上には図示しないゲート絶縁膜を介してゲート電極47が
設けられている。もう一つの素子領域44には、不純物濃
度が比較的高くされ、MOSトランジスタのソース、ドレ
イン領域となる一対のＮ型不純物拡散領域48、49がそれ
ぞれ分離して形成され、さらにドレイン領域となる上記
Ｎ型不純物拡散領域49のチャネル領域側にはこの領域49
と接するように、ドレイン領域の一部となり不純物濃度
が比較的低く設定されたＮ型不純物拡散領域51が形成さ
れている。さらにソース領域となるＮ型不純物拡散領域
49Bのチャネル領域側には、Ｎ型不純物拡散領域48Bが形
成されている。そして上記領域48Bおよび51間の基板40
上には図示しないゲート絶縁膜を介してゲート電極52が
設けられている。ここで上記各Ｎ型不純物拡散領域のう
ち、領域45,46,48,49の不純物濃度は例えば〜1020cm-3
程度にされ、上記Ｎ型不純物拡散領域51の不純物濃度は
例えば〜1018cm-3程度にされており、上記Ｎ型不純物拡
散領域45B,46B,48Bの不純物濃度は例えば〜1019cm-3程
度に設定されている。
実施例による素子構造を示す断面図あり、この発明を２
入力のCMOS-NAND回路に実施したものである。この実施
例装置でもＰ型半導体基板40が使用され、この基板40に
はＮウエル領域41が形成されている。上記Ｐ型の基板40
にはフィールド絶縁膜42で分離された二箇所の素子領域
43、44が形成されている。このうち一つの素子領域43に
は不純物濃度が比較的低く設定されたＮ型不純物拡散領
域45Bおよび46Bが形成され、MOSトランジスタのソー
ス、ドレイン領域となる一対の高濃度のＮ型不純物拡散
領域45および46が互いに分離して形成されている。これ
ら領域45および46間のチャネル領域側には、不純物濃度
が比較的低く設定されたＮ型不純物拡散領域45Bおよび4
6Bが形成されている。これら領域45および46間の基板40
上には図示しないゲート絶縁膜を介してゲート電極47が
設けられている。もう一つの素子領域44には、不純物濃
度が比較的高くされ、MOSトランジスタのソース、ドレ
イン領域となる一対のＮ型不純物拡散領域48、49がそれ
ぞれ分離して形成され、さらにドレイン領域となる上記
Ｎ型不純物拡散領域49のチャネル領域側にはこの領域49
と接するように、ドレイン領域の一部となり不純物濃度
が比較的低く設定されたＮ型不純物拡散領域51が形成さ
れている。さらにソース領域となるＮ型不純物拡散領域
49Bのチャネル領域側には、Ｎ型不純物拡散領域48Bが形
成されている。そして上記領域48Bおよび51間の基板40
上には図示しないゲート絶縁膜を介してゲート電極52が
設けられている。ここで上記各Ｎ型不純物拡散領域のう
ち、領域45,46,48,49の不純物濃度は例えば〜1020cm-3
程度にされ、上記Ｎ型不純物拡散領域51の不純物濃度は
例えば〜1018cm-3程度にされており、上記Ｎ型不純物拡
散領域45B,46B,48Bの不純物濃度は例えば〜1019cm-3程
度に設定されている。
上記Ｎウエル領域41には、フィールド絶縁膜42で分離さ
れた二箇所の素子領域53,54が形成されている。このう
ち一つの素子領域53にはMOSトランジスタのソース、ド
レイン領域となる一対のＰ型不純物拡散領域55、56がそ
れぞれ分離して形成されている。上記領域55および56間
のＮウエル領域41には、図示しないゲート絶縁膜を介し
てゲート電極58が設けられている。もう一つの素子領域
54にもMOSトランジスタのソース、ドレイン領域となる
一対のＰ型不純物拡散領域59および60が互いに分離して
形成されている。そして上記領域59および60間のＮウエ
ル領域41上には、図示しないゲート絶縁膜を介してゲー
ト電極61が設けられている。
れた二箇所の素子領域53,54が形成されている。このう
ち一つの素子領域53にはMOSトランジスタのソース、ド
レイン領域となる一対のＰ型不純物拡散領域55、56がそ
れぞれ分離して形成されている。上記領域55および56間
のＮウエル領域41には、図示しないゲート絶縁膜を介し
てゲート電極58が設けられている。もう一つの素子領域
54にもMOSトランジスタのソース、ドレイン領域となる
一対のＰ型不純物拡散領域59および60が互いに分離して
形成されている。そして上記領域59および60間のＮウエ
ル領域41上には、図示しないゲート絶縁膜を介してゲー
ト電極61が設けられている。
上記Ｐ型不純物拡散領域59、55はそれぞれ高電位の電源
電圧VDDに、Ｎ型不純物拡散領域45は低電位の電源電圧V
SSに接続され、ゲート電極61および52には入力信号A1
が、ゲート電極58および47には入力信号A2がそれぞれ入
力れ、さらにＮ型不純物拡散領域46と48が共通接続さ
れ、Ｎ型不純物拡散領域49とＰ型不純物拡散領域56と60
が共通接続され、ここから上記入力信号A1、A2に応じた
論理の出力信号Voutが取り出される。
電圧VDDに、Ｎ型不純物拡散領域45は低電位の電源電圧V
SSに接続され、ゲート電極61および52には入力信号A1
が、ゲート電極58および47には入力信号A2がそれぞれ入
力れ、さらにＮ型不純物拡散領域46と48が共通接続さ
れ、Ｎ型不純物拡散領域49とＰ型不純物拡散領域56と60
が共通接続され、ここから上記入力信号A1、A2に応じた
論理の出力信号Voutが取り出される。
第５図は、上記実施例半導体装置の等価回路図である。
図においてMOSトランジスタ71は前記素子領域44に形成
され、ゲートに入力信号A1が供給されるエンハンスメン
ト型でＮチャネルのものであり、MOSトランジスタ72は
前記素子領域43に形成され、ゲートに入力信号A2が供給
されるエンハンスメント型でＮチャネルのものであり、
さらにMOSトランジスタ73は前記素子領域54に形成さ
れ、ゲートに入力信号A1が供給されるエンハンスメント
型でＰチャネルのものであり、MOSトランジスタ74は前
記素子領域53に形成され、ゲートに入力信号A2が供給さ
れるエンハンスメント型でＰチャネルのものである。
図においてMOSトランジスタ71は前記素子領域44に形成
され、ゲートに入力信号A1が供給されるエンハンスメン
ト型でＮチャネルのものであり、MOSトランジスタ72は
前記素子領域43に形成され、ゲートに入力信号A2が供給
されるエンハンスメント型でＮチャネルのものであり、
さらにMOSトランジスタ73は前記素子領域54に形成さ
れ、ゲートに入力信号A1が供給されるエンハンスメント
型でＰチャネルのものであり、MOSトランジスタ74は前
記素子領域53に形成され、ゲートに入力信号A2が供給さ
れるエンハンスメント型でＰチャネルのものである。
このような２入力NAND回路において、図中丸印を付して
示すように、出力信号Voutの端子に直接接続されている
ＮチャネルMOSトランジスタ71のドレイン側のみが上記
のように不純物濃度が比較的低く設定されたＮ型不純物
拡散領域51で形成され、この部分でのみ拡散抵抗が特に
高くなっている。従って、この実施例でも信号Voutの出
力端子とVSSとの間に接続される高抵抗体はこの抵抗だ
けになり、出力信号Voutを例えば5Vから0Vに変化させる
際の時定数は従来よりも小さくでき、動作速度の高速化
を達成できる。
示すように、出力信号Voutの端子に直接接続されている
ＮチャネルMOSトランジスタ71のドレイン側のみが上記
のように不純物濃度が比較的低く設定されたＮ型不純物
拡散領域51で形成され、この部分でのみ拡散抵抗が特に
高くなっている。従って、この実施例でも信号Voutの出
力端子とVSSとの間に接続される高抵抗体はこの抵抗だ
けになり、出力信号Voutを例えば5Vから0Vに変化させる
際の時定数は従来よりも小さくでき、動作速度の高速化
を達成できる。
またトランジスタの微細化によるドレイン領域近傍での
インパクトアイオニゼーションによる特性の劣化につい
ては、出力信号Voutに直接接続され、最も問題となるMO
Sトランジスタ71のドレイン領域がＮ型不純物拡散領域5
1で形成されたLDD構造にされているので、ホットキャリ
アの発生による信頼性の低下を防止することができる。
インパクトアイオニゼーションによる特性の劣化につい
ては、出力信号Voutに直接接続され、最も問題となるMO
Sトランジスタ71のドレイン領域がＮ型不純物拡散領域5
1で形成されたLDD構造にされているので、ホットキャリ
アの発生による信頼性の低下を防止することができる。
なお、この実施例装置の場合にも、信号Voutの出力端子
とVSSとの間のＮチャネルMOSトランジスタの段数が多く
なるにつれ、その効果は従来に比べて大きくなる。
とVSSとの間のＮチャネルMOSトランジスタの段数が多く
なるにつれ、その効果は従来に比べて大きくなる。
第７図（ａ）〜（ｅ）は、前記第４図に示した半導体装
置の製造工程を順次示している。まず、（ａ）図に示す
ようにＰ型のシリコン基板40上に周知のウエル拡散技術
を用いてＮウエル領域41を形成する。次に、所望の領域
に周知の素子分離技術を用いてフィールド用シリコン酸
化膜42および素子領域43,44,53,54を形成する。そし
て、上記素子領域43,44,53,54上にゲート絶縁膜用のシ
リコン酸化膜63を膜厚200Å程度形成した後、全面に多
結晶シリコン膜を形成する。次に、周知のフォトリソグ
ラフィー技術により上記多結晶シリコン膜をパターニン
グした後、ゲート電極47,52,58,61ならびにこれらの電
極に接続する多結晶シリコン配線を形成する。そして、
基板全面にヒ素を加速電圧40KeVで１×1013cm-2、リン
を加速電圧60KeVで１×1013cm-2程度イオン注入する。
置の製造工程を順次示している。まず、（ａ）図に示す
ようにＰ型のシリコン基板40上に周知のウエル拡散技術
を用いてＮウエル領域41を形成する。次に、所望の領域
に周知の素子分離技術を用いてフィールド用シリコン酸
化膜42および素子領域43,44,53,54を形成する。そし
て、上記素子領域43,44,53,54上にゲート絶縁膜用のシ
リコン酸化膜63を膜厚200Å程度形成した後、全面に多
結晶シリコン膜を形成する。次に、周知のフォトリソグ
ラフィー技術により上記多結晶シリコン膜をパターニン
グした後、ゲート電極47,52,58,61ならびにこれらの電
極に接続する多結晶シリコン配線を形成する。そして、
基板全面にヒ素を加速電圧40KeVで１×1013cm-2、リン
を加速電圧60KeVで１×1013cm-2程度イオン注入する。
次に、（ｂ）図に示すように上記Ｎウエル領域41および
ゲート電極52とこれに接続されるドレイン領域をフォト
レジスト64で被覆した後、ヒ素を40KeVで２×1014cm-2
程度イオン注入する。
ゲート電極52とこれに接続されるドレイン領域をフォト
レジスト64で被覆した後、ヒ素を40KeVで２×1014cm-2
程度イオン注入する。
次に、上記フォトレジスト64を除去した後、基板全面を
酸化して熱酸化膜（図示せず）を約200Å形成し、全面
に気相成長SiO2膜65を約3000Åの厚さに形成する。そし
て、異方性ドライエッチング技術を用いて上記SiO2膜65
を膜厚相当分だけ除去し、ゲート電極47,52,58,61の側
壁部だけ上記SiO2膜を残存させる。
酸化して熱酸化膜（図示せず）を約200Å形成し、全面
に気相成長SiO2膜65を約3000Åの厚さに形成する。そし
て、異方性ドライエッチング技術を用いて上記SiO2膜65
を膜厚相当分だけ除去し、ゲート電極47,52,58,61の側
壁部だけ上記SiO2膜を残存させる。
次いで、（ｃ）図に示すように上記Ｎウェル領域41をフ
ォトレジスト65で被覆した後、Ｎチャネル領域にヒ素を
加速電圧40KeVで３×1015cm-2程度イオン注入する。そ
して、上記フォトレジスト65を除去し、（ｄ）図に示す
ようにＮチャネル側をフォトレジスト65で被覆した後、
Ｐチャネル領域にボロンを加速電圧30KeVで３×1015cm
-2程度イオン注入する。
ォトレジスト65で被覆した後、Ｎチャネル領域にヒ素を
加速電圧40KeVで３×1015cm-2程度イオン注入する。そ
して、上記フォトレジスト65を除去し、（ｄ）図に示す
ようにＮチャネル側をフォトレジスト65で被覆した後、
Ｐチャネル領域にボロンを加速電圧30KeVで３×1015cm
-2程度イオン注入する。
次に、上記フォトレジスト66を除去した後、半導体基板
表面を洗浄し、熱酸化膜を200Å程度形成する。
表面を洗浄し、熱酸化膜を200Å程度形成する。
次いで、（ｅ）図に示すように基板全面にSiO2膜67を約
2000Å程度形成する。この後、基板全面にリンガラスを
被着し、900℃でアニールした後、所望領域にコンタク
トホールを形成し、周知の技術でアルミ配線を形成する
ことにより前記第４図および第５図に示したようなCMOS
構造の半導体装置が形成される。なお、（ｅ）図におけ
る各トランジスタのソース、ドレイン領域には前記第４
図と同じ符号を付している。
2000Å程度形成する。この後、基板全面にリンガラスを
被着し、900℃でアニールした後、所望領域にコンタク
トホールを形成し、周知の技術でアルミ配線を形成する
ことにより前記第４図および第５図に示したようなCMOS
構造の半導体装置が形成される。なお、（ｅ）図におけ
る各トランジスタのソース、ドレイン領域には前記第４
図と同じ符号を付している。
［発明の効果］ 以上説明したようにこの発明によれば、微細化された絶
縁ゲート型トランジスタを使用する半導体装置におい
て、各トランジスタの特性を損うことなしに動作速度の
向上を図ることができる絶縁ゲート型半導体装置および
その製造方法を提供することができる。
縁ゲート型トランジスタを使用する半導体装置におい
て、各トランジスタの特性を損うことなしに動作速度の
向上を図ることができる絶縁ゲート型半導体装置および
その製造方法を提供することができる。
すなわち、この発明による半導体装置は、特にＮチャネ
ルMIS FETのソースとある特定のドレインが低抵抗で且
つ浅い接合の拡散層で構成されており、ショートチャネ
ル効果のより少ない微細化に適した構造となっている。
さらにＮチャネルトランジスタのソース側が比較的濃度
の高い低濃度拡散層で形成されているため、比較的濃度
の低い低濃度層で形成した場合よりもソース側でオフセ
ットゲート構造になりにくく、トランジスタのソース側
でのホットキャリアの発生による特性の劣化を生じ難い
という長所を有している。
ルMIS FETのソースとある特定のドレインが低抵抗で且
つ浅い接合の拡散層で構成されており、ショートチャネ
ル効果のより少ない微細化に適した構造となっている。
さらにＮチャネルトランジスタのソース側が比較的濃度
の高い低濃度拡散層で形成されているため、比較的濃度
の低い低濃度層で形成した場合よりもソース側でオフセ
ットゲート構造になりにくく、トランジスタのソース側
でのホットキャリアの発生による特性の劣化を生じ難い
という長所を有している。
第１図はこの発明に係る絶縁ゲート型半導体装置の一実
施例による素子構造を示す断面図、第２図は上記実施例
半導体装置の等価回路図、第３図は上記実施例の装置を
３入力NAND回路に実施した場合の等価回路図、第４図は
この発明に係る絶縁ゲート型半導体装置の他の実施例に
よる素子構造を示す断面図、第５図はその等価回路図、
第６図は上記第４図に示した半導体装置の製造方法を説
明するための図、第７図はMOSトランジスタにおけるゲ
ートチャネル長と閾値電圧との関係を示す特性曲線図、
第８図はLDD構造のMOSトランジスタの断面図、第９図は
従来のNAND回路の素子構造を示す断面図、第10図はその
等価回路図である。 10……Ｐ型の半導体基板、15,16,18,19,22,23……高濃
度のＮ型拡散領域、20……低濃度のＮ型拡散領域、15B,
15B,18B……低濃度のＮ型不純物拡散領域、17,21,25…
…ゲート電極。
施例による素子構造を示す断面図、第２図は上記実施例
半導体装置の等価回路図、第３図は上記実施例の装置を
３入力NAND回路に実施した場合の等価回路図、第４図は
この発明に係る絶縁ゲート型半導体装置の他の実施例に
よる素子構造を示す断面図、第５図はその等価回路図、
第６図は上記第４図に示した半導体装置の製造方法を説
明するための図、第７図はMOSトランジスタにおけるゲ
ートチャネル長と閾値電圧との関係を示す特性曲線図、
第８図はLDD構造のMOSトランジスタの断面図、第９図は
従来のNAND回路の素子構造を示す断面図、第10図はその
等価回路図である。 10……Ｐ型の半導体基板、15,16,18,19,22,23……高濃
度のＮ型拡散領域、20……低濃度のＮ型拡散領域、15B,
15B,18B……低濃度のＮ型不純物拡散領域、17,21,25…
…ゲート電極。
Claims (2)
- 【請求項１】複数個の絶縁ゲート型トランジスタからな
り、入力信号に対応して所望の論理値を出力端子から出
力信号として出力する絶縁ゲート型半導体装置におい
て、上記出力端子に直接接続された絶縁ゲート型トラン
ジスタのドレイン領域におけるチャネル領域と接する部
分を低不純物濃度の第１の拡散層で形成し、ソース領域
のチャネル領域と接する部分を上記第１拡散層より高濃
度で且つソース、ドレイン領域より低不純物濃度の第２
の拡散層で形成したことを特徴とする絶縁ゲート型半導
体装置。 - 【請求項２】第１導電型の半導体基体に第２導電型のウ
ェル領域を形成する工程と、上記半導体基体およびウェ
ル領域上にフィールド用シリコン酸化膜を形成して素子
領域を形成する工程と、上記素子領域上にゲート絶縁膜
を介してゲート電極を形成する工程と、上記ゲート電極
をマスクとして上記半導体基体および上記ウェル領域上
の全面に第１、第２導電型の不純物をイオン注入する工
程と、上記ウェル領域および出力端子に直接接続された
絶縁ゲート型トランジスタのドレイン領域をマスクして
第２導電型不純物を注入する工程と、上記半導体基体お
よびウェル領域上の全面にシリコン酸化膜を形成する工
程と、このシリコン酸化膜の異方性エッチングを行なっ
て各ゲート電極の側壁部のみにシリコン酸化膜を残存さ
せる工程と、上記ウェル領域上をマスクして上記半導体
基体上に第２導電型の不純物をイオン注入する工程と、
上記半導体基体上をマスクして上記ウェル領域に第１導
電型の不純物をイオン注入する工程と、上記半導体基体
およびウェル領域上の全面に絶縁膜を形成する工程と、
この絶縁膜にコンタクトホールを開孔してから配線層を
形成し各電極を導出する工程とを具備したことを特徴と
する絶縁ゲート型半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61130661A JPH0738417B2 (ja) | 1986-06-05 | 1986-06-05 | 絶縁ゲ−ト型半導体装置およびその製造方法 |
| US06/899,025 US5016077A (en) | 1985-08-26 | 1986-08-22 | Insulated gate type semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61130661A JPH0738417B2 (ja) | 1986-06-05 | 1986-06-05 | 絶縁ゲ−ト型半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62286265A JPS62286265A (ja) | 1987-12-12 |
| JPH0738417B2 true JPH0738417B2 (ja) | 1995-04-26 |
Family
ID=15039583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61130661A Expired - Lifetime JPH0738417B2 (ja) | 1985-08-26 | 1986-06-05 | 絶縁ゲ−ト型半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738417B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6457749A (en) * | 1987-06-16 | 1989-03-06 | Texas Instruments Inc | Manufacture of cmos integrated circuit |
| JPH02122648A (ja) * | 1988-11-01 | 1990-05-10 | Fujitsu Ltd | 半導体装置の製造方法 |
| IT1250406B (it) * | 1991-02-07 | 1995-04-07 | Sgs Thomson Microelectronics | Circuito logico cmos per alta tensione con porte logiche configurate nand e ridotto numero di transistori n-mos richiedenti una diffusione graduata limitatamente al solo drain |
| JP2002135109A (ja) | 2000-10-19 | 2002-05-10 | Nec Corp | 半導体装置 |
-
1986
- 1986-06-05 JP JP61130661A patent/JPH0738417B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62286265A (ja) | 1987-12-12 |
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