KR0135607B1 - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법

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KR0135607B1 KR1019890001460A KR890001460A KR0135607B1 KR 0135607 B1 KR0135607 B1 KR 0135607B1 KR 1019890001460 A KR1019890001460 A KR 1019890001460A KR 890001460 A KR890001460 A KR 890001460A KR 0135607 B1 KR0135607 B1 KR 0135607B1
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요오유우 와꾸이
다까히로 나가노
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미다 가쓰시게
가부시기가이샤 히다찌 세이사꾸쇼
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Abstract

내용 없음.

Description

반도체 장치 및 그 제조방법
제1도는 종래 기술에 의한 MOSFET의 구조 단면도.
제2a도 및 제2b도는 LDD MOSFET의 열화기구를 설명하기 위한 장치 단면도.
제3도는 본 발명의 일실시예의 MOSFET의 구조 단면도.
제4도는 본 발명의 작용을 설명하기 위한 모식도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 기판 2 : 게이트 산화막
3 : 게이트 4 : n형 저농도층
5 : 사이드월 6 : 소오스 또는 드레인 확산층
9, 10, 12 : 전자 11 : 정공
13 : 저항체 51 : 측벽
본 발명은 반도체 기판상에 형성된 MOSFET 등의 MIS 또는 MOS 구조의 반도체 장치에 관한 것으로, 특히 신뢰성이 높은 이 종류의 반도체 장치에 관한 것이다.
최근, MOSFET 등의 반도체 장치에 있어서의 미세가공기술의 진보에 따라 그 게이트 길이가 현저하게 미세화되고, 이에 따라 MOSFET로 구성되는 집적회로의 집적도 및 성능은 비약적으로 향상되어 왔다. 그러나, 게이트의 미세화가 진행됨에 따라 많은 문제가 발생하고 있다. 예를 들면, 핫캐리어(Hot-carrier) 효과에 의한 특성 열화 등의 신뢰성이 저하, 소오스, 드레인간 내압의 저하, 쇼트채널 효과 등이고, 이것들은 2㎛ 이하의 게이트 길이를 가지는 MOSFET에 있어서 큰 문제점이 되어 있다. 이들 중에서 핫캐리어 효과에 의한 열화는 n채널 MOSFET에 있어서 현저하며, 이하에서 n채널 MOSFET를 예를 들어 설명한다.
이와 같은 핫캐리어 효과에 의한 MOSFET의 특성 열화에 대한 해결책으로서 가장 잘 알려진 종래기술로는, 예를 들어, 일본국 소화 53년도 전자통신학의 총합 전국대회(1978년 4월, 강연논문집 논문번호 270)에서 제안된 LDD(Lightly Doped Drain)구조의 MOSFET가 알려져 있다.
제1도는 이 종래기술에 의한 MOSFET의 구조를 나타낸 도이다. 제1도에 있어서, 부호 1은 P형 기판, 부호 2는 게이트 산화막, 부호 3은 게이트, 부호 4는 n형 저농도층, 부호 5는 사이드월(side wall), 부호 6은 소오스 또는 드레인 확산층, 부호 7은 보호절연막, 부호 8은 소오스 및 드레인 전극이다.
제1도에 나타낸 LDD 구조의 MOSFET(이하 LDD MOSFET라 함)의 특징은 소오스 확산층(6) 또는 드레인 확산층(6)과, 게이트(3)의 하층에 형성되는 채널 영역과의 중간에 n형 저농도층(4)에 의한 오프셋 영역을 설치한 것에 있다.
상기 LDD MOSFET는 P형 기판(1) 상에 게이트 산화막(2)을 통해 설치한 게이트(3)를 마스크로 하여 n형 저농도층(4)을 형성하기 위한 이온주입을 행하고, 다음에 실리콘 산화막에 의한 사이드월(5)을 형성한 후, 소오스 및 드레인 확산층(6)을 위한 이온주입을 행하여 n형 고농도층을 형성하므로서 제조된다.
상기 LDD MOSFET는 n형 저농도층(4)의 도입에 의하여 드레인 근방의 채널 영역에서의 전계가 완화되어 드레인으로부터 채널 영역 방향으로 확산되는 공핍층의 폭도 감소하기 때문에 핫캐리어 효과를 방지하고 소오스, 드레인간 내압을 높혀 쇼트채널 효과를 방지하는데 유효하다. 즉, 상기 종래기술에 의한 LDD MOSFET는 싱글 드레인 구조의 MOSFET에 비교하여 핫캐리어의 영향에 의한 특성 열화가 적고 더욱 짧은 게이트 길이의 MOSFET에 있어서도 높은 신뢰성(오동작, 동작불량의 방지)을 확보할 수가 있다.
그러나 종래기술에 의한 LDD MOSFET는 더욱 게이트 길이가 짧아졌을 경우에 핫캐리어에 의한 특성의 열화가 현저해져서 신뢰성의 유지가 곤란하다는 문제점이 있다. 게이트 길이가 짧아졌을 경우의 핫캐리어에 의한 MOSFET의 열화기구에 대해서는 몇가지의 모델이 제한되고 있으나 그중의 LDD MOSFET 특유의 열화기구를 도면에 의하여 설명한다.
제2a도 및 제2b도는 LDD MOSFET의 열화기구를 설명하는 도이다. 이 도면에 있어서, 부호 9, 10, 12는 각각 전자를 나타내고, 부호 11은 정공(正孔)을 나타낸다. 제1도에서 사용된 동일부호는 동일물에 상당하는 것을 나타낸다.
MOSFET내에서는 드레인 단부에 강한 전계가 존재하여, 제2a도에 나타낸 바와 같이, 여기서 가속된 전자(9)에 의하여 전자(10)와 정공(11)에 의한 전자-정공 쌍이 생성되고 그 전자가 게이트 산화막(2)의 전위 장벽을 넘어, 제2b도에 나타낸 바와 같이 사이드월(5)중에 진입되어 포착된다. 이 포착된 전자(12) 때문에 사이드월(5)은 음으로 대전되고, n형 저농도층(4)내의 전자는 게이트 산화막(2)의 근방 즉, 기판의 표면 부근에서 감소되어 이 부분의 저항이 증대한다. 이에 의하여 MOSFET의 채널 콘덕턴스(gm)가 저하하게 된다. 상기한 바와 같이 종래기술에 의한 LDD MOSFET는 게이트 길이를 짧게하는 경우의 핫캐리어에 대한 신뢰성을 확보하는데 한계가 있어 일정 길이(0.5㎛) 이하의 길이에서는 신뢰성을 확보할 수가 없다는 문제점이 있었다.
핫캐리어의 문제를 방지하기 위하여 일본국 특개소 제62-156873호 공보에 개시된 바와 같이 게이트 전극으로부터 절연 분리된 스페이서(사이드월)를 소오스 및 드레인 영역에 접속하는 방법이 있지만, 게이트와 소오스간 또는 게이트와 드레인간의 용량이 커져서 회로스피드가 늦어진다.
또, 일본국 특개소 제62-122273호 공보에 개시된 바와 같이 게이트 전극과 도전성 사이드월을 구조적 또는 전기적으로 일체로 구성하는 방식도 있지만 회로지연이 커진다.
본 발명의 목적은, 종래기술에 의한 LDD MOSFET에 비교하여 고속성을 유지하면서 핫캐리어 내량이 큰 MOSFET 반도체 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 특징은, MOSFET의 게이트(3)의 측벽에 형성된 사이드월에 도전성을 가지게 하고 이 사이드월을 저항체를 통해 게이트에 접속하는 것이다.
본 발명은 MOSFET의 게이트 전극의 사이드월에 도전성을 가지게 하고 이 사이드월을 저항체를 통해 게이트 전극에 접속하므로서 사이드월에 들어간 전자를 저항체와 게이트 전극을 통해 방전할 수가 있다. 이 경우 저항체의 저항치를 1×103Ω~1×1012정도로 적절히 설명하면 사이드월과 드레인 확산층의 일부를 이루는 오프셋 영역(저농도 영역)과의 사이에 존재하는 기생용량에 의한 영향을 거의 받지 않도록 할 수가 있다. 즉, 상기 저항체의 저항치를 설정하므로서 어느 정도 이상의 크기로 하고, 이 저항과 상기 기생용량에 의한 시정수를 MOSFET 소자가 실제로 동작하는 주기보다 길게 설정하면 기생용량에 의한 회로동작의 지연은 무시할 수 있게 된다. 한편, 핫캐리어인 전자는 게이트의 전위가 하이레벨이 되어 있을때만 주입되고 이 기간이 길어지면 사이드월에 들어가는 전자는 증가하지만, 사이드월에 도전성을 가지게 하고 저항체를 거쳐 게이트에 접속하고 있기 때문에, 상기 들어간 전자는 서서히 게이트에 흡수되어 사이드월내에 축적되는 일이 없어서 LDD MOSFET의 채널 콘덕턴스(gm) 저하 등의 성능 열화가 생기는 일은 없다.
이하 도면에 따라 상세히 설명한다.
제3도는 본 발명에 의한 반도체 장치의 일실시예인 MOSFET의 구조를 나타낸 도이고, 제4도는 본 발명에 의하여 특성 열화를 감소시킬 수 있는 기구를 설명하는 도이다. 제3도 및 제4도에 있어서, 13은 저항체이고, 5는 사이드월이며, 기타의 부호는 제1도에 나타낸 종래기술의 경우와 동일하다.
본 발명에 의한 MOSFET는 종래의 LDD MOSFET의 경우와 마찬가지로 게이트(3)와 소오스 및 드레인 확산층(6)(2×1020cm-3)과, n형 저농도층(4)(1×1018cm-3)에 의한 오프셋 영역과 사이드월(51)에 의하여 제3도에 나타낸 바와 같이 구성된다. 이 MOSFET가 종래기술과 상이한 점은 사이드월(51)이 도전성(게이트전극과 동일 전도)을 가지고 있는 점과 사이드월(51)과 게이트(3)와의 사이에 저항체(13)를 형성하고 있는 점이다. 저항체(13)의 저항치는 1×103Ω~1×1012Ω 정도로 설정하고, 그 재료로서는 두께 Å(angstrom) 내지 수 Å 정도의 실리콘 산화막이나 실리콘 질화막 또는 비도핑(Non dope) 폴리실리콘 등을 사용할 수가 있다. 사이드월(51)의 재료로서는 n형 불순물을 도핑한 폴리실리콘 등을 사용할 수가 있다. 사이드월의 도전형은 P형이더라도 좋다. 사이드월(51)은 소오스, 드레인 위로 뻗어 나오게 해도 좋다.
본 실시예의 MOSFET의 구조는, 예를 들어 다음과 같이 하여 제조할 수가 있다. 먼저, P형 기판(1) 상에 게이트 산화막(2)을 통해 설치한 게이트(3)를 마스크로 하여 n형 저농도층(4)(농도 1×1018cm-3)을 형성하기 위한 이온주입(도오즈량 1×1013cm-2, 50KeV)을 행한다. 게이트(3)는 폴리실리콘 또는 폴리실리콘의 위해 텅스텐 등의 고용점 금속의 실리사이드층을 부가한 소위 폴리사이드에 의하여 형성된다. 다음에 저항체(13)를 형성하기 위하여 게이트(3)의 표면을 산화하여 수 Å~수 10Å 정도의 실리콘 산화막을 부착시킨다. 또는 화학기상반응에 의하여 수 Å 내지 수 10Å의 실리콘 산화막 또는 실리콘 질화막을 형성해도 좋다. 다음에 진성 또는 n형 불순물을 도핑한(도오즈량 1020cm-3) 폴리시리콘을 화학기상반응을 이용하여 증착한 후, RIE 에칭 등의 이방성 에칭을 행하므로써 게이트(3)의 측벽에 사이드월(51)을 형성한다. 그 후에, 게이트(3) 및 사이드월(51)을 마스크로 한 셀프얼라인 방식에 의하여 n형 불순물을 이온주입(도오즈량 5×1015cm-3)하여 소오스 및 드레인 확산층을 형성한다. 이 때 사이드월(51)에도 n형 불순물이 이온주입되어 사이드월(51)이 게이트 전극과 동일한 정도의 저저항화가 얻어진다. 이상의 프로세스에 의하여 본 실시예의 MOSFET가 얻어진다.
본 실시예에 의한 MOSFET는 상기한 바와 같이 사이드월(51)에 도전성을 갖게 하고 저항체(13)를 통해 게이트(3)에 접속하고 있으므로 제4도에 따라 설명한 기구에 의하여 사이드월(51)내에 들어간 전자는 저항체(13)와 게이트(3)를 통해 외부로 방전된다. 저항체(13)의 저항치를 1×103Ω~1×1012Ω로 하는 것은 사이드월(51)과 n형 저농도층(4)과의 사이에 존재하는 기생용량에 의한 소자 동작상의 영향(회로스피드의 저하)을 배제하여 사이드월(51)의 게이트로서 작용하지 않도록 하기 위한 것이다. 즉, 제2도에 나타낸 바와 같이 저항체(13)의 저항치를 R1이라 하고 기생용량을 C1이라고 하면, 게이트(3)는 저항(R1)과 기생용량(C1)의 직렬회로를 통해 n형 저농도층(4)에 접속되게 된다. 저항체(13)의 저항치를 선정하여 저항(R1)과 기생용량(C1)과의 시정수를 MOSFET가 실제로 동작하는 주기보다(한자리수 내지 두자리수 정도는) 길게 하면, 회로동작의 지연을 무시할 수 있게 된다. 또 사이드월(51)에 들어간 전자는 사이드월(51)에 축적되는 일이 없이 저항(R1)을 거쳐 방전되기 때문에 gm 저하 등의 성능 열화를 발생하는 일은 없다.
이상 본 발명을 n채널 MOSFET의 실시예에 대하여 설명했으나, 본 발명은 불순물의 도전성을 변경하므로써 P채널 MOSFET에도 응용할 수가 있다.
상기 사이드월(51)은 도전성을 가지므로 반도체 표면상에 절연막을 통해 설치되어 있는 점에서 게이트 전극으로 생각되고, 본 발명의 실시예의 구조는 제1, 2 및 제3의 게이트 전극(제1 및 제3의 게이트 전극은 각각 저항체를 통해 제2의 게이트 전극에 접속된다고 간주할 수도 있다.
이상 설명한 바와 같이 본 발명은 저농도(1×1018cm-3) 불순물 영역상에 형성되는 도전부재(51)(도전성인 사이드월이라고도 함)와 사이드월(3)의 사이에 저항(13)을 삽입한다는 간단한 구성이므로 실시가 용이하다.
또, 전원전압을 내리거나(예를 들면 5V를 3V로 내린다), 회로성능(회로속도)를 저하시키는 일없이 0.5㎛ 이하의 단채널의 MOSFET를 얻을 수가 있다.
이상의 설명한 바와 같이 본 발명에 의하면, LDD MOSFET에 있어서의 사이드월에 도전성을 가지게 하고 그 사이드월을 저항을 통해 게이트에 접속하므로서 사이드월내에 들어간 핫캐리어를 방전시켜 버리기 때문에, 사이드월중에 트랩된 캐리어의 영향에 의하여 드레인 확산층과 채널 영역의 사이에 있는 저농도 불순물층의 저항치가 증대하는 것을 억제할 수가 있다. 이 때문에 장시간의 사용에 있어서도 특성열화를 발생하지 않는 신뢰성이 높은 단채널의 MOSFET를 얻을 수가 있다.

Claims (19)

  1. 일방 도전형의 반도체 영역내에 형성된 2개의 타방 도전형의 불순물 영역들과, 상기 일방 도전형의 반도체 영역 주표면상의 상기 2개의 불순물 영역들 사이의 영역을 적어도 커버하도록 형성된 절연막을 통해 게이트 전극이 형성되어 있는 반도체 장치에 있어서, 상기 2개의 불순물 영역은 상기 게이트 전극의 근방에서 미리 설정된 소정의 저불순물 농도를 가지고, 상기 저불순물 농도 영역을 커버하도록 도전부재가 마련되며, 상기 도전부재는 저항을 거쳐 상기 게이트 전극에 접속되며, 상기 저항은 상기 도전부재와 상기 게이트 전극 사이의 전류가 상기 도전부재내에 축적된 전하를 상기 게이트 전극에 방전시킬 수 있도록 하는 소정의 저항값을 가지는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 도전부재와 상기 게이트 전극은 동일 재질로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 도전부재는 다결정 반도체로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 일방 도전형의 반도체 영역내에 형성된 2개의 타방 도전형의 불순물 영역들과, 상기 일방 도전형의 반도체 영역 주표면상의 상기 2개의 불순물 영역들 사이의 영역을 적어도 커버하도록 형성된 절연막을 통해 게이트 전극이 형성되어 있는 반도체 장치에 있어서, 상기 2개의 불순물 영역은 상기 게이트 전극의 근방에서 저불순물 농도를 가지고, 상기 저불순물 농도 영역을 커버하도록 도전부재가 마련되고, 상기 도전부재와 상기 게이트 전극 사이에 소정의 저항값을 가진 저항체가 삽입되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 도전부재와 상기 게이트 전극은 동일 재질로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제4항에 있어서, 상기 도전부재는 다결정 반도체로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제4항에 있어서, 상기 저항체는 반도체 산화물로 만들어져 있는 것을 특징으로 하는 반도체 장치.
  8. 일방 도전형의 반도체 영역내에 형성된 2개의 타방 도전형의 불순물 영역들과, 상기 일방 도전형의 반도체 영역 주표면상의 상기 2개의 불순물 영역들 사이의 영역을 적어도 커버하도록 형성된 절연막을 통해 게이트 전극이 형성되어 있는 반도체 장치에 있어서, 상기 게이트 전극은 제1게이트 전극, 제2게이트 전극 및 제3게이트 전극으로 분할되어 있으며, 상기 제1게이트 전극은 상기 불순물 영역들 중 한 영역상에 존재하고, 상기 제3게이트 전극은 상기 불순물 영역들 중 다른 영역상에 존재하고, 상기 제1게이트 전극은 저항을 통해 제2게이트 전극에 접속되어 있고 제2게이트 전극은 저항을 통해 제3의 게이트 전극에 접속되어 있으며, 상기 저항은 제1게이트 전극 및 제2게이트 전극 사이와 제3게이트 전극과 제2게이트 전극 사이의 전류가 축적된 전하를 제1 및 제3게이트 전극으로부터 제2게이트 전극으로 방전될 수 있도록 하는 저항값을 가지는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 제1, 제2 및 제3게이트 전극은 동일 재질로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제8항에 있어서, 상기 제1, 제2 및 제3게이트 전극은 다결정 반도체로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제8항에 있어서, 제1의 게이트 전극 및 제3게이트 전극은 저항을 통해 상기 제2의 게이트 전극에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  12. 반도체 기판상에 형성된 금속/절연막/반도체의 MIS 또는 MOS 구조의 반도체 장치로서, 게이트를 마스크로서 이용하여 소정의 저농도 불순물층을 형성한 후, 게이트 측면에 사이드월을 설치하고 측벽면을 마스크로서 이용하여 고농도의 소오스, 드레인 확산층과 채널층의 사이에 저농도 오프셋 영역을 마련한 반도체 장치에 있어서, 상기 측벽은 도전성을 가지고, 상기 측벽은 저항을 통해 게이트 전극에 전기적으로 접속되어 상기 저항을 통해 상기 측벽면으로부터 상기 게이트 전극으로 저장된 전자가 방전되도록 되어 있는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서, 상기 사이드월과 상기 게이트 전극은 동일 재질로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  14. 제12항에 있어서, 상기 사이드월은 다결정 반도체로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  15. 제2도전형의 반도체 영역내에 형성된 2개의 제1도전형의 불순물 영역들과, 상기 도전형의 반도체 영역 주표면상의 상기 2개의 불순물 영역들 사이의 영역을 적어도 커버하도록 형성된 절연막을 통해 게이트 전극이 형성된 반도체 장치에 있어서, 상기 도전부재가 소정의 저항값을 가진 저항층을 통해 상기 게이트 전극의 측벽상에 형성되어 도전부재와 게이트 전극 사이에서 전류가 저장된 전하를 상기 도전부재로부터 상기 게이트 전극으로 방전시키도록 하는 것을 특징으로 하는 반도체 장치.
  16. 제1도전형인 제1반도체 영역과; 상기 제1반도체 영역의 주표면내 소정 영역에 의해 상호 이격되어 있도록 상기 제1반도체 영역내에 형성된 제2도전형의 영역들로서, 각각이 그 영역들의 다른 부분들보다 낮은 불순물 농도를 가지고 상기 제1반도체 영역의 상기 소정된 영역에 인접되도록 형성되어 있는 저불순물 영역을 포함하는 제2 및 제3반도체 영역들과; 상기 제1반도체 영역의 상기 소정 영역을 적어도 커버하도록 형성되고, 게이트 절연막에 의해 상기 소정 영역으로부터 분리되어 있는 게이트 전극과, 상기 제2 및 제3반도체 영역들의 상기 각 저불순물 영역들을 커버하도록 각각 형성된 제1 및 제2도전부재들과; 상기 제1 및 제2도전부재들과 상기 게이트 전극을 각각 연결시키도록 형성되어 있고, 상기 제1 및 제2도전부재와 상기 게이트 전극 사이에서 전류가 상기 제1 및 제2도전부재들로부터 상기 게이트 전극으로 저장된 전자를 방전시킬 수 있도록 소정의 저항값을 갖는 저항수단을 포함하는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서, 상기 제1 및 제2도전부재들과 상기 게이트 전극은 동일 재료로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  18. 제16항에 있어서, 상기 저항수단은 상기 제1도전부재와 상기 게이트 전극 사이 및 상기 제2도전부재와 상기 게이트 전극 사이에 삽입된 저항부재로 이루어진 것을 특징으로 하는 반도체 장치.
  19. 제1도전형인 제1반도체 영역과; 상기 제1반도체 영역의 주표면내 소정 영역에 의해 상호 이격되어 있도록 상기 제1반도체 영역내에 형성된 제2도전형의 제2 및 제3반도체 영역과; 게이트 절연막에 의해 상기 소정 영역으로부터 분리된 게이트 전극을 포함하며, 상기 게이트 전극은 상기 제2반도체 영역의 소정 영역을 적어도 커버하도록 형성된 제1게이트 부분과, 상기 제3반도체 영역의 소정 부분을 적어도 커버하도록 형성된 제2게이트 부분과, 상기 제1 및 제2게이트 부분들 사이에 형성된 제3게이트 부분을 포함하고, 상기 제1 및 제2게이트 부분들이 저항수단에 의해 상기 제3게이트 부분에 각각 연결되어 있으며, 상기 저항수단은 상기 제1 및 제2게이트 부분들과 제3게이트 부분 사이에서 전류가 저장된 전하를 상기제1 및 제2게이트 부분들로부터 상기 제 3 게이트 부분으로 방전시키도록 허용되는 소정의 저항값을 갖는 것을 특징으로 하는 반도체 장치.
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