JPH0668686A - 半導体不揮発性記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明の目的は、電気的消去が可能な半導体不
揮発性記憶装置において、消去モード時間の短縮を図る
ことである。 【構成】消去モード時間の短縮は、繰り返し行なわれる
消去のパルス幅を一定としないことによって実現され
る。この繰り返し行なわれる消去のパルス幅を一定とし
ない方法は、例えば繰り返し行なわれる消去のうち少な
くとも１回以上はメモリセルのしきい値電圧が負になら
ない程度の長い消去のパルス幅で消去を行なう方法であ
る。また、消去のパルス幅を消去の回数が増えるにした
がって長くする方法である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】半導体不揮発性記憶装置に関し、
例えばフラッシュメモリとそれを用いたマイクロコンピ
ュータシステムに利用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】フラッシュメモリはＥＰＲＯＭ（Erasab
le Programmable Read Only Memory）のメモリセルと類
似の構造を持ち、ＥＰＲＯＭと同程度のメモリセル面積
でＥＥＰＲＯＭ（Electrically Erasable and Programm
able Read Only Memory）のように電気的消去が可能で
ある。

【０００３】一般にフラッシュメモリの消去後のしきい
値電圧は、ＥＰＲＯＭのように紫外線で消去した場合の
熱平衡状態のしきい値電圧とは異なり、負の電圧となり
うる。このように、メモリセルのしきい値電圧が負の電
圧まで下がると、読み出し等に悪影響がある。すなわ
ち、メモリセルのしきい値電圧が負の電圧まで下がった
メモリセルであれば、ワード線の電圧すなわち制御ゲー
ト電圧が０Ｖであっても、データ線に電流(非選択リー
ク電流)が流れる。これにより読み出し時間の遅れ、ひ
いては誤読み出しを引き起こす。

【０００４】また、フラッシュメモリを消去した後のメ
モリアレイにおける各メモリセルのしきい値電圧は、ア
レイ内である分布（ばらつき）をもっている。このしき
い値電圧のばらつきの大きさは、約１Ｖ〜３Ｖである。
従って、消去後においてメモリアレイ内の全てのメモリ
セルのしきい値電圧が、負の電圧にならないように精度
良く制御する必要がある。これには消去の時間を何回か
に分割して行ない、各回の消去後に読み出し（ベリファ
イ）を行なって消去が十分であるかどうかを確認し、十
分でなければ再度消去をするという動作を繰り返す必要
がある。

【０００５】特開平２−２８９９９７号公報における消
去モードのフローチャート図を図２に示し、消去モード
における一連の動作を説明する。消去モードに入ると、
実際の消去に先立って図２に点線で示すようなプレライ
ト動作が実行される。プレライト動作は、消去が行なわ
れることによって未書き込みのメモリセルのしきい値電
圧が負の電圧になるのを防止するために、全てのメモリ
セルに対して書き込みを行なう動作である。プレライト
動作が終了すると、ベリファイに備えてアドレス設定が
行なわれる。その後、消去パルスが発生され消去が行な
われる。消去が終了するとベリファイが行なわれ、消去
が十分であるかどうかを確認する。もし、消去が不十分
であれば再度消去を行なう。この繰り返し行なわれる消
去では、各々の消去が終了すると前回の消去で消去が不
十分であると判定したアドレスからベリファイを行な
う。このように、消去とベリファイを繰り返し行ない全
てのメモリセルが消去されたと判定されると、プレライ
ト後消去とベリファイを繰り返す消去モードは終了す
る。上記した従来技術の消去モードでは、繰り返し行な
われる消去のパルス幅は一定である。

【０００６】

【発明が解決しようとする課題】上述した従来技術で
は、上記の通り繰り返し行なわれる消去のパルス幅が一
定であるため、図２において太い矢印で示したステップ
６の消去パルス発生からステップ７のベリファイ、及び
ステップ７のベリファイからステップ６の消去パルス発
生への繰り返し回数が多くなってしまう。また、ステッ
プ６の消去パルス発生からステップ７のベリファイ、及
びステップ７のベリファイからステップ６の消去パルス
発生へ切り換わる際には、メモリセルのゲート、ドレイ
ン、ソースに印加される電圧等の切り換えが行なわれる
ため、電圧の切り換え時間が必要となる。従って、従来
技術のように図２において太い矢印で示した部分の繰り
返し回数が多くなると、上記したメモリセルに印加され
る電圧等の切り換え回数も多くなってしまう。その結
果、メモリセルに印加される電圧等の切り換えに必要な
トータル時間が長くなり、図２における消去モード開始
から消去モード終了までの時間が長くなってしまう。

【０００７】従って本発明の目的とするところは、半導
体不揮発性記憶装置において、消去とベリファイの繰り
返し回数を減らし消去からベリファイ、及びベリファイ
から消去へ切り換わる際に行なわれるメモリセルのゲー
ト、ドレイン、ソースに印加される電圧等の切り換え回
数を少なくすることによって、この電圧の切り換えに必
要なトータル時間を短くし、消去モード全体の時間を短
縮することにある。

【０００８】

【課題を解決するための手段】上記目的は、繰り返し行
なわれる消去のパルス幅を一定としないことによって達
成される。すなわち、フラッシュメモリは、消去が進む
につれメモリセルのしきい値電圧が低下する。このメモ
リセルのしきい値電圧の変化と消去時間との関係は、メ
モリセルのしきい値電圧の変化が実数軸で表わされるの
に対し、消去時間は対数軸で表わされる。従って、繰り
返し行なわれる消去のパルス幅を一定としない方法は特
に制限されないが、繰り返し行なわれる消去のうち少な
くとも１回以上はメモリセルのしきい値電圧が負になら
ない程度の長い消去のパルス幅で消去する方法や、消去
の回数が増えるにしたがって消去のパルス幅を長くする
方法等が優位である。最初の消去パルスを長くし、２回
目以降の消去のパルス幅を一定パルス幅にしたときの消
去回数と消去パルス幅との関係を図１−（１）に示し、
消去のパルス幅を消去の回数が増えるにしたがって長く
したときの消去回数と消去パルス幅との関係を図１−
（２）に示す。また、消去のパルス幅を一定とした従来
方式のときの消去回数と消去パルス幅との関係を図１−
（３）に示す。このように本発明では消去時間を分割し
て消去を行なう際に消去のパルス幅を一定とせず、図１
−（１）や図１−（２）に示すように１回の消去のパル
ス幅を長くすることによって繰り返し行なう消去の回数
を減らす。これにより消去からベリファイ、及びベリフ
ァイから消去へ切り換わる際に行なわれるメモリセルの
ゲート、ドレイン、ソースに印加される電圧等の切り換
え回数を減らし、この電圧の切り換えに必要なトータル
時間を短縮して消去モード全体の時間を短くするもので
ある。但し、消去のパルス幅を長くする際には、温度特
性や書き換え特性等の特性変動を考慮したうえで、１回
の消去でメモリセルのしきい値電圧が負の電圧になって
しまわないように消去のパルス幅を設定する必要があ
る。

【０００９】

【作用】上記したように消去モードで繰り返し行なわれ
る消去のパルス幅を一定としていた従来技術に対して、
本発明は繰り返し行なわれる消去のパルス幅を一定とせ
ずにそのなかの１回の消去のパルス幅を長くすることに
よって、繰り返し行なう消去の回数を減らすことができ
る。すなわち、消去のパルス幅を長くするとその時の消
去が深く行なわれ、消去後のベリファイでメモリセルの
消去が不十分であると判定される割合は減少する。従っ
て、消去とベリファイの繰り返し回数は消去のパルス幅
を長くした分だけ少なくなる。その結果、消去からベリ
ファイ、及びベリファイから消去へ切り換わる際に行な
われるメモリセルのゲート、ドレイン、ソースに印加さ
れる電圧等の切り換え回数が減り、この電圧の切り換え
に必要なトータル時間が短縮され消去モード全体の時間
が短くなる。

【００１０】

【実施例】図３には、半導体不揮発性記憶装置の回路図
が示されている。

【００１１】半導体不揮発性記憶装置の素子構造 この図３の各回路素子は特に制限されないが、公知のＣ
ＭＯＳ（相補型ＭＯＳ）集積回路の製造技術により、１
個の単結晶シリコンのような半導体基板上において形成
される。特に制限されないが、集積回路は単結晶ｐ型シ
リコンからなる半導体基板上に形成される。ｎチャネル
ＭＯＳＦＥＴはかかる半導体基板表面に形成されたソー
ス領域、ドレイン領域及びソース領域とドレイン領域と
の間の半導体基板上に薄い厚さのゲート絶縁膜を介して
形成されたポリシリコンからなるようなゲート電極から
構成される。ｐチャネルＭＯＳＦＥＴは、上記半導体基
板表面に形成されたｎ型ウェル領域に形成される。これ
によって半導体基板はその上に形成された複数のｎチャ
ネルＭＯＳＦＥＴの共通の基板ゲートを構成し、回路の
接地電位が供給される。ｐチャネルＭＯＳＦＥＴの共通
の基板ゲート、すなわちｎ型ウェル領域は電源電圧Ｖcc
に接続される。あるいは、高電圧回路であれば、このｎ
型ウェル領域は外部から与えられた高電圧Ｖpp、もしく
はオンチップ内部発生高電圧等に接続される。あるい
は、集積回路は単結晶ｎ型シリコンからなる半導体基板
上に形成しても良い。この場合ｎチャネルＭＯＳＦＥＴ
はｐ型ウェル領域に形成される。

【００１２】半導体不揮発性記憶装置の回路構成 アドレス回路系 特に制限されないが、この実施例の半導体不揮発性記憶
装置では外部端子から供給される行、列アドレス信号Ａ
Ｘ、ＡＹを受けるアドレスバッファＸＡＤＢ、ＹＡＤＢ
で形成された相補アドレス信号が行、列アドレスデコー
ダＸＤＣＲ、ＹＤＣＲに供給される。特に制限されない
が、上記行、列アドレスバッファＸＡＤＢ、ＹＡＤＢは
装置内部の選択信号ｃｅにより活性化されて、外部端子
からのアドレス信号ＡＸ、ＡＹを取り込み、外部端子か
ら供給されたアドレス信号と同相の内部アドレス信号と
逆相のアドレス信号とからなる相補アドレス信号とを形
成する。行アドレスデコーダＸＤＣＲは、アドレスバッ
ファＸＡＤＢの相補アドレス信号に従ったメモリアレイ
のワード線ＷＬの選択信号を形成し、列アドレスデコー
ダＹＤＣＲは、アドレスバッファＹＡＤＢの相補アドレ
ス信号に従ったメモリアレイのデータ線ＤＬの選択信号
を形成する。特に制限されないが、メモリセルの選択は
８ビットあるいは１６ビット単位等での書き込み、読み
出しを行なうため行アドレスデコーダＸＤＣＲと列アド
レスデコーダＹＤＣＲによりメモリセルは８個あるいは
１６個等が選択される。一つのデータブロックのメモリ
セルはワード線方向（行方向）にｍ個、データ線方向
（列方向）にｎ個とした。言い換えると、メモリアレイ
はｍ×ｎ個のメモリセル群のデータブロックが８個ある
いは１６個等に分かれている。不揮発性メモリアレイ系 不揮発性メモリアレイは、制御ゲートと浮遊ゲートとを
有するメモリセルＭＯＳＦＥＴＭ１〜Ｍ９、ワード線Ｗ
Ｌ、データ線ＤＬ、共通ソース線ＣＳにより構成されて
いる。上記メモリセルは特に制限されないが、ＥＰＲＯ
Ｍのメモリセルと類似の構成とされ、制御ゲートと浮遊
ゲートとを有する公知のメモリセル、または制御ゲート
と浮遊ゲート、及び選択ゲートを有する公知のメモリセ
ルである。但し、その消去が浮遊ゲートとソース線に結
合されるソース間のトンネル現象を利用して電気的に行
なわれる点が、従来の紫外線を用いたＥＰＲＯＭの消去
方法と異なっている。消去回路系 この共通ソース線ＣＳは、消去回路ＥＲＣによって書き
込み、読み出し及びベリファイ時には回路の接地電位Ｖ
ssとされるのに対して、消去時には高電圧Ｖppに切り換
えられる。同図のメモリアレイにおいて、同じ行に配置
されたメモリセル例えばＭ１、Ｍ４、Ｍ７の制御ゲート
はワード線ＷＬ１に接続され、同じ列に配置されたメモ
リセル例えばＭ１〜Ｍ３のドレインはデータ線ＤＬ１に
接続されている。共通データ線、書き込み回路、読み出し回路 複数のデータ線ＤＬ１〜ＤＬｍは、アドレスデコーダＹ
ＤＣＲによって形成された選択信号を受ける列選択スイ
ッチＭＯＳＦＥＴＱ１〜Ｑ３を介して共通データ線ＣＤ
に接続される。この共通データ線ＣＤには、書き込み時
にオンとなるＭＯＳＦＥＴＱ５を介して書き込み用デー
タ入力バッファＤＩＢが接続される。この書き込み用デ
ータ入力バッファＤＩＢは、外部端子Ｉ／Ｏから入力さ
れる書き込み信号を受ける。また、この共通データ線Ｃ
Ｄは、読み出し制御信号seを受け読み出し時にオンとな
るスイッチＭＯＳＦＥＴＱ４を介してセンスアンプＳＡ
に接続され、更に読み出し用データ出力バッファＤＯＢ
を介して外部端子Ｉ／Ｏに接続される。タイミング制御回路 タイミング制御回路ＣＯＮＴは特に制限されないが、外
部端子／ＣＥ、／ＯＥ、／ＷＥ、／ＥＥにそれぞれ供給
されるチップイネーブル信号、アウトプットイネーブル
信号、ライトイネーブル信号、イレーズイネーブル信号
に応答するとともに書き込み・消去用高電圧Ｖppに応答
して、内部制御信号ce、se、we、er等のタイミング信号
を発生したり、またアドレスデコーダ等に選択的に供給
する読み出し用電源電圧Ｖcc、書き込み及び消去用高電
圧Ｖpp、ベリファイ用電圧Ｖcv等を発生する。

【００１３】書き込み動作 書き込み時には、内部信号ce及びweはハイレベルにされ
る。共通ソース線ＣＳのソース電位は、消去回路ＥＲＣ
によって回路の接地電位Ｖssにされる。行、列アドレス
デコーダ回路ＸＤＣＲ、ＹＤＣＲ及びデータ入力回路Ｄ
ＩＢには、その動作電圧として高電圧Ｖppが供給され
る。書き込みが行なわれるワード線ＷＬは、その電圧が
上記高電圧Ｖppになる。浮遊ゲートに電子を注入すべき
メモリセルが接続されたデータ線ＤＬは、上記同様な高
電圧Ｖppに接続される。これにより、メモリセルに書き
込みが行なわれる。書き込まれた（“０”状態）メモリ
セルは、その浮遊ゲートに電子が蓄積される。

【００１４】消去動作 消去時には内部信号ce及びerはハイレベルにされ、共通
ソース線ＣＳには消去回路ＥＲＣによって消去のための
高電圧Ｖppが供給される。この時、制御ゲートからソー
スに向かう高電界が作用し、メモリセルの浮遊ゲートに
蓄積された電子がトンネル現象によりソース線側に引き
抜かれる(“１”状態)ことによって消去が行なわれる。
なお、外部端子Ｉ／Ｏ、及び／ＣＥ、／ＯＥ、／ＷＥか
ら書き込み、消去等の動作を指示する制御信号を供給す
ることにより各動作を指定しても良い。高電圧Ｖppは、
外部からの供給でなく内部で電源電圧Ｖccを昇圧した電
位であっても良い。

【００１５】読み出し動作 通常の読み出し時には、内部信号se及びceはハイレベル
にされる。共通ソース線ＣＳの電位は、消去回路ＥＲＣ
によって回路の接地電位Ｖssにされる。行、列アドレス
デコーダ回路ＸＤＣＲ、ＹＤＣＲ、センスアンプＳＡ及
びデータ入力回路ＤＩＢにはその動作電圧として電源電
圧Ｖccが供給される。読み出しが行なわれるメモリセル
に接続されたワード線ＷＬは、その電圧が電源電圧Ｖcc
になる。尚、データ線ＤＬには、弱い書き込みが起こり
にくいように１Ｖ程度の低電圧をセンスアンプＳＡより
供給する。“０”状態に書き込まれたメモリセルは、そ
の浮遊ゲートに電子が蓄積されているので、しきい値電
圧は高くなり、読み出し時にワード線ＷＬを選択しても
ドレイン電流は流れない。一方、電子の注入が行なわれ
ていない“１”状態のメモリセルのしきい値電圧は低
く、ワード線ＷＬを選択すると電流が流れる。この電流
をセンスアンプＳＡで受け、データ出力回路ＤＯＢを通
り外部端子Ｉ／Ｏに出力される。これにより、メモリア
レイの通常の読み出しが行なわれる。

【００１６】消去後のベリファイ動作 フラッシュメモリにおいては、誤読み出しを防止するた
めにメモリセルのしきい値電圧が負の電圧にならないよ
うに精度良く制御しなければならない。このため、実際
の消去に先立ってプレライト動作を実行し、その後、消
去の時間を何回かに分割して行ない、消去後にベリファ
イを行なって消去が十分であるかどうかを確認し、十分
でなければ再度消去をするという動作を繰り返す必要が
ある。このようなアルゴリズムを一連の動作として行な
うのが、消去モードである。また、上記した消去モード
のアルゴリズムを、半導体不揮発性記憶装置内部で制御
可能としたものを自動消去モードという。消去モードに
おけるベリファイ時には、共通ソース線ＣＳのソース電
位は消去回路ＥＲＣによって回路の接地電位Ｖssにされ
る。一方、行、列アドレスデコーダ回路ＸＤＣＲ、ＹＤ
ＣＲ、センスアンプＳＡ及びデータ入力回路ＤＩＢに
は、その動作電圧として電源電圧Ｖccよりも低い電圧Ｖ
cvが供給される。すなわち、ベリファイ時には選択され
たメモリセルが消去状態（しきい値電圧が低い状態）で
あるかどうかを判定するため、フラッシュメモリに対し
て読み出し動作が可能な下限の電源電圧Ｖccminにほぼ
等しくなるような電圧で読み出しが行なわれる。

【００１７】消去モード 特開平２−２８９９９７号公報においては、上記した消
去モードのアルゴリズムを半導体不揮発性記憶装置内部
で制御することが可能な自動消去モードを例にとって説
明している。一方、本発明の実施例の消去モードでは、
特開平２−２８９９９７号公報における消去モードに対
して、消去のパルス幅を一定としないという点が異な
る。従って、主な回路については特開平２−２８９９９
７号公報に示される回路を引用し、ここでは消去のパル
ス幅を設定する回路、すなわち消去パルス終了信号ＰＥ
を発生させる２進カウンタ回路ＢＣＳ３及び異常検出信
号ＦＡＩＬを発生させる２進カウンタ回路ＢＣＳ４を中
心に図４から図７を用いて説明する。

【００１８】消去パルス発生回路と消去動作 図４と図６に示す２進カウンタ回路ＢＣＳ３は、消去の
パルス幅を設定するために必要な回路である。また、図
４と図６に示す２進カウンタ回路ＢＣＳ４は、消去パル
スが発生された回数を計数するために必要な回路であ
る。自動消去モードでは、メモリアレイの全てのアドレ
スについてプレライトが終了すると、自動消去モード設
定信号ＡＥが立ち上がり消去期間に入る。また、自動消
去モード設定信号ＡＥの立ち上がりに伴い、ある遅延を
持って自動消去モード設定遅延信号ＡＥＤが立ち上が
る。この信号ＡＥＤの立ち上がりを受けて消去開始信号
ＳＴが一定期間だけ立ち上がり、フリップフロップ回路
ＦＦ３がセットされる。遅延回路Ｄ５により設定された
時間の後に、消去パルス／ＥＰが立ち下がる。この消去
パルス／ＥＰのロウレベルにより、消去回路ＥＲＣを介
してメモリセルのソースに高電圧Ｖppが印加される。発
振回路Ｏ２と２進カウンタ回路ＢＣＳ３は、消去パルス
／ＥＰがロウレベルにされることによりそれらによって
定められた時間が経過した後、消去パルス終了信号ＰＥ
をロウレベルからハイレベルに変化させ、フリップフロ
ップ回路ＦＦ３をリセットする。これに応じて消去パル
ス／ＥＰが立ち上がるので、消去回路ＥＲＣによりメモ
リセルのソースの電位は高電圧Ｖppから回路の接地電位
Ｖssに切り換えられる。遅延回路Ｄ７により設定された
遅延時間の後に、消去ベリファイ信号ＥＶが立ち上がり
ベリファイに移る。ベリファイ用基準パルスの分周信号
ＯＳ２は周期の前半がハイレベル、周期の後半がロウレ
ベルの信号であり、ロウレベルである期間にセンスアン
プからの出力信号Ｓ０〜Ｓ７（８ビット出力の場合）の
ハイレベル、ロウレベルの判定が行なわれ、センスアン
プから出力されている全ビットの信号Ｓ０〜Ｓ７がロウ
レベルの時、言い換えるならばメモリセルのそれぞれの
しきい値電圧が低い消去状態ならば、フリップフロップ
回路ＦＦ３がセットされずにベリファイ時アドレスイン
クリメント信号ＥＡＩに応答して次のアドレスを示す内
部アドレス信号が形成され、再び信号ＯＳ２のロウレベ
ルの期間に判定が行なわれる。もし、センスアンプの出
力信号Ｓ０〜Ｓ７のうち１ビット以上の信号がハイレベ
ルであれば、すなわち１ビットでも消去が不十分である
と判定されたメモリセルがあれば、フリップフロップ回
路ＦＦ３がセットされ再びロウレベルの消去パルス／Ｅ
Ｐが発生される。このロウレベルの消去パルス／ＥＰに
よって再び消去が行なわれ、その後ベリファイが再び実
行される。この時、遅延回路Ｄ８の作用により信号ＯＳ
２の最後のパルスはアドレスインクリメント信号ＥＡＩ
に現われないようにされ、最後に消去が不十分であると
判定されたアドレスに留まることを示している。言い換
えるならば、再び消去が行なわれた後のベリファイは前
のベリファイで消去が不十分であると判定されたアドレ
スから実行される。上記動作の繰り返しにより全てのア
ドレスに対応するメモリセルがベリファイされると、自
動消去モード設定信号ＡＥが立ち下がり消去モード終了
信号ＥＲが一定期間だけハイレベルにされ、消去モード
が終了する。また、自動消去モード設定信号ＡＥの立ち
下がりに伴い、ある遅延を持って自動消去モード設定遅
延信号ＡＥＤが立ち下がる。

【００１９】特に限定されないが、図４には最初の消去
のパルス幅を長くし２回目以降の消去のパルス幅を一定
パルス幅にするための回路図が示され、図５にはその時
の主な波形のタイミングが示されている。図５におい
て、消去パルス／ＥＰが立ち下がっている間にソース線
に消去パルスが印加され消去が行なわれる。また、消去
パルス／ＥＰが立ち上がり、ある遅延を持って消去ベリ
ファイ信号ＥＶが立ち上がるとベリファイが行なわれ
る。消去パルス／ＥＰが立ち下がるタイミングは、セン
スアンプからの出力信号Ｓ０〜Ｓ７によって決まる。す
なわち、ベリファイを行ない消去が不十分であるメモリ
セルがあると、Ｓ０〜Ｓ７信号のいずれかが立ち上がり
消去パルス／ＥＰが立ち下がる。また、消去パルス／Ｅ
Ｐが立ち上がるタイミングは消去パルス終了信号ＰＥに
よって決まる。すなわち、ｄ信号と２進カウンタＢ.Ｃ
の出力信号Ａを入力とする２入力ＮＯＲ回路の出力信号
ＰＥＡ、または／ａ信号と２進カウンタＢ.Ｃの出力信
号Ｃを入力とする２入力ＮＯＲ回路の出力信号ＰＥＣの
どちらか一方が立ち上がると、消去パルス終了信号ＰＥ
が立ち上がり消去パルス／ＥＰが立ち上がる。上述した
ｄ信号は、最初に消去パルス／ＥＰが立ち上がるまでは
ハイレベルを保ち、消去パルス／ＥＰが立ち上がった後
は消去モード終了信号ＥＲが立ち上がり消去モードが終
了するまではロウレベルとなる。このように、最初に消
去モードに入った時はｄ信号がハイレベルとなっている
ため、Ａが立ち下がってもＰＥＡ信号が立ち上がらな
い。このため、ＰＥＣ信号が立ち上がるまで消去パルス
終了信号ＰＥが立ち上がらないので、長いパルス幅の消
去パルス／ＥＰを得ることができる。従って、図４に示
す回路により最初の消去のパルス幅を長くし、２回目以
降の消去のパルス幅を一定パルス幅にすることができ
る。更に、２進カウンタＢＣＳ３内にある２進カウンタ
Ｂ.Ｃの段数を変えること、ＰＥＡ信号を出力とする２
入力ＮＯＲ回路、及びＰＥＣ信号を出力とする２入力Ｎ
ＯＲ回路をどこの２進カウンタＢ.Ｃの出力から取り出
すかによって、消去のパルス幅を任意に設定することが
できる。

【００２０】また、特に限定されないが、図６には繰り
返し行なわれる消去のパルス幅を消去の回数が増えるに
したがって長くするための回路図が示され、図７にはそ
の時の主な波形のタイミングが示されている。上述した
ように、消去パルス／ＥＰが立ち下がるタイミングはセ
ンスアンプの出力信号Ｓ０〜Ｓ７によって決まる。ま
た、消去パルス／ＥＰが立ち上がるタイミングは、消去
パルス終了信号ＰＥによって決まる。図６に示す回路で
は、／ａから／ｘ信号及び異常検出信号ＦＡＩＬを利用
して１回目の消去時にはＰＥＡ信号が立ち上がり、２回
目の消去時にはＰＥＢ信号が立ち上がるというように設
計されているため、消去の回数が増えるにしたがって繰
り返し行なわれる消去のパルス幅が長くなる。図６に示
す回路においては、２進カウンタ回路ＢＣＳ３内にある
２進カウンタＢ.Ｃの段数を変えることによって消去の
パルス幅をどこまで長くするか、すなわち消去を何回繰
り返すかを任意に決めることができる。なお、特開平２
−２８９９９７でも述べられているが、２進カウンタ回
路ＢＣＳ４では消去パルス／ＥＰの発生回数を計数し、
ある一定回数の消去パルス／ＥＰを計数しても消去モー
ドが終了しない場合、すなわち消去パルス／ＥＰをある
一定回数印加しても消去ができない場合には異常検出信
号ＦＡＩＬ号を立ち上げる。その結果、消去モード終了
信号ＥＲが立ち上がり強制的に消去モードを終了させ
る。

【００２１】

【発明の効果】本願において開示される発明によって得
られる効果を簡単に説明すれば、下記の通りである。す
なわち、半導体不揮発性記憶装置の消去モードにおい
て、繰り返し行なわれる消去のパルス幅を一定としない
ことによって消去とベリファイの繰り返し回数を減ら
し、消去からベリファイ、及びベリファイから消去へ切
り換わる際に行なわれるメモリセルのゲート、ドレイ
ン、ソースに印加される電圧等の切り換え回数を少なく
する。その結果、上記した電圧の切り換えに必要なトー
タル時間を短縮し、消去モード全体の時間を短くするこ
とができる。

【図面の簡単な説明】

【図１】本発明の実施例による消去モードのフローチャ
ートである。

【図２】従来の消去モードのフローチャートである。

【図３】本発明の実施例による半導体不揮発性記憶装置
の回路図である。

【図４】本発明の実施例による消去パルス発生回路の回
路図である。

【図５】本発明の実施例による消去パルス発生回路の波
形タイミングである。

【図６】本発明の他の実施例による消去パルス発生の回
路図である。

【図７】本発明の他の実施例による消去パルス発生回路
の波形タイミングである。

【符号の説明】

ＬＯＧＣ…消去制御回路、ＥＲＣ…消去回路、ＳＡ…セ
ンスアンプ、ＸＤＣＲ…行アドレスデコーダ、ＹＤＣＲ
…列アドレスデコーダ、ＸＡＤＢ…行アドレスバッフ
ァ、ＹＡＤＢ…列アドレスバッファ、ＤＯＢ…出力バッ
ファ、ＤＩＢ…入力バッファ、ＣＯＮＴ…タイミング制
御回路、Ｍ１〜Ｍ９…メモリセル、Ｑ１〜Ｑ５…ＭＯＳ
ＦＥＴ、ＷＬ１〜ＷＬｎ…ワード線、ＤＬ１〜ＤＬｍ…
データ線、ＣＳ…共通ソース線、ＣＤ…共通データ線、
ce…内部制御信号、se…読み出し制御信号、we…書き込
み制御信号、er…消去制御信号、Ｖss…接地電圧、Ｖcc
…電源電圧、Ｖpp…高電圧、Ｖcv…ベリファイ用電圧、
ＡＸ…行アドレス信号、ＡＹ…列アドレス信号、／ＣＥ
…外部端子（チップイネーブル信号）、／ＯＥ…外部端
子（アウトプットイネーブル信号）、／ＷＥ…外部端子
（ライトイネーブル信号）、／ＥＥ…外部端子（イレー
ズイネーブル信号）、Ｉ／Ｏ…外部入出力端子、ＰＰ…
プレライトパルス、ＥＳ…消去モードを示す信号、ＤＣ
…デコーダ制御信号、ＥＶ…消去ベリファイ信号、ＡＥ
Ｄ…自動消去モード設定遅延信号、ＶＥ…ベリファイ時
センスアンプ活性化信号、Ｄ５〜Ｄ８…遅延回路、Ｏ２
…発振回路、ＢＣＳ３、ＢＣＳ４…２進カウンタ回路、
／ＥＰ…消去パルス、ＡＥ…自動消去モード設定信号、
ＳＴ…消去開始信号、ＯＳ２…べリファイ用基準パルス
の分周信号、Ｓ０〜Ｓ７…センスアンプの出力信号、Ｅ
Ｖ…消去ベリファイ信号、ＥＡＩ…ベリファイ時アドレ
スインクリメント信号、ＰＥ…消去パルス終了信号、Ｆ
ＡＩＬ…異常検出信号、ＥＲ…消去モード終了信号。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１ (72)発明者 久米 均 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 宮本 直樹 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内

Claims (7)

【特許請求の範囲】
1. 【請求項１】複数回の消去で電気的消去が可能な半導体
   不揮発性記憶素子を消去する半導体不揮発性記憶装置に
   おいて、 上記複数回の消去のうち少なくとも一回の消去のパルス
   幅は他の消去のパルス幅より長いことを特徴とする半導
   体不揮発性記憶装置。
2. 【請求項２】上記一回の消去の上記パルス幅は上記半導
   体不揮発性記憶素子のしきい値電圧が負にならない程度
   のパルス幅に設定されてなること特徴とする請求項１記
   載の半導体不揮発性記憶装置。
3. 【請求項３】消去のパルス幅を消去の回数が増えるにし
   たがって長くすることを特徴とする請求項１記載の半導
   体不揮発性記憶装置。
4. 【請求項４】上記複数回の消去の消去モードのアルゴリ
   ズムを上記半導体不揮発性記憶装置内部で制御可能なこ
   とを特徴とする請求項１から請求項３のいずれかに記載
   の半導体不揮発性記憶装置。
5. 【請求項５】上記複数回の消去の消去モードのアルゴリ
   ズムを上記半導体不揮発性記憶装置の外部から制御する
   ことを特徴とする請求項１から請求項３のいずれかに記
   載の半導体不揮発性記憶装置。
6. 【請求項６】上記半導体不揮発性記憶素子は、制御ゲー
   トと浮遊ゲートとの２層ゲート構造を持つＭＯＳＦＥＴ
   であることを特徴とする請求項１から請求項５のいずれ
   かに記載の半導体不揮発性記憶装置。
7. 【請求項７】上記半導体不揮発性記憶装置素子は、制御
   ゲートと浮遊ゲートと選択ゲートを持つＭＯＳＦＥＴで
   あることを特徴とする請求項１から請求項５のいずれか
   に記載の半導体不揮発性記憶装置。