JPH0736276B2 - Nonvolatile semiconductor memory device - Google Patents

Description

【発明の詳細な説明】 （技術分野） 本発明は不揮発性半導体記憶装置に関し特に置き換え可
能な読み出し専用メモリ（以下EPROMという）に関す
る。Description: TECHNICAL FIELD The present invention relates to a nonvolatile semiconductor memory device, and more particularly to a replaceable read-only memory (hereinafter referred to as EPROM).

（従来技術） EPROMは大規模集積化が進みチップ当たりのメモリ容量
が大きくなるとデータの書き込み時間が問題となる。た
とえば１バイト当たり50msec幅のパルスで書き込みを行
なうとメモリ容量128Kビット（16Kバイト）のチップで
は14〜15分（819.2秒＋α）もかかってしまい、書き込
み時間の短縮は必須である。このため従来行なわれてい
る書き込み時間短縮の手法にインテリジェント方式があ
り、例えば日経エレクトロニクス、1982年11月22日号、
No.304、p.p.100〜104にその一例が示されている。以下
に第１図と第２図を用いてインテリジェント方式に依る
書き込み時間の短縮を説明する。(Prior Art) When the EPROM becomes large-scale integrated and the memory capacity per chip increases, the data writing time becomes a problem. For example, if writing is performed with a pulse of 50 msec width per byte, it takes 14 to 15 minutes (819.2 seconds + α) for a chip with a memory capacity of 128 Kbits (16 Kbytes), and it is essential to shorten the writing time. For this reason, there is an intelligent method as a conventional method for reducing the writing time, for example, Nikkei Electronics, November 22, 1982,
An example is shown in No. 304, pp 100 to 104. The shortening of the writing time by the intelligent method will be described below with reference to FIGS. 1 and 2.

メモリトランジスタ〜Q₂は浮遊ゲートを有し、書き込み
動作はゲートとドレインに高電位を印加しメモリトラン
ジスタをオンさせて、ソース・ドレイン間で発生したホ
ットエレクトロンを浮遊ゲートに注入累積することによ
りしきい値電圧を高めることによって行なわれる。図の
▲▼、▲▼はプログラマ（書き込み装置）が
EPROMチップに与える制御信号でありアドレス入力、デ
ータ入力もプログラマがEPROMチップに与える。メモリ
トランジスタQ₂を書き込む場合、負荷トランジスタ〜Q₁
のドレインに概略20〜25VのV_PP電源電圧を印加し、メモ
リトランジスタ〜Q₂のゲートに概略17〜25Vの高レベル
のアドレス入力を与えることにより、メモリトランジス
タ〜Q₂を選択し、しかる後に負荷トランジスタ〜Q₁のゲ
ートに出力が接続されているノア回路〜NOR1に書き込む
ことを表わすデータ“0"に対応する概略０〜0.5Vの低レ
ベルのデータ入力を与え、しかる後にノア回路〜NOR1の
もう１つの入力▲▼に概略０〜0.5Vの低レベル入
力を与える。この時ノア回路〜NOR1の出力は高レベルと
なり、負荷トランジスタ〜Q₁がオンしメモリトランジス
タ〜Q₂に電流が流れメモリトランジスタ〜Q₂のチャネル
で形成されたホットエレクトロンが浮遊ゲートに注入さ
れ、書き込まれる。第２図はインテリジェント方式によ
る高速書き込みのタイミング図である。１つのメモリト
ランジスタの書き込み動作は“プログラム”と“ベリフ
ァイ”の２つの期間の数回にわたる繰り返しと“追加プ
ログラム”の期間からなっている。▲▼は低レベ
ルの時書き込みが行なわれるから、書き込み時間は▲
▼が低レベルの期間である。プログラム期間に▲
▼はtwの期間（概略1mesc）低レベルとなり書き込
みが行なわれ、続くベリファイの期間にOEに概略０〜0.
5Vの低レベルが入力され▲▼に呼応してセンスアン
プ〜SA1はメモリトランジスタ〜Q₂の記憶しているデー
タを読み出し、データ出力端子〜OUT1に出力する。デー
タ出力が書き込んだ状態に対応する“0"データでないな
らばプログラマは▲▼を再びtwの期間低レベルに
し再び書き込み、しかる後に▲▼を低レベルにして
データを読み出し出力させる。この“プログラム”と
“ベリファイ”の繰り返しは、出力されたデータが書き
込んだ状態に対応する“0"データとなるまで行なわれ
る。第２図の例では、４回目の書き込みで初めて出力さ
れたデータが“0"となり書き込めている。この様にして
出力データが“0"となるとプログラマは、▲▼を
t_A（概略２〜5msec）の期間Ｌレベルにして追加書き込
みをする。これは信頼性および読み出し動作電源電圧マ
ージンを考えて余分に電子を浮遊ゲートに注入しておく
ためである。以上説明した様にインテリジェント方式に
依れば、メモリトランジスタの製造バラツキによる書き
込みスピードのバラツキに対して、書き込みの速いメモ
リトランジスタは“プログラム”と“ベリファイ”の繰
り返しが少数回で済み、書き込みの遅いメモリトランジ
スタの場合そのスピードに応じて繰り返し回数を増やす
ことにより、最も遅いメモリトランジスタでも十分書き
込める様に、たとえば50msecですべてのビットを書き込
む場合に比べて高速書き込みが実現する。The memory transistor to Q ₂ has a floating gate, and a write operation is performed by applying a high potential to the gate and drain to turn on the memory transistor and injecting hot electrons generated between the source and drain into the floating gate and accumulating them. This is done by increasing the threshold voltage. ▲ ▼ and ▲ ▼ in the figure are the programmer (writing device)
This is a control signal given to the EPROM chip, and the programmer also gives address input and data input to the EPROM chip. When writing to memory transistor Q ₂ , load transistor ~ Q ₁
Select a memory transistor ~ Q ₂ by applying a V _PP supply voltage of about ₂₀ ~ 25V to the drain of the memory transistor, and by applying a high level address input of about 17 ~ 25V to the gate of the memory transistor ~ Q ₂ , and after that. gave low-level data input of the schematic 0~0.5V corresponding to the data "0" indicating that writing to the NOR circuit ~NOR1 output to the gate of the load transistor to Q ₁ is connected, the NOR circuit ~NOR1 thereafter A low level input of approximately 0-0.5V is applied to the other input ▲ ▼ of. The output of this time NOR circuit ~NOR1 goes high, hot electrons load transistor to Q ₁ is formed on-to the memory transistor to Q ₂ channel current flows to the memory transistor to Q ₂ are injected into the floating gate, Written. FIG. 2 is a timing chart of high speed writing by the intelligent method. The write operation of one memory transistor is composed of two periods of "program" and "verify" repeated several times and a period of "additional program". ▲ ▼ is written at low level, so write time is ▲
▼ is a low level period. During the program period ▲
▼ becomes low level during the period of tw (approximately 1 mesc), writing is performed, and OE is approximately 0 to 0 during the following verify period.
The sense amplifier ~SA1 in response to a low level is input ▲ ▼ of 5V reads data stored in the memory transistor to Q _2, and outputs to the data output terminal ～OUT1. If the data output is not "0" data corresponding to the written state, the programmer sets ▲ ▼ to the low level again for the period of tw and writes it again, and then sets ▲ ▼ to the low level to read and output the data. This "program" and "verify" are repeated until the output data becomes "0" data corresponding to the written state. In the example of FIG. 2, the data output for the first time at the fourth writing is “0” and the writing is possible. When the output data becomes "0" in this way, the programmer
During the period of t _A (approximately 2 to 5 msec), L level is set for additional writing. This is because extra electrons are injected into the floating gate in consideration of reliability and a read operation power supply voltage margin. As described above, according to the intelligent method, the writing speed varies with the writing speed variation due to the manufacturing variation of the memory transistor, and the writing speed is slow for the memory transistor with fast writing. In the case of a memory transistor, by increasing the number of repetitions according to its speed, high-speed writing is realized so that even the slowest memory transistor can write sufficiently, for example, compared to the case where all bits are written in 50 msec.

以上説明した、従来行なわれてきた高速書き込みの手法
としてのインテリジェント方式は１つのメモリトランジ
スタへの書き込み動作が“プログラム”と“ベリファ
イ”の繰り返しと“追加プログラム”の期間から構成さ
れていることが最大の特徴となっているが、逆にこれが
欠点ともなっている。以下にインテリジェント方式の欠
点を述べる。まず第一に、１回書き込むたびにベリファ
イする時間が消費されている点があり、ｎ回目で書き込
めたメモリトランジスタはｎ回もベリファイしその時間
が無駄になっている。第二に、書き込み時間はtwの整数
倍ずつ増えるため、繰り返しの最後の回の書き込み時間
のいくらかは必要以上の書き込み時間となっている。こ
の無駄を少なくするにはtwを短くすれば良いが、その場
合繰り返し回数が増えベリファイに消費される時間が増
加してしまう。第三に、信頼性および読み出し動作電源
電圧マージンを広げるため浮遊ゲートに余分に電子を注
入しておく必要があるが、その方法は書き込みの速いメ
モリトランジスタも遅いメモリトランジスタも一律にt_A
の時間の追加書き込みで行なうため、書き込みの遅いメ
モリトランジスタほどマージンが小さく、書き込みの遅
いメモリトランジスタでも十分マージンが得られるだけ
のt_Aをとれば、書き込みの速いメモリトランジスタでは
必要以上に長い追加書き込みとなり、書き込み時間の無
駄となってしまう。As described above, in the conventional intelligent method as a high-speed writing method, the write operation to one memory transistor is composed of the repetition of "program" and "verify" and the period of "additional program". It is the biggest feature, but it is also a drawback. The drawbacks of the intelligent method are described below. First of all, there is a point that the time for verifying is consumed each time writing is performed, and the memory transistor that has been written in the nth time is verified n times and the time is wasted. Second, the write time increases by an integer multiple of tw, so some of the write time at the end of the iteration is longer than necessary. To reduce this waste, tw should be shortened, but in that case, the number of repetitions increases and the time consumed for verification increases. Thirdly, reliability and read operations supply the voltage margin is necessary to extra inject electrons into the floating gate to spread, the method uniformly also fast memory transistor is slow memory transistors write t _A
Since additional writing takes time, the memory transistor with slower writing has a smaller margin, and if t _A is sufficient to obtain a sufficient margin even for a memory transistor with slower writing, additional writing will be longer than necessary for a memory transistor with fast writing. Therefore, the writing time is wasted.

また書き込み動作時メモリトランジスタのゲートには、
概略17〜25Vの一定電位が印加されているがこの方法に
も以下に述べる欠点がある。第３図はホットエレクトロ
ンが浮遊ゲートに流れこむ量すなわち注入電流〜I_Gの浮
遊ゲート電位V_FG依存性を示す。注入電流〜I_Gは浮遊ゲ
ート電位〜V_FGがドレイン電位V_Dと概略等しい時最大と
なり、V_FGが減少するに従いI_Gは減少することが特徴と
なっている。第４図に示すように浮遊ゲート〜５は制御
ゲート〜７と基板〜１に、浮遊ゲート−制御ゲート間容
量C₂と浮遊ゲート−基板間容量C₁とで容量結合してお
り、浮遊ゲート〜５の電位V_FGは浮遊ゲートに注入蓄積
された電荷量をQ_F、制御ゲート〜７に印加する電位をV
_CGとした時 となり浮遊ゲート電位V_FGは蓄積された電子の電荷量Q_F
と一対一に対応しQ_Fが多いほどV_FGは低下する。第４図
において浮遊ゲート−制御ゲート間容量C₂と浮遊ゲート
−基板間容量C₁を等しくすれば行線〜Ｘに概略20V、列
線Ｙに概略10Vを印加した時、初期的には浮遊ゲート電
位V_FGは概略10Vとなり、列線電位すなわちドレイン電位
と等しくなり、最大の注入電流I_Gが得られる。しかしな
がら行線電位すなわち制御ゲート電位〜V_CGは一定であ
るから浮遊ゲートにホットエレクトロンが注入蓄積する
に従いQ_Fが増大し浮遊ゲート電位V_FGは低下し注入電流
は減少する。すなわち書き込みがはじまると注入電流は
減少をはじめ、書き込みが進むに従い注入電流は減少す
るため非常に効率の悪い書込み方法となっている。その
ためプログラム時間は長時間を必要としている。In addition, during the write operation, the gate of the memory transistor
A constant potential of approximately 17 to 25 V is applied, but this method also has the following drawbacks. FIG. 3 shows the dependence of the amount of hot electrons flowing into the floating gate, that is, the injection current to I _G , on the floating gate potential V _FG . The injection current ~ I _G is maximized when the floating gate potential ~ V _FG is approximately equal to the drain potential V _D, and I _G decreases as V _FG decreases. Fourth floating gate 5 as shown in figure to the control gate and 7 and the substrate to 1, the floating gate - and the control gate capacitance C ₂ floating gates - are capacitively coupled with the substrate capacitance C _1, the floating gate The potential V _FG of ~ 5 is the amount of charge injected into the floating gate Q _F , and the potential applied to the control gate ~ 7 is V _{F
When using CG} And the floating gate potential V _FG is the accumulated electron charge Q _F
There is a one-to-one correspondence with and the more Q _{F, the} lower V _FG . In FIG. 4, if the floating gate-control gate capacitance C ₂ and the floating gate-substrate capacitance C ₁ are equalized, when approximately 20 V is applied to the row lines to X and approximately 10 V to the column line Y, initially floating The gate potential V _FG is approximately 10 V, which is equal to the column line potential, that is, the drain potential, and the maximum injection current I _G is obtained. However, since the row line potential, that is, the control gate potential to V _CG is constant, Q _F increases, the floating gate potential V _FG decreases, and the injection current decreases as hot electrons are injected and accumulated in the floating gate. That is, when the writing starts, the injection current starts to decrease, and the injection current decreases as the writing progresses, which is a very inefficient writing method. Therefore, a long program time is required.

（発明の目的） 本発明の目的は以上の欠点を除去し信頼性の高い高速書
き込み機能を有するEPROMを提供することにある。(Object of the Invention) It is an object of the present invention to provide an EPROM which eliminates the above drawbacks and has a highly reliable high-speed writing function.

（発明の構成） 本発明による不揮発性半導体記憶装置は、ドレイン電極
が列線に接続されソース電極が第一の電源に接続されゲ
ート電極が行線に接続されたメモリ機能を有する第一導
電型の第一のMIS電界効果トランジスタと、ドレイン電
極が第一の接続点に接続されソース電極が前記列線に接
続され書き込み制御信号をゲート入力とする第一導電型
の第二のMIS電界効果トランジスタと、入力が前記列線
に接続され出力が第一の出力端子に接続されたセンスア
ンプと、前記第一の接続点に入力端子が接続され第二の
接続点に出力端子が接続された第一の電流ミラー回路
と、あらかじめ定められた電流を発生するダミー電流源
に入力端子が接続され前記第二の接続点に出力端子が接
続された第二の電流ミラー回路と、ゲート電極が前記第
二の接続点に接続されドレイン電極が前記行線に接続さ
れ行線選択信号をソース入力とする第二導電型の第三の
MIS電界効果トランジスタと、前記行線と第二の電源と
の間に接続された負荷素子と、入力が前記行線に接続さ
れ出力が第二の出力端子に接続され、入力電位があらか
じめ定められた特定の電位を越える時を感知して信号を
出力する電圧検出回路とを含んで構成される。(Structure of the Invention) A nonvolatile semiconductor memory device according to the present invention has a first conductivity type having a memory function in which a drain electrode is connected to a column line, a source electrode is connected to a first power supply, and a gate electrode is connected to a row line. And a second conductivity type second MIS field effect transistor having a drain electrode connected to the first connection point, a source electrode connected to the column line, and a write control signal as a gate input. And a sense amplifier having an input connected to the column line and an output connected to a first output terminal, and a sense amplifier having an input terminal connected to the first connection point and an output terminal connected to a second connection point. A current mirror circuit, a second current mirror circuit having an input terminal connected to a dummy current source for generating a predetermined current, and an output terminal connected to the second connection point; Second connection A second conductivity type third electrode connected to the point and a drain electrode connected to the row line and having a row line selection signal as a source input.
An MIS field effect transistor, a load element connected between the row line and a second power supply, an input connected to the row line, an output connected to a second output terminal, and an input potential determined in advance. And a voltage detection circuit that outputs a signal by sensing when a specific potential is exceeded.

（実施例の説明） 以下本発明の実施例について図面を参照して説明する。
第５図は本発明の一実施例の回路図である。メモリトラ
ンジスタ〜Q₄はＮ−チャネルでソースは接地されドレイ
ンは列線〜Y₂に接続され、▲▼、DATAを入力とし
ノア回路〜NOR₂で作られた書き込み制御信号をゲート入
力とするＮ−チャネルトランジスタ〜Q₃のソースが列線
に接続されドレインは接続点〜10に接続されている。IM
₁は第一の電流ミラー回路で入力端子〜８は接続点〜10
に接続され出力端子〜９は接続点〜11に接続されてい
る。第一の電流ミラー回路〜IM₁はドレインとゲートが
入力端子に接続されソースがV_PP電源に接続されたＰ−
チャネルトランジスタ〜Q₅とゲートが入力端子〜８に接
続されドレインが出力端子〜９に接続されソースがV_PP
電源に接続されたＰ−チャネルトランジスタ〜Q₆とで構
成され、Q₅とQ₆は同一ディメンジョンに設定されており
Q₅にｉ′の電流が流れるとQ₆にもｉ′の電流を流そうと
する機能を有する。したがってメモリトランジスタQ₄に
I_Mの電流が流れればQ₆にもI_Mの電流が流れようとする。
〜IM₂は第二の電流ミラー回路で入力端子〜13はあらか
じめ定められた電流を発生するダミー電流源〜CG₁に接
続され出力端子〜12は前記接続点〜11に接続されてい
る。第二の電流ミラーIM₂はドレインとゲートが入力端
子〜13に接続されソースが接続されたＮ−チャネルトラ
ンジスタ〜Q₈と、ゲートが入力端子〜13に接続されドレ
インが出力端子〜12に接続されソースが接地されたＮ−
チャネルトランジスタ〜Q₇とで構成され、Q₇とQ₈は同一
ディメンジョンに設定されておりQ₈にｉ″の電流が流れ
ればQ₇にｉ″の電流を流そうとする機能を有する。入力
端子〜13はダミー電流源〜CG₁に接続されているため、
ダミー電流源の設定電流がＩであればQ₇にはＩの電流が
流れようとする。第一の電流ミラー回路〜IM₁の出力端
子〜９と第二の電流ミラー回路〜IM₂の出力端子〜12は
接続点〜11で接続されており、接続点〜11の電位は第７
図で示す様にトランジスタ〜Q₆とトランジスタ〜Q₇の電
流特性の兼ね合いできまる電位〜V₁₁になる。すなわち
トランジスタ〜Q₆に流そうとする電流〜iQ₆がトランジ
スタ〜Q₇に流そうとする電流〜iQ₇より大きければV₁₁は
高くなり、逆にiQ₆よりiQ₇の方が大きければV₁₁は低く
なる。このことはメモリトランジスタに流れる電流I_Mが
あらかじめ設定したダミー電流源の電流〜Ｉより小さけ
ればV₁₁は低くなり、逆にI_MIより大きければV₁₁は高く
なることを意味する。〜Q₉はＰ−チャネルトランジスタ
でドレインが行線に接続されゲートが前記接続点〜11に
接続されソースにアドレスデータ〜ADDが入力され選択
されると高電位が印加される。R₁は行線〜X₂と接地間に
接続された負荷素子である。V₁₁が低下するとトランジ
スタQ₉のコンダクタンスは上昇し行線〜X₂の電位は上昇
する。逆にV₁₁が上昇するとQ₉のコンダクタンスは悪く
なり行線〜X₂の電位は下がる。したがってあらかじめ設
定されたダミー電流源の電流〜Ｉよりメモリトランジス
タの電流〜I_Mが小さければ行線〜X₂の電位は上昇しI_Dよ
りI_Mが大きければ行線電位は低下しI_MをＩと同じにしよ
うとする。(Description of Embodiments) Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 5 is a circuit diagram of an embodiment of the present invention. N drain source is grounded memory transistor to Q ₄ is N- channel is connected to the column line to Y _2, the ▲ ▼, a gate input a write control signal generated by NOR circuit ～NOR ₂ as inputs DATA The source of the channel transistor ~ Q ₃ is connected to the column line and the drain is connected to the connection point ~ 10. IM
₁ is a first current mirror circuit, and input terminals are 8 and connection points are 10
And the output terminals ~ 9 are connected to connection points ~ 11. The first current mirror circuit ~ IM ₁ has P- whose drain and gate are connected to the input terminal and whose source is connected to the V _PP power supply.
Channel transistor ~ Q ₅ and gate are connected to input terminal ~ 8, drain is connected to output terminal ~ 9 and source is V _PP
Consists of connected P- channel transistor to Q ₆ to the power supply, Q ₅ and Q ₆ are set to the same dimension
When the current i ′ flows through Q _5, it has the function of flowing the current i ′ through Q ₆ . Therefore, memory transistor Q ₄
If the current of I _M flows, the current of I _M also tries to flow in Q ₆ .
IM ₂ is a second current mirror circuit, an input terminal 13 of which is connected to a dummy current source CG ₁ which generates a predetermined current, and an output terminal 12 of which is connected to the connection point 11. The second current mirror IM ₂ has an N-channel transistor ~ Q ₈ having a drain and a gate connected to the input terminals ~ 13 and a source, and a gate connected to the input terminal ~ 13 and a drain connected to the output terminal ~ 12. And the source is grounded N-
It is composed of a channel transistor to Q _7, and Q ₇ and Q ₈ are set to have the same dimension, and have a function of attempting to flow an i ″ current to Q ₇ when an i ″ current flows to Q ₈ . Since the input terminals ~ 13 are connected to the dummy current source ~ CG ₁ ,
If the set current of the dummy current source is I, the current of I tends to flow in Q ₇ . The first current mirror circuit 〜IM ₁ output terminal 〜9 and the second current mirror circuit 〜IM ₂ output terminal 〜12 are connected at a connection point 〜11, and the potential at the connection point 〜11 is the seventh.
It becomes potential ~V ₁₁ which is determined in consideration of the current characteristics of the transistor to Q ₆ and the transistor to Q ₇ as shown in FIG. That V ₁₁ larger than the current ～IQ ₇ current ～IQ ₆ that attempts to pass transistor to Q ₆ is made to flow to the transistor to Q ₇ becomes high, the larger the better the iQ ₇ from iQ ₆ reversed V ₁₁ is lower. This means that V ₁₁ becomes lower if the current I _M flowing through the memory transistor is smaller than the preset current ~ I of the dummy current source, and V ₁₁ becomes higher if it is larger than I _M I. ˜Q ₉ are P-channel transistors, the drains of which are connected to the row lines, the gates of which are connected to the connection points ˜11, and the address data ˜ADD are input to the sources to apply a high potential. And R ₁ row line to X ₂ is connected to a load element and the ground. When V ₁₁ decreases, the conductance of the transistor Q ₉ increases and the potential of the row line to X ₂ increases. On the contrary, when V ₁₁ rises, the conductance of Q ₉ gets worse and the potential of row line ~ X ₂ drops. Therefore, if the current of the memory transistor-I _M smaller than the preset current of the dummy current source-I is smaller, the potential of the row line-X ₂ rises, and if I _M is larger than I _D , the row line potential lowers and I _M Try to be the same as I.

今メモリトランジスタ〜Q₄を書き込むのにV_PP電源を概
略20Vとしてトランジスタ〜Q₃の負荷特性から列線〜Y₂
の電位、すなわちメモリトランジスタ〜Q₄のドレイン電
位〜V_Dが概略10Vとなる。その時最もホットエレクトロ
ンの注入電流が大きいのは第３図に示す様に浮遊ゲート
電位〜V_FGが概略ドレイン電位〜V_Dの時で、すなわち概
略10Vの時である。メモリトランジスタに流れる電流〜I
_Mは最も簡単な近似では、 で表わされ浮遊ゲートの電位〜V_FGと一対一に対応す
る。したがってダミー電流源の電流〜Ｉを浮遊ゲート電
位〜V_FGが10Vの時のメモリトランジスタ〜Q₄に流れる電
流I_M|V_D＝10に設定しておけば、メモリトランジスタ〜Q
₁に流れる電流〜I_MはI_M|V_D＝10に保たれ、したがってV
_FGは10Vにたもたれる。実際にはメモリトランジスタ〜Q
₄においてV_Dが10V、V_FGが10Vで書き込みがはじまり、浮
遊ゲートにホットエレクトロンが注入されてV_FGが低下
すると、I_Mが低下しダミー電流源の設定電流Ｉ（＝I_M|V
_D＝10）より小さくなるため行線〜X₂の電位が上昇し容
量結合によりV_FGが上昇し10Vを保つ。したがってV_FGは
つねにV_Dと等しくなる様にすることができ、プログラム
時間の間つねに最大の注入電流を得ることができる。書
き込んだメモリセルが誤まりなく書き込んだ状態と判断
されるためには、メモリトランジスタのコントロールゲ
ートからみたスレッショルド〜V_TMが十分高くなってい
ることが必要でV_TMは で表わされ、Q_Fと一対一に対応する。今信頼性を十分考
慮して安定に書き込めたと判断できるスレッショルドを
V^S _TMとすると浮遊ゲートには次式に示すQ_F ^S以上の電荷
が注入蓄積されて いれば満足できる。この状態まで書き込まれた時行線電
位は にまで上昇している。V_FGは初期状態と同じ10Vである。
第５図の〜VD₁は電圧検出回路で行線〜X₂の電位があら
かじめ設定された（５）式の電位V_X2を越えた時を感知
し信号を出力する。Now write the memory transistor to Q ₄ and set the V _PP power supply to approximately 20 V and from the load characteristics of the transistor to Q ₃ the column line to Y ₂
Potential, that is, the drain potential of the memory transistor to Q ₄ to V _D is approximately 10V. At that time, the injection current of the hot electrons is the largest when the floating gate potential to V _FG is approximately the drain potential to V _D , that is, approximately 10 V, as shown in FIG. Current flowing through memory transistor ~ I
_M is the simplest approximation, It has a one-to-one correspondence with the floating gate potential ~ V _FG . Therefore, if the current ~ I of the dummy current source is set to the current I _M | V _D = 10 flowing in the memory transistor ~ Q ₄ when the floating gate potential ~ V _FG is 10V, the memory transistor ~ Q
_The current through I ~ I _M is kept at I _M | V _D = 10 and therefore V
_FG leans back to 10V. Actually memory transistor ~ Q
_When V _D is 10 V and V _FG is 10 V in FIG. ₄ , writing starts, hot electrons are injected into the floating gate, and V _FG decreases, then I _M decreases and the dummy current source set current I (= I _M | V
_{Since it} is smaller than _D = 10), the potential of the row line to X ₂ rises and V _FG rises due to capacitive coupling and keeps 10V. Therefore V _FG can always be made equal to V _D, and the maximum injection current can always be obtained during the programming time. For written memory cell is determined to state written without rounding erroneous, necessary and V _TM that threshold ~V _TM viewed from the control gate of the memory transistor is sufficiently high It has a one-to-one correspondence with Q _F. Now, considering the reliability, the threshold that can be judged to have been written stably
If V ^S _TM , the floating gate is injected and accumulated with a charge equal to or more than Q _F ^S shown in the following equation. You can be satisfied. When written up to this state, the line potential is Has risen to. V _FG is 10V, which is the same as the initial state.
Figure 5 to VD ₁ of a signal by sensing when exceeding the potential V _X2 of the potential of the row line to X ₂ is set in advance by the voltage detection circuit (5).

次に第６図に示すタイミング図を用いて本発明による高
速書き込みを説明する。アドレス入力〜ADD、データ入
力〜DATAが固定され▲▼に低レベル入力を与える
ことにより書き込みが開始され、浮遊ゲートに電子が注
入蓄積されその電荷量Q_Fに応じ行線電位は上昇してい
く。読み出し動作電源電圧マージンを十分広くとること
ができ、かつ記憶保持特性の信頼性を十分に満足しうる
に充分な注入電子の電荷量Q_F ^Sによって（５）式に示す
様に一義的に決まる行線電位 まで行線電位が上昇すれば、その時点で充分高い信頼性
を得るだけの書き込みがなされているわけであるからそ
れ以上書き込む必要はない。したがって第５図の電圧検
出回路〜VD₁は行線〜X₂の電位が を越える時を感知し、出力端子〜OUT₃に概略３〜5Vの高
レベル信号を出力し、これを受けたプログラマ（書き込
み装置）はPGMを高レベルに引き上げて書き込みを終了
させしかる後にアドレスを切りかえる。以上述べた様に
本発明によるEPROMを用いた高速書き込みはあらかじめ
設定しておいた高い信頼性を得るに十分に注入電子電荷
量に達した時書き込み動作を終了させるため非常に信頼
性が高く、書き込み時間はインテリジェント方式の様な
ディスクリートな値ではなく、連続値であるから必要以
上に長く書き込んでしまうといった無駄な書き込み時間
は一切なく、またベリファイの必要がないからその時間
が完全に省け、さらに書き込み動作中浮遊ゲート電位は
つねに概略ドレイン電位と等しく設定された電位に保た
れるから、常に最大の注入電流が得られるため速く必要
な注入電子電荷量が得られる。この様に高い信頼性を有
する高速書き込みが実現できる。Next, the high speed writing according to the present invention will be described with reference to the timing chart shown in FIG. Address input ~ ADD, data input ~ DATA are fixed and writing is started by applying low level input to ▲ ▼, electrons are injected and accumulated in the floating gate and the row line potential rises according to the charge amount Q _F. . The read operation power supply voltage margin can be made wide enough, and the charge quantity Q _F ^S of injected electrons sufficient to sufficiently satisfy the reliability of the memory retention characteristic is uniquely determined as shown in the equation (5). Row line potential If the row line potential rises up to this point, writing is performed at that time to obtain sufficiently high reliability, so there is no need to write any more. Therefore, in the voltage detection circuit ~ VD _{1 of} Fig. 5, the potential of the row line ~ X ₂ is When it exceeds the threshold, it outputs a high level signal of approximately ₃ to 5V to the output terminal to OUT ₃ , and the programmer (writing device) that receives this raises the PGM to a high level to finish the writing and then sets the address. Switch. As described above, the high-speed writing using the EPROM according to the present invention is very reliable because the writing operation is terminated when the injected electron charge amount is sufficiently reached to obtain the preset high reliability. The writing time is not a discrete value like the intelligent method, but it is a continuous value, so there is no wasteful writing time such as writing longer than necessary, and since verification is not necessary, that time can be completely omitted. During the write operation, the floating gate potential is always kept at a potential set to be approximately equal to the drain potential, so that the maximum injection current is always obtained and the required amount of injected electronic charges can be obtained quickly. Thus, high-speed writing with high reliability can be realized.

なお第５図の行線選択信号〜ADDはV_PP電源とは別の電源
から供給される高電圧、あるいは昇圧回路より発生させ
た高電圧を用いて30〜40Vを実現させるとより効果的で
ある。またメモリトランジスタ〜Q₄のソースは必ずしも
接地する必要はなく概略0.5〜1.5Vの低電位に設定され
ていても同様の効果が得られる。さらにトランジスタ〜
Q₃のソースとメモリトランジスタ〜Q₁のドレインが列線
選択信号をゲート入力とするセレクト用トランジスタを
介して接続されても本発明に包含されることは容易に類
推できる。It is more effective if the row line selection signal ~ ADD in Fig. 5 is realized at 30 ~ 40V by using a high voltage supplied from a power supply different from the V _PP power supply or a high voltage generated by a booster circuit. is there. The sources of the memory transistors to Q ₄ do not necessarily have to be grounded, and similar effects can be obtained even if they are set to a low potential of approximately 0.5 to 1.5V. More transistors
Even if the source of Q ₃ and the drain of the memory transistor to Q ₁ are connected via the selecting transistor having the column line selection signal as a gate input, it can be easily inferred to be included in the present invention.

（発明の効果） 以上述べた様に本発明よりEPROMの高い信頼性を有した
高速書き込みが実現される。(Effect of the Invention) As described above, high-speed writing with high reliability of the EPROM is realized by the present invention.

【図面の簡単な説明】[Brief description of drawings]

第１図は従来技術によるEPROMの回路図を示し、第２図
は従来技術による高速書き込みのタイミング図を示す。
第３図はメモリトランジスタの浮遊ゲートへのホットエ
レクトロン注入電流の浮遊ゲート電位依存性を示す。第
４図はメモリトランジスタの制御ゲート、浮遊ゲート、
基板間の容量結合を示す図である。第５図は本発明の実
施例の回路図を示し、第６図は本発明の実施例による高
速書き込みのタイミング図を示す。第７図は第５図に示
す実施例回路図中の接続点〜11の電位を説明する原理図
である。 １……サブストレート、５……浮遊ゲート、７……制御
ゲート、８、13……電流ミラー回路入力端子、９、12…
…電流ミラー回路出力端子、10、11……接続点 Q₁,Q₃,Q₇,Q₈……Ｎ−チャネルトランジスタ、Q₅,Q₆,Q₉
……Ｐ−チャネルトランジスタ、Q₂,Q₄……メモリトラ
ンジスタ、X₁,X₂……行線、Y₁,Y₂……列線、R₁……負荷
素子、NOR₁,NOR₂……ノア回路、SA₁,SA₂……センスアン
プ、OUT₁,OUT₂,OUT₃……外部出力端子、IM₁,IM₂……電
流ミラー回路、VD₁……電圧検出回路、CG₁……ダミー電
流源、C₁……浮遊ゲート−サブストレート間容量、C₂…
…浮遊ゲート−制御ゲート間容量FIG. 1 shows a circuit diagram of an EPROM according to the prior art, and FIG. 2 shows a timing diagram for high speed writing according to the prior art.
FIG. 3 shows the floating gate potential dependence of the hot electron injection current into the floating gate of the memory transistor. FIG. 4 shows the control gate of the memory transistor, the floating gate,
It is a figure which shows the capacitive coupling between substrates. FIG. 5 shows a circuit diagram of an embodiment of the present invention, and FIG. 6 shows a timing diagram of high speed writing according to the embodiment of the present invention. FIG. 7 is a principle diagram for explaining the potentials of connection points 11 in the circuit diagram of the embodiment shown in FIG. 1 ... Substrate, 5 ... Floating gate, 7 ... Control gate, 8,13 ... Current mirror circuit input terminal, 9,12 ...
… Current mirror circuit output terminals, 10, 11… Connection points Q ₁ , Q ₃ , Q ₇ , Q ₈ …… N-channel transistors, Q ₅ , Q ₆ , Q ₉
...... P-channel transistor, Q ₂ , Q ₄ …… Memory transistor, X ₁ , X ₂ …… Row line, Y ₁ , Y ₂ …… Column line, R ₁ …… Load element, NOR ₁ , NOR ₂ …… … NOR circuit, SA ₁ , SA ₂ …… Sense amplifier, OUT ₁ , OUT ₂ , OUT ₃ …… External output terminal, IM ₁ , IM ₂ …… Current mirror circuit, VD ₁ …… Voltage detection circuit, CG ₁ … … Dummy current source, C ₁ … Floating gate-substrate capacitance, C ₂ …
… Floating gate-control gate capacitance

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】ドレイン電極が列線に接続されソース電極
が第一の電源に接続されゲート電極が行線に接続された
メモリ機能を有する第一導電型の第一のMIS電界効果ト
ランジスタと、ドレイン電極が第一の接続点に接続され
ソース電極が前記列線に接続され書き込み制御信号をゲ
ート入力とする第一導電型の第二のMIS電界効果トラン
ジスタと、入力が前記列線に接続され出力が第一の出力
端子に接続されたセンスアンプとを含む不揮発性半導体
記憶装置において、前記第一の接続点に入力端子が接続
され第二の接続点に出力端子が接続された第一の電流ミ
ラー回路と、あらかじめ定められた電流を発生するダミ
ー電流源に入力端子が接続された前記第二の接続点に出
力端子が接続された第二の電流ミラー回路と、ゲート電
極が前記第二の接続点に接続されドレイン電極が前記行
線に接続され行線選択信号をソース入力とする第二導電
型の第三のMIS電界効果トランジスタと、前記行線と第
一の電源との間に接続された負荷素子と、入力が前記行
線に接続され出力が第二の出力端子に接続され前記行線
の電位があらかじめ定められた特定の電位を越える時を
感知して前記第一のMIS電界効果トランジスタにデータ
が書き込まれたことを示す信号を出力する電圧検出回路
とを含んで構成されることを特徴とする不揮発性半導体
記憶装置。1. A first conductivity type first MIS field effect transistor having a memory function, in which a drain electrode is connected to a column line, a source electrode is connected to a first power source, and a gate electrode is connected to a row line. A second conductivity type second MIS field effect transistor having a drain electrode connected to a first connection point, a source electrode connected to the column line and having a write control signal as a gate input, and an input connected to the column line In a non-volatile semiconductor memory device including a sense amplifier whose output is connected to a first output terminal, a first terminal in which an input terminal is connected to the first connection point and an output terminal is connected to a second connection point A current mirror circuit, a second current mirror circuit in which an output terminal is connected to the second connection point where an input terminal is connected to a dummy current source that generates a predetermined current, and a gate electrode is the second Connection point A second conductive type third MIS field effect transistor having a drain electrode connected to the row line and having a row line selection signal as a source input, and a load connected between the row line and the first power supply. An element and an input connected to the row line, an output connected to the second output terminal, and sensing when the potential of the row line exceeds a predetermined specific potential, to the first MIS field effect transistor. A nonvolatile semiconductor memory device comprising: a voltage detection circuit that outputs a signal indicating that data has been written. 【請求項２】第一の電流ミラー回路が、ドレイン電極と
ゲート電極が入力端子に接続されソース電極が第二の電
源に接続された第二導電型の第四のMIS電界効果トラン
ジスタと、ゲート電極が入力端子に接続されソース電極
が第二の電源に接続されドレイン電流が出力端子に接続
された第二導電型の第五のMIS電界効果トランジスタと
で構成され、第二の電流ミラー回路が、ドレイン電極と
ゲート電極が入力端子に接続されソース電極が第一の電
源に接続された第一導電型の第六のMIS電界効果トラン
ジスタと、ゲート電極が入力端子に接続されソース電極
が第一の電源に接続されドレイン電流が出力端子に接続
された第一導電型の第七のMIS電界効果トランジスタと
で構成されたことを特徴とする特許請求の範囲第一項記
載の不揮発性半導体記憶装置。2. A fourth MIS field effect transistor of the second conductivity type, wherein the first current mirror circuit has a drain electrode and a gate electrode connected to an input terminal and a source electrode connected to a second power source, and a gate. A second conductivity type fifth MIS field effect transistor whose electrode is connected to the input terminal, the source electrode is connected to the second power source, and the drain current is connected to the output terminal. A sixth MIS field effect transistor of the first conductivity type in which the drain electrode and the gate electrode are connected to the input terminal and the source electrode is connected to the first power source; and the gate electrode is connected to the input terminal and the source electrode is the first 7. The non-volatile semiconductor memory device according to claim 1, further comprising: a seventh MIS field effect transistor of the first conductivity type connected to the power source of the first drain and connected to the output terminal of the drain current. .