JPH0346196A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0346196A
JPH0346196A JP1181409A JP18140989A JPH0346196A JP H0346196 A JPH0346196 A JP H0346196A JP 1181409 A JP1181409 A JP 1181409A JP 18140989 A JP18140989 A JP 18140989A JP H0346196 A JPH0346196 A JP H0346196A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、差動増幅型のセンスアンプを有する不揮発性
の半導体記憶装置に関するものである。
（従来の技術） 差動増幅型のセンスアンプを有する不揮発性の半導体記
憶装置、例えば紫外線消去型再書き込み可能な読み出し
専用メモリ（ＥＰＲＯＭ）においては、アドレスにより
選択されたメモリセルに記憶されている記憶データに応
じて読み出された電位をセンスアンプによってダミーセ
ル読み出し電位（基準電位）と比較して、記憶されてい
るデータが“１”か又は“０”の判定を行う。これを第
３図を用いて説明する。第３図において、データ記憶用
メモリセルＭＣは、実際にはｍ行×ｎ列のマトリクス状
に配列されており、ｍ本あるワード線の中から１本のワ
ード線ＷＬがロウデコーダ（図示せず）により選択され
、ｎ本あるビット線の中から１本のビット線ＢＬがカラ
ムセレクタＣ８により選択されることによって、この選
択されたワード線およびビット線に各対応して制御ゲー
トおよびドレインが接続されている１つのメモリセルＭ
Ｃが選択される。この選択されたメモリセルＭＣは、カ
ラムセレクタＣ８を介してセンスアンプＳＡのバイアス
回路および負荷回路２１に接続されている。なお、セン
スアンプＳＡはバイアス回路および負荷回路２１の他に
、差動増幅器２２と、一対のセンス線ＳＬ、ＲＬと、バ
イアス回路および負荷回路２３とを有している。上記メ
モリセルＭＣに記憶されているデータにより変化するビ
ット線電位がバイアス回路および負荷回路２１により増
幅されたのち、センス線ＳＬを介して差動増幅器２２の
一方の入力端（比較入力端）に人力される。この差動増
幅器２２の他方の入力端（基準入力端）には、ダミーセ
ル側回路から基準電位ＶＲが与えられる。このダミーセ
ル側回路は、前記データ記憶用メモリセルＭＣから差動
増幅器２２の比較入力端までの経路と回路的にほぼ対称
に設けられており、ダミーセルＤＭＣ，ダミー容量用セ
ルとして作用する複数のセルＤＣ、ダミービット線ＤＢ
Ｌ、カラムセレクタ等価トランジスタｃｓ’、バイアス
回路および負荷回路２３、およびダミーセンス線（基準
電位線）ＲＬからなり、前記記憶用メモリセルＭＣの記
憶データの“１”０″に応じて変化するセンス線ＳＬの
電位のほぼ中間レベルの定電位に設定された基準電位Ｖ
Ｒを発生する。したがって、前記差動増幅器２２は、セ
ンス線ＳＬの電位Ｖｓがダミーセンス線ＲＬの電位（基
準電位）ＶＲより高いか低いかを検知してデータの“１
”、　“０″を判定することが可能になっている。
このようなＥＦＲＯＭにおいては、ダミービット線ＤＢ
Ｌにドレインが接続された複数のダミー容量用セルＤＣ
の合計容量は、各ビット線ＢＬに付加される容量とダミ
ービット線ＤＢＬに付加される容量とがほぼ等しくなる
ように選定される。
近年メモリの大容量化に伴って、不良メモリセルを有す
るメモリを良品にする冗長技術が脚光をあびている。Ｅ
ＰＲＯＭにおいては、ロー系の不良の他に特にカラム系
の不良を救済することが重要性を増してきている。この
場合、ｍ行×ｎ列のマトリックス状に配置されたメモリ
セルの他に、このメモリセルと同一のメモリセルをｍ個
列状に配置した冗長セル列を複数個設ける。そして、ｍ
行×ｎ列のマトリックス状に配置されたメモリセルＭＣ
中に欠陥があった場合に、この欠陥のあるメモリセルを
含んでいるセル列を選択するカラムアドレスが人力され
た時に、上記欠陥メモリセルを含んでいるセル列を選択
する代わりに冗長セル列の１つを選択するようにしたも
のである。
（発明が解決しようとする課題） 一方ＥＰＲＯＭは、通常ＴＴＬ　（１’ランジスタ・ト
ランジスタ・ロジック）回路とのコンパティビリティを
有する出力を得るために出力バッファに電流駆動能力を
持たせている。これによって、データ出力時にはチップ
内部電源線に電位変動（雑音）が発生する。この雑音を
抑制するために、上記電源線を、出力バッファと他の内
部回路とで別系統に分離するなどの方法が考えられるが
、この電源線の分離だけでは完全に前記雑音を抑制する
ことは不可能である。このように電源線に雑音が生じる
と、この電源線から電圧を供給されている内部回路の各
ノードの電位も当然に揺れることになり、前記ビット線
ＢＬ、ダミービット線ＤＢＬ、センス線ＳＬおよび基準
電位線ＲＬの電位も揺れることになる。
いま、前記データの“１”、　“０”の判定を行う差動
増幅器２２の人力であるセンス線ＳＬの電位ｖ８および
基準電位線ＲＬの電位ＶＲが、例えば第４図（ａ）、　
　（ｂ）に示すように同期して揺れるのであれば、上記
両電位Ｖｓ　、ＶＲの上下関係が誤って逆転することは
なく、データの“１”“０°の判定を誤ることはない。
しかし、上記両電位■８．ｖＲの揺れの周期が異なり、
例えば第４図（Ｃ）に示すようになった場合には、図中
Ｔで示す期間で両電位Ｖｓ　、ＶＲの上下関係が逆転す
るので、データの“１”、　“０”の判定を誤り、本来
の値とは反転した値を出力するようになってしまう。こ
のような誤りを避けるためには、前記したように両電位
Ｖ８．ＶＲが同じ周期で揺れるようにすればよく、この
ためにはビット線ＢＬおよびダミービット線ＤＢＬにそ
れぞれ付加される容量（寄生容量を全て含むもの）を互
いに等しくすることを始めとして、差動増幅器２２の比
較入力端側（センス線ＳＬ側）の容量と基準入力端（基
準電位線ＲＬ側）の容量とを等しく設定しておくことが
必要である。
従来のＥＦＲＯＭにおいては、ｍ行×ｎ列のマトリック
ス状に配列されたメモリセルＭＣを選択する各ビット線
に付加される容量とダミービット線ＤＢＬに付加される
容量が等しくなるように、ダミービット線ＤＢＬに複数
個のダミー容量用セルＤＣが接続されている。このため
、たとえ電源電圧Ｖｃｃが揺れたとしても、基準電位線
ＲＬの電位ＶＲとメモリセルＭＣのデータを読み出した
ことによるセンス線ＳＬの電位Ｖｓとは同期して揺れ、
メモリセルＭＣの読み出しデータが′１“であるかまた
は“０“であるかの判定を誤るおそれはない。
しかし、冗長セル列のセルのドレインが接続されている
冗長ビット線に付加される容量はダミービット線ＤＢＬ
に付加される容量と一般に等しくないため、電源電圧が
揺れている時に冗長セル列が選択されると、基準電位線
ＲＬの電位ＶＲとセンス線ＳＬの電位ｖ８は同期して揺
れるとは限らず、読み出しデータが“１”であるかまた
は“０″であるかの判定を誤るおそれがあった。
本発明は上記事情を考慮してなされたものであって、電
源電圧が揺れている場合でも読み出しデータの判定を誤
ることのない信頼性の高い半導体記憶装置を提供するこ
とを目的とする。
〔発明の構成〕
（課題を解決するための手段） 本発明は行列状に配置されたメモリセルと、メモリセル
中に不良セルを有していてこの不良セルを含むメモリセ
ル列が選択された場合に不良セルを含むメモリセル列の
代わりに選択されるメモリセルとは別個に設けられる冗
長セルからなる冗長セル列と、１個のダミーセルと、複
数個のダミー容量用セルと、選択されたメモリセル列が
不良セルを有していない場合はこのメモリセル列の各メ
モリセルの各一端が接続されているビット線上の選択さ
れたメモリセルから読み出された電位とダミーセルおよ
び複数個のダミー容量用セルの各−端が接続されている
ダミービット線上のダミーセルから読み出された電位と
を比較し、選択されたメモリセル列が不良セルを有して
いる場合はこのメモリセル列の代わりに選択される冗長
セル列の各冗長セルの一端が接続されている冗長ビット
線上の選択された冗長セルから読み出された電位と前記
ダミービット線に接続されたダミーセルから読み出され
た電位とを比較してメモリセルまたは冗長セルから読み
出されたデータが“１”であるかまたは′０”であるか
の判定を行う差動増幅型センスアンプとを備えている半
導体記憶装置において、冗長ビット線上にダミー容量用
セルを付加してダミービット線上の付加容量と冗長ビッ
ト線上の付加容量がほぼ等しくなるようにしたことを特
徴とする。
（作　用） このように構成された本発明の半導体記憶装置によれば
、ダミービット線上の付加容量と冗長ビット線上の付加
容量がほぼ等しくなるよ′うに冗長ビット線上にダミー
容量用セルが付加される。これにより、ダミービット線
の付加容量と冗長ビット線の付加容量がほぼ等しくなり
、電源電圧が揺れた場合でも読み出しデータの誤判定を
防止することが可能となり、信頼性の高い半導体記憶装
置を得ることができる。
（実施例） 第１図に本発明による半導体記憶装置の実施例を示す。
この実施例の半導体記憶装置はＥＰＲＯＭであって、ｍ
行×ｎ列に配置されたメモリセルＭＣと、カラムセレク
タＣ８と、１個のダミーセルＤＭＣと、カラムセレクタ
等価トランジスタＣ８′と、センスアンプＳＡと、冗長
セル列ＲＬＣと、カラムセレクタＣＳＲと、ダミーセル
ＤＭＣのドレインが接続されたダミービット線ＤＢＬに
それぞれのドレインが接続されている複数のダミー容量
用セルＤＣとを備えている。
カラムセレクタＣＳＲと冗長セル列ＲＬＣ以外は従来の
技術の項（第３図）で説明済のため説明を省略する。冗
長セル列ＲＬＣは一般に複数個設けられ、それぞれｍ個
の冗長セルＲＭＣを有している。そしてこのｍ個の冗長
セルＲＭＣの各ドレインは各冗長セル列に対応した冗長
ビット線ＲＢＬに接続されている。またこの冗長ビット
線ＲＢＬ上には、冗長ビット線ＲＢＬの付加容量がダミ
ービット線ＤＢＬの付加容量とほぼ）シくなるように複
数個のダミー容量用セルＤＣが接続されている。各冗長
セル列ＲＬＣの各冗長セルＲＭＣのゲートは、ｍ行×ｎ
列に配置されたメモリセルの上記冗長セル列に対応する
メモリセル列の上記冗長セルＲＭＣに対応するメモリセ
ルＭＣのゲートと共通のワード線ＷＬで接続されている
。
カラムセレクタＣ８Ｒは冗長セル列ＲＬＣを選択するも
のである。カラムアドレスが人力された時に冗長セル列
ＲＬＣが選択されるかまたはメモリセル列が選択される
かを第２図を参照して説明する。まず、人力されたカラ
ムアドレスはカラムアドレスバッファを介してカラムセ
レクタＣ８および冗長セル選択回路３２に送出される。
送出されたカラムアドレスが不良セルを含まないメモリ
セル列のアドレスを示している場合は、カラムセレクタ
Ｃ８によって上記メモリセル列が選択される。この時冗
長セル選択回路３２は動作しない。
送出されたカラムアドレスが不良セルを含んでいるメモ
リセル列のアドレスを示している場合は、冗長セル選択
回路３２が動作してカラムセレクタＣ８の動作を停止さ
せる停止指令信号をカラムセレクタＣ８に送るとともに
、上記不良セルを含んでいるメモリセル列の代わりに選
択される冗長セルクリの選択信号をカラムセレクタＣＳ
Ｒに送る。
すると上記不良セルを含んでいるメモリセル列に代わっ
て選択される冗長セル列がカラムセレクタＣ８Ｈによっ
て選択される。
なお、冗長セル列ＲＬＣの冗長セルＲＭＣが選択される
場合は、第２図で説明したように選択信号が冗長セル選
択回路３２およびカラムセレクタＣＳＲを介して送られ
てくるため、メモリセル列のメモリセルＭＣが選択され
る場合に比べてセルへのアクセスがおそくなる。このた
め、付加容量をほぼ等しくすることと、アクセスタイム
をあまり遅くしてはならないこととの間で調和を取るこ
とが一般に必要となる。
以上説明したように本実施例によれば、冗長セル列ＲＬ
Ｃの各冗長セルＲＭＣのドレインが接続される冗長ビッ
ト線ＲＢＬの付加容量がダミービット線ＤＢＬの付加容
量とほぼ等しくなるように冗長ビット線ＲＢＬ上にダミ
ー容量用セルＤＣが接続されることにより、電源電圧Ｖ
ｃｃが揺れた場合でも読み出しデータの誤判定を防止す
ることが可能となり、信頼性の高い半導体記憶装置を得
ることができる。
また、本実施例によれば、付加容量とアクセスタイムと
の調和は、ダミー容量用セルＤＣの上を通るアルミから
なるビット線を切ることによってダミー容量用セル単位
での微調整を行うことによって可能となる。
〔発明の効果〕
本発明によれば冗長ビット線上にダミー容量用セルを付
加することにより冗長ビット線の付加容量とダミービッ
ト線の付加容量がほぼ等しくなり、これにより電源電圧
が揺れた場合でも読み出しデ−タの誤判定を防止するこ
とができ、信頼性の高い半導体記憶装置を得ることがで
きる。
【図面の簡単な説明】
第１図は本発明による半導体記憶装置の丈施例を示す回
路図、第２図は冗長セル列およびメモリセル列の選択動
作を説明するブロック図、第３図は従来の半導体装置を
示す回路図、第４図は第３図中に示すセンス線の電位お
よび基準電位線の電位が電源電圧の変動により変動する
様子を示す波形図である。 ＭＣ・・・メモリセル、ＢＬ・・・ビット線、ＤＭＣ・
・・ダミーセル、ＤＣ・・・ダミー容量用セル、ＤＢＬ
・・・ダミービット線、ＳＡ・・・センスアンプ、ＲＬ
Ｃ・・・冗長セル列、ＲＭＣ・・・冗長セル、ＲＢＬ・
・・冗長ビット線。

Claims (1)

  1. 【特許請求の範囲】 　行列状に配置されたメモリセルと、前記メモリセル中
    に不良セルを有していてこの不良セルを含むメモリセル
    列が選択された場合に前記不良セルを含むメモリセル列
    の代わりに選択される前記メモリセルとは別個に設けら
    れる冗長セルからなる冗長セル列と、１個のダミーセル
    と、複数個のダミー容量用セルと、 選択されたメモリセル列が不良セルを有していない場合
    はこのメモリセル列の各メモリセルの各一端が接続され
    ているビット線上の選択されたメモリセルから読み出さ
    れた電位と前記ダミーセルおよび複数個のダミー容量用
    セルの各一端が接続されているダミービット線上のダミ
    ーセルから読み出された電位とを比較し、選択されたメ
    モリセル列が不良セルを有している場合はこのメモリセ
    ル列の代わりに選択される冗長セル列の各冗長セルの一
    端が接続されている冗長ビット線上の選択された冗長セ
    ルから読み出された電位と前記ダミービット線に接続さ
    れたダミーセルから読み出された電位とを比較してメモ
    リセルまたは冗長セルから読み出されたデータが“１”
    であるかまたは“０”であるかの判定を行う差動増幅型
    センスアンプとを備えている半導体記憶装置において、
    前記冗長ビット線上にダミー容量用セルを付加して前記
    ダミービット線上の付加容量と前記冗長ビット線上の付
    加容量がほぼ等しくなるようにしたことを特徴とする半
    導体記憶装置。
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