JPH0346196A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0346196A JPH0346196A JP1181409A JP18140989A JPH0346196A JP H0346196 A JPH0346196 A JP H0346196A JP 1181409 A JP1181409 A JP 1181409A JP 18140989 A JP18140989 A JP 18140989A JP H0346196 A JPH0346196 A JP H0346196A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- redundant
- dummy
- bit line
- column
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 230000015654 memory Effects 0.000 claims abstract description 60
- 230000002950 deficient Effects 0.000 claims abstract description 18
- 239000011159 matrix material Substances 0.000 claims description 5
- 230000003321 amplification Effects 0.000 claims description 4
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 238000013500 data storage Methods 0.000 description 2
- 101100521334 Mus musculus Prom1 gene Proteins 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
本発明は、差動増幅型のセンスアンプを有する不揮発性
の半導体記憶装置に関するものである。
の半導体記憶装置に関するものである。
(従来の技術)
差動増幅型のセンスアンプを有する不揮発性の半導体記
憶装置、例えば紫外線消去型再書き込み可能な読み出し
専用メモリ(EPROM)においては、アドレスにより
選択されたメモリセルに記憶されている記憶データに応
じて読み出された電位をセンスアンプによってダミーセ
ル読み出し電位(基準電位)と比較して、記憶されてい
るデータが“1”か又は“0”の判定を行う。これを第
3図を用いて説明する。第3図において、データ記憶用
メモリセルMCは、実際にはm行×n列のマトリクス状
に配列されており、m本あるワード線の中から1本のワ
ード線WLがロウデコーダ(図示せず)により選択され
、n本あるビット線の中から1本のビット線BLがカラ
ムセレクタC8により選択されることによって、この選
択されたワード線およびビット線に各対応して制御ゲー
トおよびドレインが接続されている1つのメモリセルM
Cが選択される。この選択されたメモリセルMCは、カ
ラムセレクタC8を介してセンスアンプSAのバイアス
回路および負荷回路21に接続されている。なお、セン
スアンプSAはバイアス回路および負荷回路21の他に
、差動増幅器22と、一対のセンス線SL、RLと、バ
イアス回路および負荷回路23とを有している。上記メ
モリセルMCに記憶されているデータにより変化するビ
ット線電位がバイアス回路および負荷回路21により増
幅されたのち、センス線SLを介して差動増幅器22の
一方の入力端(比較入力端)に人力される。この差動増
幅器22の他方の入力端(基準入力端)には、ダミーセ
ル側回路から基準電位VRが与えられる。このダミーセ
ル側回路は、前記データ記憶用メモリセルMCから差動
増幅器22の比較入力端までの経路と回路的にほぼ対称
に設けられており、ダミーセルDMC,ダミー容量用セ
ルとして作用する複数のセルDC、ダミービット線DB
L、カラムセレクタ等価トランジスタcs’、バイアス
回路および負荷回路23、およびダミーセンス線(基準
電位線)RLからなり、前記記憶用メモリセルMCの記
憶データの“1”0″に応じて変化するセンス線SLの
電位のほぼ中間レベルの定電位に設定された基準電位V
Rを発生する。したがって、前記差動増幅器22は、セ
ンス線SLの電位Vsがダミーセンス線RLの電位(基
準電位)VRより高いか低いかを検知してデータの“1
”、 “0″を判定することが可能になっている。
憶装置、例えば紫外線消去型再書き込み可能な読み出し
専用メモリ(EPROM)においては、アドレスにより
選択されたメモリセルに記憶されている記憶データに応
じて読み出された電位をセンスアンプによってダミーセ
ル読み出し電位(基準電位)と比較して、記憶されてい
るデータが“1”か又は“0”の判定を行う。これを第
3図を用いて説明する。第3図において、データ記憶用
メモリセルMCは、実際にはm行×n列のマトリクス状
に配列されており、m本あるワード線の中から1本のワ
ード線WLがロウデコーダ(図示せず)により選択され
、n本あるビット線の中から1本のビット線BLがカラ
ムセレクタC8により選択されることによって、この選
択されたワード線およびビット線に各対応して制御ゲー
トおよびドレインが接続されている1つのメモリセルM
Cが選択される。この選択されたメモリセルMCは、カ
ラムセレクタC8を介してセンスアンプSAのバイアス
回路および負荷回路21に接続されている。なお、セン
スアンプSAはバイアス回路および負荷回路21の他に
、差動増幅器22と、一対のセンス線SL、RLと、バ
イアス回路および負荷回路23とを有している。上記メ
モリセルMCに記憶されているデータにより変化するビ
ット線電位がバイアス回路および負荷回路21により増
幅されたのち、センス線SLを介して差動増幅器22の
一方の入力端(比較入力端)に人力される。この差動増
幅器22の他方の入力端(基準入力端)には、ダミーセ
ル側回路から基準電位VRが与えられる。このダミーセ
ル側回路は、前記データ記憶用メモリセルMCから差動
増幅器22の比較入力端までの経路と回路的にほぼ対称
に設けられており、ダミーセルDMC,ダミー容量用セ
ルとして作用する複数のセルDC、ダミービット線DB
L、カラムセレクタ等価トランジスタcs’、バイアス
回路および負荷回路23、およびダミーセンス線(基準
電位線)RLからなり、前記記憶用メモリセルMCの記
憶データの“1”0″に応じて変化するセンス線SLの
電位のほぼ中間レベルの定電位に設定された基準電位V
Rを発生する。したがって、前記差動増幅器22は、セ
ンス線SLの電位Vsがダミーセンス線RLの電位(基
準電位)VRより高いか低いかを検知してデータの“1
”、 “0″を判定することが可能になっている。
このようなEFROMにおいては、ダミービット線DB
Lにドレインが接続された複数のダミー容量用セルDC
の合計容量は、各ビット線BLに付加される容量とダミ
ービット線DBLに付加される容量とがほぼ等しくなる
ように選定される。
Lにドレインが接続された複数のダミー容量用セルDC
の合計容量は、各ビット線BLに付加される容量とダミ
ービット線DBLに付加される容量とがほぼ等しくなる
ように選定される。
近年メモリの大容量化に伴って、不良メモリセルを有す
るメモリを良品にする冗長技術が脚光をあびている。E
PROMにおいては、ロー系の不良の他に特にカラム系
の不良を救済することが重要性を増してきている。この
場合、m行×n列のマトリックス状に配置されたメモリ
セルの他に、このメモリセルと同一のメモリセルをm個
列状に配置した冗長セル列を複数個設ける。そして、m
行×n列のマトリックス状に配置されたメモリセルMC
中に欠陥があった場合に、この欠陥のあるメモリセルを
含んでいるセル列を選択するカラムアドレスが人力され
た時に、上記欠陥メモリセルを含んでいるセル列を選択
する代わりに冗長セル列の1つを選択するようにしたも
のである。
るメモリを良品にする冗長技術が脚光をあびている。E
PROMにおいては、ロー系の不良の他に特にカラム系
の不良を救済することが重要性を増してきている。この
場合、m行×n列のマトリックス状に配置されたメモリ
セルの他に、このメモリセルと同一のメモリセルをm個
列状に配置した冗長セル列を複数個設ける。そして、m
行×n列のマトリックス状に配置されたメモリセルMC
中に欠陥があった場合に、この欠陥のあるメモリセルを
含んでいるセル列を選択するカラムアドレスが人力され
た時に、上記欠陥メモリセルを含んでいるセル列を選択
する代わりに冗長セル列の1つを選択するようにしたも
のである。
(発明が解決しようとする課題)
一方EPROMは、通常TTL (1’ランジスタ・ト
ランジスタ・ロジック)回路とのコンパティビリティを
有する出力を得るために出力バッファに電流駆動能力を
持たせている。これによって、データ出力時にはチップ
内部電源線に電位変動(雑音)が発生する。この雑音を
抑制するために、上記電源線を、出力バッファと他の内
部回路とで別系統に分離するなどの方法が考えられるが
、この電源線の分離だけでは完全に前記雑音を抑制する
ことは不可能である。このように電源線に雑音が生じる
と、この電源線から電圧を供給されている内部回路の各
ノードの電位も当然に揺れることになり、前記ビット線
BL、ダミービット線DBL、センス線SLおよび基準
電位線RLの電位も揺れることになる。
ランジスタ・ロジック)回路とのコンパティビリティを
有する出力を得るために出力バッファに電流駆動能力を
持たせている。これによって、データ出力時にはチップ
内部電源線に電位変動(雑音)が発生する。この雑音を
抑制するために、上記電源線を、出力バッファと他の内
部回路とで別系統に分離するなどの方法が考えられるが
、この電源線の分離だけでは完全に前記雑音を抑制する
ことは不可能である。このように電源線に雑音が生じる
と、この電源線から電圧を供給されている内部回路の各
ノードの電位も当然に揺れることになり、前記ビット線
BL、ダミービット線DBL、センス線SLおよび基準
電位線RLの電位も揺れることになる。
いま、前記データの“1”、 “0”の判定を行う差動
増幅器22の人力であるセンス線SLの電位v8および
基準電位線RLの電位VRが、例えば第4図(a)、
(b)に示すように同期して揺れるのであれば、上記
両電位Vs 、VRの上下関係が誤って逆転することは
なく、データの“1”“0°の判定を誤ることはない。
増幅器22の人力であるセンス線SLの電位v8および
基準電位線RLの電位VRが、例えば第4図(a)、
(b)に示すように同期して揺れるのであれば、上記
両電位Vs 、VRの上下関係が誤って逆転することは
なく、データの“1”“0°の判定を誤ることはない。
しかし、上記両電位■8.vRの揺れの周期が異なり、
例えば第4図(C)に示すようになった場合には、図中
Tで示す期間で両電位Vs 、VRの上下関係が逆転す
るので、データの“1”、 “0”の判定を誤り、本来
の値とは反転した値を出力するようになってしまう。こ
のような誤りを避けるためには、前記したように両電位
V8.VRが同じ周期で揺れるようにすればよく、この
ためにはビット線BLおよびダミービット線DBLにそ
れぞれ付加される容量(寄生容量を全て含むもの)を互
いに等しくすることを始めとして、差動増幅器22の比
較入力端側(センス線SL側)の容量と基準入力端(基
準電位線RL側)の容量とを等しく設定しておくことが
必要である。
例えば第4図(C)に示すようになった場合には、図中
Tで示す期間で両電位Vs 、VRの上下関係が逆転す
るので、データの“1”、 “0”の判定を誤り、本来
の値とは反転した値を出力するようになってしまう。こ
のような誤りを避けるためには、前記したように両電位
V8.VRが同じ周期で揺れるようにすればよく、この
ためにはビット線BLおよびダミービット線DBLにそ
れぞれ付加される容量(寄生容量を全て含むもの)を互
いに等しくすることを始めとして、差動増幅器22の比
較入力端側(センス線SL側)の容量と基準入力端(基
準電位線RL側)の容量とを等しく設定しておくことが
必要である。
従来のEFROMにおいては、m行×n列のマトリック
ス状に配列されたメモリセルMCを選択する各ビット線
に付加される容量とダミービット線DBLに付加される
容量が等しくなるように、ダミービット線DBLに複数
個のダミー容量用セルDCが接続されている。このため
、たとえ電源電圧Vccが揺れたとしても、基準電位線
RLの電位VRとメモリセルMCのデータを読み出した
ことによるセンス線SLの電位Vsとは同期して揺れ、
メモリセルMCの読み出しデータが′1“であるかまた
は“0“であるかの判定を誤るおそれはない。
ス状に配列されたメモリセルMCを選択する各ビット線
に付加される容量とダミービット線DBLに付加される
容量が等しくなるように、ダミービット線DBLに複数
個のダミー容量用セルDCが接続されている。このため
、たとえ電源電圧Vccが揺れたとしても、基準電位線
RLの電位VRとメモリセルMCのデータを読み出した
ことによるセンス線SLの電位Vsとは同期して揺れ、
メモリセルMCの読み出しデータが′1“であるかまた
は“0“であるかの判定を誤るおそれはない。
しかし、冗長セル列のセルのドレインが接続されている
冗長ビット線に付加される容量はダミービット線DBL
に付加される容量と一般に等しくないため、電源電圧が
揺れている時に冗長セル列が選択されると、基準電位線
RLの電位VRとセンス線SLの電位v8は同期して揺
れるとは限らず、読み出しデータが“1”であるかまた
は“0″であるかの判定を誤るおそれがあった。
冗長ビット線に付加される容量はダミービット線DBL
に付加される容量と一般に等しくないため、電源電圧が
揺れている時に冗長セル列が選択されると、基準電位線
RLの電位VRとセンス線SLの電位v8は同期して揺
れるとは限らず、読み出しデータが“1”であるかまた
は“0″であるかの判定を誤るおそれがあった。
本発明は上記事情を考慮してなされたものであって、電
源電圧が揺れている場合でも読み出しデータの判定を誤
ることのない信頼性の高い半導体記憶装置を提供するこ
とを目的とする。
源電圧が揺れている場合でも読み出しデータの判定を誤
ることのない信頼性の高い半導体記憶装置を提供するこ
とを目的とする。
(課題を解決するための手段)
本発明は行列状に配置されたメモリセルと、メモリセル
中に不良セルを有していてこの不良セルを含むメモリセ
ル列が選択された場合に不良セルを含むメモリセル列の
代わりに選択されるメモリセルとは別個に設けられる冗
長セルからなる冗長セル列と、1個のダミーセルと、複
数個のダミー容量用セルと、選択されたメモリセル列が
不良セルを有していない場合はこのメモリセル列の各メ
モリセルの各一端が接続されているビット線上の選択さ
れたメモリセルから読み出された電位とダミーセルおよ
び複数個のダミー容量用セルの各−端が接続されている
ダミービット線上のダミーセルから読み出された電位と
を比較し、選択されたメモリセル列が不良セルを有して
いる場合はこのメモリセル列の代わりに選択される冗長
セル列の各冗長セルの一端が接続されている冗長ビット
線上の選択された冗長セルから読み出された電位と前記
ダミービット線に接続されたダミーセルから読み出され
た電位とを比較してメモリセルまたは冗長セルから読み
出されたデータが“1”であるかまたは′0”であるか
の判定を行う差動増幅型センスアンプとを備えている半
導体記憶装置において、冗長ビット線上にダミー容量用
セルを付加してダミービット線上の付加容量と冗長ビッ
ト線上の付加容量がほぼ等しくなるようにしたことを特
徴とする。
中に不良セルを有していてこの不良セルを含むメモリセ
ル列が選択された場合に不良セルを含むメモリセル列の
代わりに選択されるメモリセルとは別個に設けられる冗
長セルからなる冗長セル列と、1個のダミーセルと、複
数個のダミー容量用セルと、選択されたメモリセル列が
不良セルを有していない場合はこのメモリセル列の各メ
モリセルの各一端が接続されているビット線上の選択さ
れたメモリセルから読み出された電位とダミーセルおよ
び複数個のダミー容量用セルの各−端が接続されている
ダミービット線上のダミーセルから読み出された電位と
を比較し、選択されたメモリセル列が不良セルを有して
いる場合はこのメモリセル列の代わりに選択される冗長
セル列の各冗長セルの一端が接続されている冗長ビット
線上の選択された冗長セルから読み出された電位と前記
ダミービット線に接続されたダミーセルから読み出され
た電位とを比較してメモリセルまたは冗長セルから読み
出されたデータが“1”であるかまたは′0”であるか
の判定を行う差動増幅型センスアンプとを備えている半
導体記憶装置において、冗長ビット線上にダミー容量用
セルを付加してダミービット線上の付加容量と冗長ビッ
ト線上の付加容量がほぼ等しくなるようにしたことを特
徴とする。
(作 用)
このように構成された本発明の半導体記憶装置によれば
、ダミービット線上の付加容量と冗長ビット線上の付加
容量がほぼ等しくなるよ′うに冗長ビット線上にダミー
容量用セルが付加される。これにより、ダミービット線
の付加容量と冗長ビット線の付加容量がほぼ等しくなり
、電源電圧が揺れた場合でも読み出しデータの誤判定を
防止することが可能となり、信頼性の高い半導体記憶装
置を得ることができる。
、ダミービット線上の付加容量と冗長ビット線上の付加
容量がほぼ等しくなるよ′うに冗長ビット線上にダミー
容量用セルが付加される。これにより、ダミービット線
の付加容量と冗長ビット線の付加容量がほぼ等しくなり
、電源電圧が揺れた場合でも読み出しデータの誤判定を
防止することが可能となり、信頼性の高い半導体記憶装
置を得ることができる。
(実施例)
第1図に本発明による半導体記憶装置の実施例を示す。
この実施例の半導体記憶装置はEPROMであって、m
行×n列に配置されたメモリセルMCと、カラムセレク
タC8と、1個のダミーセルDMCと、カラムセレクタ
等価トランジスタC8′と、センスアンプSAと、冗長
セル列RLCと、カラムセレクタCSRと、ダミーセル
DMCのドレインが接続されたダミービット線DBLに
それぞれのドレインが接続されている複数のダミー容量
用セルDCとを備えている。
行×n列に配置されたメモリセルMCと、カラムセレク
タC8と、1個のダミーセルDMCと、カラムセレクタ
等価トランジスタC8′と、センスアンプSAと、冗長
セル列RLCと、カラムセレクタCSRと、ダミーセル
DMCのドレインが接続されたダミービット線DBLに
それぞれのドレインが接続されている複数のダミー容量
用セルDCとを備えている。
カラムセレクタCSRと冗長セル列RLC以外は従来の
技術の項(第3図)で説明済のため説明を省略する。冗
長セル列RLCは一般に複数個設けられ、それぞれm個
の冗長セルRMCを有している。そしてこのm個の冗長
セルRMCの各ドレインは各冗長セル列に対応した冗長
ビット線RBLに接続されている。またこの冗長ビット
線RBL上には、冗長ビット線RBLの付加容量がダミ
ービット線DBLの付加容量とほぼ)シくなるように複
数個のダミー容量用セルDCが接続されている。各冗長
セル列RLCの各冗長セルRMCのゲートは、m行×n
列に配置されたメモリセルの上記冗長セル列に対応する
メモリセル列の上記冗長セルRMCに対応するメモリセ
ルMCのゲートと共通のワード線WLで接続されている
。
技術の項(第3図)で説明済のため説明を省略する。冗
長セル列RLCは一般に複数個設けられ、それぞれm個
の冗長セルRMCを有している。そしてこのm個の冗長
セルRMCの各ドレインは各冗長セル列に対応した冗長
ビット線RBLに接続されている。またこの冗長ビット
線RBL上には、冗長ビット線RBLの付加容量がダミ
ービット線DBLの付加容量とほぼ)シくなるように複
数個のダミー容量用セルDCが接続されている。各冗長
セル列RLCの各冗長セルRMCのゲートは、m行×n
列に配置されたメモリセルの上記冗長セル列に対応する
メモリセル列の上記冗長セルRMCに対応するメモリセ
ルMCのゲートと共通のワード線WLで接続されている
。
カラムセレクタC8Rは冗長セル列RLCを選択するも
のである。カラムアドレスが人力された時に冗長セル列
RLCが選択されるかまたはメモリセル列が選択される
かを第2図を参照して説明する。まず、人力されたカラ
ムアドレスはカラムアドレスバッファを介してカラムセ
レクタC8および冗長セル選択回路32に送出される。
のである。カラムアドレスが人力された時に冗長セル列
RLCが選択されるかまたはメモリセル列が選択される
かを第2図を参照して説明する。まず、人力されたカラ
ムアドレスはカラムアドレスバッファを介してカラムセ
レクタC8および冗長セル選択回路32に送出される。
送出されたカラムアドレスが不良セルを含まないメモリ
セル列のアドレスを示している場合は、カラムセレクタ
C8によって上記メモリセル列が選択される。この時冗
長セル選択回路32は動作しない。
セル列のアドレスを示している場合は、カラムセレクタ
C8によって上記メモリセル列が選択される。この時冗
長セル選択回路32は動作しない。
送出されたカラムアドレスが不良セルを含んでいるメモ
リセル列のアドレスを示している場合は、冗長セル選択
回路32が動作してカラムセレクタC8の動作を停止さ
せる停止指令信号をカラムセレクタC8に送るとともに
、上記不良セルを含んでいるメモリセル列の代わりに選
択される冗長セルクリの選択信号をカラムセレクタCS
Rに送る。
リセル列のアドレスを示している場合は、冗長セル選択
回路32が動作してカラムセレクタC8の動作を停止さ
せる停止指令信号をカラムセレクタC8に送るとともに
、上記不良セルを含んでいるメモリセル列の代わりに選
択される冗長セルクリの選択信号をカラムセレクタCS
Rに送る。
すると上記不良セルを含んでいるメモリセル列に代わっ
て選択される冗長セル列がカラムセレクタC8Hによっ
て選択される。
て選択される冗長セル列がカラムセレクタC8Hによっ
て選択される。
なお、冗長セル列RLCの冗長セルRMCが選択される
場合は、第2図で説明したように選択信号が冗長セル選
択回路32およびカラムセレクタCSRを介して送られ
てくるため、メモリセル列のメモリセルMCが選択され
る場合に比べてセルへのアクセスがおそくなる。このた
め、付加容量をほぼ等しくすることと、アクセスタイム
をあまり遅くしてはならないこととの間で調和を取るこ
とが一般に必要となる。
場合は、第2図で説明したように選択信号が冗長セル選
択回路32およびカラムセレクタCSRを介して送られ
てくるため、メモリセル列のメモリセルMCが選択され
る場合に比べてセルへのアクセスがおそくなる。このた
め、付加容量をほぼ等しくすることと、アクセスタイム
をあまり遅くしてはならないこととの間で調和を取るこ
とが一般に必要となる。
以上説明したように本実施例によれば、冗長セル列RL
Cの各冗長セルRMCのドレインが接続される冗長ビッ
ト線RBLの付加容量がダミービット線DBLの付加容
量とほぼ等しくなるように冗長ビット線RBL上にダミ
ー容量用セルDCが接続されることにより、電源電圧V
ccが揺れた場合でも読み出しデータの誤判定を防止す
ることが可能となり、信頼性の高い半導体記憶装置を得
ることができる。
Cの各冗長セルRMCのドレインが接続される冗長ビッ
ト線RBLの付加容量がダミービット線DBLの付加容
量とほぼ等しくなるように冗長ビット線RBL上にダミ
ー容量用セルDCが接続されることにより、電源電圧V
ccが揺れた場合でも読み出しデータの誤判定を防止す
ることが可能となり、信頼性の高い半導体記憶装置を得
ることができる。
また、本実施例によれば、付加容量とアクセスタイムと
の調和は、ダミー容量用セルDCの上を通るアルミから
なるビット線を切ることによってダミー容量用セル単位
での微調整を行うことによって可能となる。
の調和は、ダミー容量用セルDCの上を通るアルミから
なるビット線を切ることによってダミー容量用セル単位
での微調整を行うことによって可能となる。
本発明によれば冗長ビット線上にダミー容量用セルを付
加することにより冗長ビット線の付加容量とダミービッ
ト線の付加容量がほぼ等しくなり、これにより電源電圧
が揺れた場合でも読み出しデ−タの誤判定を防止するこ
とができ、信頼性の高い半導体記憶装置を得ることがで
きる。
加することにより冗長ビット線の付加容量とダミービッ
ト線の付加容量がほぼ等しくなり、これにより電源電圧
が揺れた場合でも読み出しデ−タの誤判定を防止するこ
とができ、信頼性の高い半導体記憶装置を得ることがで
きる。
第1図は本発明による半導体記憶装置の丈施例を示す回
路図、第2図は冗長セル列およびメモリセル列の選択動
作を説明するブロック図、第3図は従来の半導体装置を
示す回路図、第4図は第3図中に示すセンス線の電位お
よび基準電位線の電位が電源電圧の変動により変動する
様子を示す波形図である。 MC・・・メモリセル、BL・・・ビット線、DMC・
・・ダミーセル、DC・・・ダミー容量用セル、DBL
・・・ダミービット線、SA・・・センスアンプ、RL
C・・・冗長セル列、RMC・・・冗長セル、RBL・
・・冗長ビット線。
路図、第2図は冗長セル列およびメモリセル列の選択動
作を説明するブロック図、第3図は従来の半導体装置を
示す回路図、第4図は第3図中に示すセンス線の電位お
よび基準電位線の電位が電源電圧の変動により変動する
様子を示す波形図である。 MC・・・メモリセル、BL・・・ビット線、DMC・
・・ダミーセル、DC・・・ダミー容量用セル、DBL
・・・ダミービット線、SA・・・センスアンプ、RL
C・・・冗長セル列、RMC・・・冗長セル、RBL・
・・冗長ビット線。
Claims (1)
- 【特許請求の範囲】 行列状に配置されたメモリセルと、前記メモリセル中
に不良セルを有していてこの不良セルを含むメモリセル
列が選択された場合に前記不良セルを含むメモリセル列
の代わりに選択される前記メモリセルとは別個に設けら
れる冗長セルからなる冗長セル列と、1個のダミーセル
と、複数個のダミー容量用セルと、 選択されたメモリセル列が不良セルを有していない場合
はこのメモリセル列の各メモリセルの各一端が接続され
ているビット線上の選択されたメモリセルから読み出さ
れた電位と前記ダミーセルおよび複数個のダミー容量用
セルの各一端が接続されているダミービット線上のダミ
ーセルから読み出された電位とを比較し、選択されたメ
モリセル列が不良セルを有している場合はこのメモリセ
ル列の代わりに選択される冗長セル列の各冗長セルの一
端が接続されている冗長ビット線上の選択された冗長セ
ルから読み出された電位と前記ダミービット線に接続さ
れたダミーセルから読み出された電位とを比較してメモ
リセルまたは冗長セルから読み出されたデータが“1”
であるかまたは“0”であるかの判定を行う差動増幅型
センスアンプとを備えている半導体記憶装置において、
前記冗長ビット線上にダミー容量用セルを付加して前記
ダミービット線上の付加容量と前記冗長ビット線上の付
加容量がほぼ等しくなるようにしたことを特徴とする半
導体記憶装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18140989A JPH0734314B2 (ja) | 1989-07-13 | 1989-07-13 | 半導体記憶装置 |
US07/551,330 US5023839A (en) | 1989-07-13 | 1990-07-12 | Redundant semiconductor memory device |
EP90113448A EP0408057B1 (en) | 1989-07-13 | 1990-07-13 | Semiconductor memory device |
DE69022312T DE69022312T2 (de) | 1989-07-13 | 1990-07-13 | Halbleiterspeichergerät. |
KR1019900010640A KR930009539B1 (ko) | 1989-07-13 | 1990-07-13 | 반도체기억장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18140989A JPH0734314B2 (ja) | 1989-07-13 | 1989-07-13 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0346196A true JPH0346196A (ja) | 1991-02-27 |
JPH0734314B2 JPH0734314B2 (ja) | 1995-04-12 |
Family
ID=16100260
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18140989A Expired - Lifetime JPH0734314B2 (ja) | 1989-07-13 | 1989-07-13 | 半導体記憶装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5023839A (ja) |
EP (1) | EP0408057B1 (ja) |
JP (1) | JPH0734314B2 (ja) |
KR (1) | KR930009539B1 (ja) |
DE (1) | DE69022312T2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100735758B1 (ko) * | 2006-06-29 | 2007-07-06 | 삼성전자주식회사 | 다수 판정 회로, 데이터 버스 반전 회로 및 반도체 장치. |
KR100827663B1 (ko) * | 2006-12-20 | 2008-05-07 | 삼성전자주식회사 | 다수 판정 회로 및 반도체 장치. |
US7688102B2 (en) | 2006-06-29 | 2010-03-30 | Samsung Electronics Co., Ltd. | Majority voter circuits and semiconductor devices including the same |
JP4464454B1 (ja) * | 2008-11-27 | 2010-05-19 | Necエレクトロニクス株式会社 | 半導体装置及び半導体装置におけるベリファイ方法 |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03241598A (ja) * | 1990-02-19 | 1991-10-28 | Fujitsu Ltd | シグネチャー回路 |
US5245574A (en) * | 1991-12-23 | 1993-09-14 | Intel Corporation | Apparatus for increasing the speed of operation of non-volatile memory arrays |
US5321660A (en) * | 1992-05-06 | 1994-06-14 | Waferscale Integration, Inc. | Structure and method for compensating for programming threshold shift due to neighbor effect in an array |
JP3212421B2 (ja) * | 1993-09-20 | 2001-09-25 | 富士通株式会社 | 不揮発性半導体記憶装置 |
KR0172745B1 (ko) * | 1995-12-29 | 1999-03-30 | 김주용 | 플래쉬 메모리 장치 |
US5602788A (en) * | 1996-06-07 | 1997-02-11 | International Business Machines Corporation | Read only memory having localized reference bit lines |
DE19944037C1 (de) * | 1999-09-14 | 2001-01-25 | Infineon Technologies Ag | Integrierter Speicher mit Speicherzellen und Referenzzellen |
JP2001143487A (ja) * | 1999-11-15 | 2001-05-25 | Nec Corp | 半導体記憶装置 |
DE60037504T2 (de) * | 2000-05-31 | 2008-12-11 | Stmicroelectronics S.R.L., Agrate Brianza | Referenzzellenmatrixanordnung zum Datenlesen in einer nichtflüchtigen Speicheranordnung |
JP4212760B2 (ja) * | 2000-06-02 | 2009-01-21 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
US6950341B2 (en) * | 2001-06-07 | 2005-09-27 | Kabushiki Kaisha Toshiba | Semiconductor memory device having plural sense amplifiers |
US6717859B1 (en) * | 2002-06-26 | 2004-04-06 | Xilinx, Inc. | Automatic program- and erase-voltage generation for EEPROM cells |
JP2004164772A (ja) * | 2002-11-14 | 2004-06-10 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JP3940730B2 (ja) * | 2004-04-16 | 2007-07-04 | 株式会社東芝 | 半導体記憶装置 |
US7802156B2 (en) * | 2006-05-31 | 2010-09-21 | Lsi Corporation | Identification circuit with repeatable output code |
TWI316712B (en) * | 2006-06-27 | 2009-11-01 | Silicon Motion Inc | Non-volatile memory, repair circuit, and repair method thereof |
KR100886353B1 (ko) * | 2007-04-02 | 2009-03-03 | 삼성전자주식회사 | 이중 패터닝 기술을 사용한 반도체 메모리 장치 및 그레이아웃 방법 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3043651A1 (de) * | 1979-11-19 | 1981-08-27 | Texas Instruments Inc., 75222 Dallas, Tex. | Fehlertolerante halbleiterspeichervorrichtung und verfahren zur durchfuehrung eines zugriffs auf ersatzzellen in einer solchen vorrichtung |
JPS58139399A (ja) * | 1982-02-15 | 1983-08-18 | Hitachi Ltd | 半導体記憶装置 |
FR2600808A1 (fr) * | 1986-06-26 | 1987-12-31 | Dolphin Integration Sa | Plan memoire a lecture rapide |
JP2507529B2 (ja) * | 1988-03-31 | 1996-06-12 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US4885720A (en) * | 1988-04-01 | 1989-12-05 | International Business Machines Corporation | Memory device and method implementing wordline redundancy without an access time penalty |
-
1989
- 1989-07-13 JP JP18140989A patent/JPH0734314B2/ja not_active Expired - Lifetime
-
1990
- 1990-07-12 US US07/551,330 patent/US5023839A/en not_active Expired - Lifetime
- 1990-07-13 EP EP90113448A patent/EP0408057B1/en not_active Expired - Lifetime
- 1990-07-13 KR KR1019900010640A patent/KR930009539B1/ko not_active IP Right Cessation
- 1990-07-13 DE DE69022312T patent/DE69022312T2/de not_active Expired - Fee Related
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100735758B1 (ko) * | 2006-06-29 | 2007-07-06 | 삼성전자주식회사 | 다수 판정 회로, 데이터 버스 반전 회로 및 반도체 장치. |
US7688102B2 (en) | 2006-06-29 | 2010-03-30 | Samsung Electronics Co., Ltd. | Majority voter circuits and semiconductor devices including the same |
KR100827663B1 (ko) * | 2006-12-20 | 2008-05-07 | 삼성전자주식회사 | 다수 판정 회로 및 반도체 장치. |
JP4464454B1 (ja) * | 2008-11-27 | 2010-05-19 | Necエレクトロニクス株式会社 | 半導体装置及び半導体装置におけるベリファイ方法 |
JP2010129124A (ja) * | 2008-11-27 | 2010-06-10 | Renesas Electronics Corp | 半導体装置及び半導体装置におけるベリファイ方法 |
US8042013B2 (en) | 2008-11-27 | 2011-10-18 | Renesas Electronics Corporation | Semiconductor device and verify method for semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
EP0408057B1 (en) | 1995-09-13 |
US5023839A (en) | 1991-06-11 |
DE69022312T2 (de) | 1996-03-14 |
JPH0734314B2 (ja) | 1995-04-12 |
KR910003674A (ko) | 1991-02-28 |
EP0408057A2 (en) | 1991-01-16 |
EP0408057A3 (en) | 1992-07-15 |
KR930009539B1 (ko) | 1993-10-06 |
DE69022312D1 (de) | 1995-10-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0346196A (ja) | 半導体記憶装置 | |
US6944074B2 (en) | Semiconductor memory device and method of operating the same | |
EP0293339B1 (en) | Nonvolatile memory device with a high number of cycle programming endurance | |
US5124948A (en) | Mask ROM with spare memory cells | |
EP0435287B1 (en) | Semiconductor memory device | |
US7379359B2 (en) | Nonvolatile semiconductor memory | |
US5379259A (en) | Semiconductor memory device | |
JP2773271B2 (ja) | 半導体記憶装置 | |
JPH0715952B2 (ja) | 半導体記憶装置 | |
JP3215566B2 (ja) | 半導体記憶装置 | |
JP2010277662A (ja) | 半導体装置及びその製造方法 | |
US20030058717A1 (en) | Word-line deficiency detection method for semiconductor memory device | |
US4783781A (en) | Semiconductor memory device having redundancy configuration with read circuit for defective memory address | |
KR940005697B1 (ko) | 용장 메모리 셀을 갖는 반도체 메모리 장치 | |
JP2006331511A (ja) | 半導体記憶装置およびその検査手法 | |
JP2515097B2 (ja) | 半導体記憶装置 | |
US5946239A (en) | Non-volatile semiconductor memory device | |
JP3863124B2 (ja) | 半導体記憶装置及びそのテスト方法 | |
JPS6020397A (ja) | 半導体メモリ | |
JP3512953B2 (ja) | 半導体メモリ及びそのテスト方法 | |
JPH07192490A (ja) | 半導体記憶回路装置 | |
US6975548B2 (en) | Memory device having redundant memory cell | |
JPH07192493A (ja) | 冗長救済用不揮発性メモリ | |
JP4484257B2 (ja) | 半導体記憶装置 | |
JPH0554684A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080412 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090412 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100412 Year of fee payment: 15 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100412 Year of fee payment: 15 |