JPH07325128A

JPH07325128A - デジタル・パターン発生器

Info

Publication number: JPH07325128A
Application number: JP6141086A
Authority: JP
Inventors: Yoshikuni Horishita; 芳邦堀下
Original assignee: Sony Tektronix Corp
Current assignee: Tektronix Japan Ltd
Priority date: 1994-05-30
Filing date: 1994-05-30
Publication date: 1995-12-12

Abstract

(57)【要約】【目的】従来のデジタル・パターン発生器の付加回路
を改良して、ＤＲＺ波形及びＤＲ１波形をも出力できる
ようにする。【構成】マルチプレクサ８１及びレジスタ９２によ
り、データ・パターンをそのまま遅延させたＤＲＺイネ
ーブル信号を生成する。マルチプレクサ８７で、ＤＲＺ
イネーブル信号とタイミングＲＡＭ６４からのタイミン
グ波形との論理積をとる。ＤＲＺ（ＤＲ１）波形のパル
ス幅は、タイミングＲＡＭ６４が”０”を出力する周期
で設定できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子回路のタイミング
解析等の検査に用いられるデジタル・パターン波形を発
生させるデジタル・パターン発生器に関する。

【０００２】

【従来の技術】デジタル・パターン発生器は、主にＩＣ
や電子回路等の動作解析、タイミング解析等に用いられ
る。従来のデジタル・パターン発生器は、例えば、本願
出願人による特願平５−８５６１１号に開示されてい
る。図１は、上記出願が開示する従来のデジタル・パタ
ーン発生器の一実施例を示すブロック図である。また、
図７は、このデジタル・パターン発生器で発生可能な種
々のデジタル・パターンのタイミング・チャートであ
る。

【０００３】その動作を説明すると、データ・パターン
は、データ・クロックに従ってメモリ回路（データ・パ
ターンＲＡＭ）２０から出力される。タイミングＲＡＭ
６４は、データ・クロックより速いタイミング・クロッ
クで動作する。データ・パターンは、タイミング・クロ
ックと同期しており、タイミング・クロックを分周して
生成しても良い。データ・パターンに対応してデータ・
クロック毎にＲＺ（リターン・トゥ・ゼロ）波形、Ｒ１
（リターン・トゥ・ワン）波形、ＲＰ（リターン・トゥ
・プログラム）波形が出力される。

【０００４】ここでＲＺ波形は、メモリ回路２０が出力
するデータ・パターンが１であれば、０に始まって設定
時間後に１になり、続いて設定時間後に０に戻る一方
で、データ・パターンが０であれば、０に維持される波
形である。Ｒ１波形は、ＲＺと逆にデータ・パターンが
０であれば波形が１に始まり、ある設定時間後に０にな
り、続いて設定時間後に１に戻る一方で、データ・パタ
ーンが１であれば１が維持される波形である。Ｒ１波形
を生成するには、例えば、データ・パターンを反転させ
て回路に入力し、その出力をさらに反転させればよい。
ＲＰ波形は、データ・パターンが１の期間中に、例えば
００００、０００１、・・・、１１１０、１１１１とい
ったタイミング・パターン波形をタイミングＲＡＭ６４
から読み出して発生させた波形である。

【０００５】図８は、タイミング調整回路４０のより詳
細なブロック図である。タイミングＲＡＭ６４は、４チ
ャンネルに対応して４つのメモリ・セルを有している。
各メモリ・セルには、１種類のタイミング・パターンを
書き込んであり、データ・パターンに関係なく、アドレ
ス発生器からの出力にしたがってタイミングＲＡＭ６４
から１種類のデータ・パターンを出力する。演算手段８
０は、ＲＺ波形を出力するのか、又はＲ１波形を出力す
るのかに応じて、データ・パターンの１又は０とタイミ
ングＲＡＭ６４からの出力とで論理和を取り、ＲＺ波形
又はＲ１波形を選択的に出力する。

【０００６】データ・クロックを高速なもに可変させた
場合には、タイミング・クロックが相対的に遅くなるた
めに、演算手段の出力波形が”０１”又は”１０”とな
ってしまうことがある。このような場合には、遅延／パ
ルス幅可変回路５０が演算手段の出力波形を遅延し、さ
らにパルス幅を変更することによって、ＲＺ波形、Ｒ１
波形を生成する。レジスタ９０は、グリッチを防止し、
デジタル・パターンをタイミング・クロックに同期させ
るための同期レジスタである。

【０００７】ところで、ＲＺ波形、Ｒ１波形及びＲＰ波
形は、いずれもデータ・クロックの１周期を単位として
生成した波形であり、２周期にまたがる波形ではない。
ところが、ＤＮＲＺ（ディレイド・ノット・リターン・
トゥ・ゼロ）波形は、データ・クロック２周期にまたが
る波形である。このＤＮＲＺ波形は、データ・クロック
に同期してメモリが出力するデータ・パターンをそのま
ま（波形を変えずに）時間的に遅延させた波形である。
そこで、ＤＮＲＺ波形を生成するために、ＲＺ波形等を
生成するデジタル・パターン発生器に多少の付加回路を
加えている。

【０００８】図９は、ＤＮＲＺ波形を生成するために、
ＲＺ波形等を生成するデジタル・パターン発生器に加え
た付加回路を示している。これは、モード信号が０のと
きはＤＮＲＺ波形を生成し、モード信号が１のときＲＺ
波形を生成する例である。また、図１０は、モード信号
が”０”でＤＮＲＺ波形を生成するときのタイミング・
チャートである。ＤＮＲＺ波形の立ち上がりを起こす時
点に対応したタイミングＲＡＭ６４のアドレスに、その
データ内容としてタイミング・クロックの１クロック分
の”１”パターンを書いておく。その他のアドレスのデ
ータ内容は”０”とする。初期設定では、レジスタ９０
の出力は”０”となっている。この状態から動作を開始
する。

【０００９】データ・パターンが”１”で、タイミング
ＲＡＭ６４の出力もアドレスが変化して”１”になれ
ば、レジスタ９０の出力が”１”となる。レジスタ９０
は、タイミングＲＡＭ６４の出力が変化してもその出力
を”１”に保持する。レジスタ９０の出力が”０”に変
化するためには、データ・パターンが”０”になり、タ
イミングＲＡＭ６４の出力も”０”に変化し、続いてタ
イミング・クロックが来た時点である。そこで、出力
を”０”にするために、レジスタ９０の値をフィードバ
ックする順序回路が構成されている。これは、数個のゲ
ートで構成できる。これによって、データ・パターンの
幅を変えずに、遅延量のみ変えたＤＮＲＺ波形が生成で
きる。図１１は、従来のデジタル・パターン発生器によ
るＲＺ波形出力のタイミング・チャートである。

【００１０】

【発明が解決しようとする課題】デジタル・パターン発
生器として出力する必要のあるデジタル・パターンに
は、上述してきた波形の他に、ＤＲＺ（ディレイド・リ
ターン・トゥ・ゼロ）波形、ＤＲ１（ディレイド・リタ
ーン・トゥ・ワン）波形がある。この場合、ＤＲＺ波形
は、データ・パターンの前縁から遅延し、データ・クロ
ックの２周期にまたがる点ではＤＮＲＺ波形と類似して
いるが、ＲＺのようにパルス幅がデータ・パターンのよ
り狭くなった波形である。また、ＤＲ１波形は、同様に
Ｒ１波形をデータ・クロックの２周期にまたがるよう
に、データ・パターンの前縁から遅延させた波形であ
る。上述した従来のデジタル・パターン発生器によれ
ば、比較的小型の回路で、複数のチャンネルから互いに
独立な種々の波形を発生させることができるが、ＤＲＺ
波形及びＤＲ１波形を発生させることができなかった。

【００１１】そこで本発明の目的は、ＤＲＺ波形、ＤＲ
１波形も出力できるデジタル・パターン発生器を提供す
ることである。本発明の他の目的は、ＲＺ、ＤＲＺ、Ｄ
ＮＲＺ波形等を選択的に出力できるデジタル・パターン
発生器を提供することである。

【００１２】

【課題を解決するための手段及び作用】本発明のデジタ
ル・パターン発生器は、次のように構成させる。即ち、
データ・クロック発生手段４４は、データ・クロックを
発生する。タイミング・クロック発生手段４６は、デー
タ・クロックに比較して高速なタイミング・クロックを
発生する。データ・パターン発生手段２０は、データ・
クロックに同期して動作し、データ・パターンを出力す
る。タイミング波形メモリ手段６４は、タイミング・ク
ロックに同期して動作し、予め記憶したタイミング波形
を出力する。アドレス手段７０は、タイミング波形メモ
リ手段６４にアドレスを供給する。遅延手段８１及び９
２は、タイミング・クロックに同期してデータ・パター
ンを遅延させ遅延データ・パターンを生成する。論理積
手段８７は、遅延データ・パターンとタイミング波形の
論理積を生成する。

【００１３】本発明は、遅延データ・パターン又はデー
タ・パターンを選択する選択手段８５をさらに具えても
良い。この場合、論理積手段８７は、選択手段８５の出
力とタイミング波形の論理積を生成する。また、論理積
手段８７としてマルチプレクサを使用し、マルチプレク
サの出力を入力とする順序回路をさらに具えても良い。
これは、タイミング波形に応じてマルチプレクサが順序
回路の出力と選択手段８５の出力を選択的に出力し、Ｄ
ＮＲＺ波形を生成する。加えて、データ・パターンを反
転する第１反転手段と、生成したデジタル・パターンを
反転する第２反転手段とを具えるようにすれば、Ｒ１波
形等も出力できる。

【００１４】

【実施例】本発明のデジタル・パターン発生器は、従来
回路にわずかな付加回路を設けることにより実現でき
る。その１実施例としては、図２に示したＤＮＲＺ波形
を生成するための従来の付加回路をさらに改良する。簡
単のため、ＤＲＺ波形を生成する回路を説明するが、Ｄ
ＲＺ波形を生成できればＤＲ１波形も同様に生成でき
る。例えば、ＤＲＺ波形を生成する回路において、デー
タ・パターンを反転させて回路に入力し、その出力をさ
らに反転させればよい。

【００１５】図１１は、図２に対応した本発明の付加回
路を示すブロック図である。タイミング・クロック発生
回路４６は、上述したようにデータ・クロックよりも速
いタイミング・クロックを出力する。データ・クロック
とタイミング・クロックは同期させる。タイミング・ア
ドレス発生器７０は、タイミングＲＡＭ６４のアドレス
を制御する。マルチプレクサ８１〜８７は、夫々１及び
０で示した入力端子と、ＳＷで示した入力選択端子を有
する。各マルチプレクサは、入力選択端子ＳＷに”１”
が入力されると第１入力端子の入力を選択し、入力選択
端子ＳＷに”０”が入力されると第０入力端子の入力を
選択する。これらマルチプレクサは、演算手段として機
能する。

【００１６】この実施例では、上位マルチプレクサ８３
及び下位マルチプレクサ８５の選択に応じて表１に示す
波形が出力できる。表１中の上位ビット及び下位ビット
は、夫々マルチプレクサ８３及び８５の入力選択端子Ｓ
Ｗのビットを示している。

【００１７】

【表１】

【００１８】表１に示す順序で、回路の動作を説明す
る。図３は、本発明のデジタル・パターン発生器によっ
てＲＺ（Ｒ１）波形を出力する場合のタイミング・チャ
ートを示している。まず、上位及び下位ビットが”０
０”の場合には、マルチプレクサ８３の出力は、第０入
力端子の入力、つまり、”０”である。また、マルチプ
レクサ８５は、第０入力端子の入力、つまり、データ・
パターンを選択して出力する。

【００１９】タイミングＲＡＭ６４には、データ・パタ
ーンの立ち上がりエッジからの所定のタイミングに対応
するアドレスに”１”のデータが書き込まれ、他のアド
レスのデータ内容は”０”になっている。マルチプレク
サ８７は、その入力選択端子ＳＷにタイミングＲＡＭ６
４の出力を受けので、データ・パターンの立ち上がりエ
ッジから所定のタイミングでマルチプレクサ８５の出力
を選択して”１”を出力し、タイミングＲＡＭ６４の出
力が”０”になった時点でマルチプレクサ８３の出力を
選択して”０”を出力する。レジスタ９４は、タイミン
グＲＡＭ６４の出力に応じ、タイミング・クロックに同
期してＱ出力端子からＲＺ波形を出力する。波形のパル
ス幅は、タイミングＲＡＭ６４が出力するタイミング波
形（ＲＡＭデータ）のパルス幅で定めることができる。

【００２０】図４は、ＤＲＺ（ＤＲ１）波形を出力する
場合のタイミング・チャートを示している。上位及び下
位ビットは、”０１”となる。この場合、マルチプレク
サ８３の出力は、”０”である。マルチプレクサ８５
は、レジスタ９２の出力を選択する。また、レジスタ９
２のＱ出力端子は、リセットにより初期状態では”０”
になっている。

【００２１】タイミングＲＡＭ６４には、データ・パタ
ーンの立ち上がりエッジからの所定のタイミングに対応
するアドレスに”０”のデータが書き込まれ、他のアド
レスのデータ内容は”１”になっている。よって、デー
タ・パターンが立ち上がって”１”になってから所定の
タイミングでタイミングＲＡＭ６４が”０”を出力する
とマルチプレクサ８１が”１”を出力し、レジスタ９２
が次のタイミング・クロックで”１”に立ち上がる。図
４では、レジスタ９２の出力波形をＤＲＺイネーブル信
号（遅延データ・パターン）として示している。

【００２２】ＤＲＺイネーブル信号は、マルチプレクサ
８５を介してマルチプレクサ８７に供給される。タイミ
ングＲＡＭ６４のアドレスが１周して、次の”０”を出
力すると、マルチプレクサ８７は”０”を選択出力して
立ち下がり、レジスタ９４は次のタイミング・クロック
で”０”を出力する。よって、ＤＲＺ（ＤＲ１）波形の
パルス幅は、タイミングＲＡＭ６４が”０”を出力する
周期で設定できる。

【００２３】データ・パターンが”０”に立ち下がり、
タイミングＲＡＭ６４が最初に”０”を出力すると、マ
ルチプレクサ８１の出力が”０”になる。よってレジス
タ９２の出力は、次のタイミング・クロックで”０”、
つまり、ＤＲＺイネーブル信号が”０”になる。

【００２４】以上、ＲＺ波形及びＤＲＺ波形出力の回路
動作を説明したが、上述のようにＲ１波形及びＤＲ１波
形を出力するには、データ・パターンを反転して入力
し、出力波形をさらに反転すれば良い。出力波形を反転
するには、この実施例でいえば、レジスタ９４のＱ端子
の代わりに、／Ｑ端子から出力すれば良い。また、上述
の２例は、何れも上位ビットが”０”の場合である。こ
の場合、マルチプレクサ８７は、マルチプレクサ（選択
手段）８５の出力とタイミングＲＡＭ６４からのタイミ
ング波形（ＲＡＭデータ）の論理積を出力するアンド回
路として機能していることに注意されたい。よって、上
述ＲＰ波形も上位ビットを”０”にするモードで生成で
きる。さらにこの場合、レジスタ９４は単に出力をタイ
ミング・クロックに同期させる同期レジスタとして機能
する。

【００２５】図５は、ＤＮＲＺ（ＮＲＺ）波形を出力す
る場合のタイミング・チャートを示している。上位及び
下位ビットは、”１０”となる。この場合、マルチプレ
クサ８３は、レジスタ９４のＱ出力波形を選択する。マ
ルチプレクサ８５は、データ・パターンを選択してマル
チプレクサ８７に供給する。レジスタ９４は、初期状態
ではリセットされて”０”である。なお、ＮＲＺ（ノッ
ト・リターン・トゥ・ゼロ）波形とは、データ・パター
ンに遅延をかけずそのまま出力した波形である。よっ
て、タイミングＲＡＭ６４の出力を常に”１”にしてお
けば良い。

【００２６】タイミングＲＡＭ６４は、上述と同様にし
てデータ・パターンの立ち上がりエッジから所定のタイ
ミングで”１”を出力して立ち上がり、マルチプレクサ
８７はマルチプレクサ８５の出力（データ・パターン）
をレジスタ９４に供給する。レジスタ９４のＱ出力端子
は、次のタイミング・クロックで”１”に立ち上がる。
これによって、マルチプレクサ８３の出力は、”１”に
なるので、データ・パターンが”１”である限り、タイ
ミングＲＡＭの出力に関係なくレジスタ９４のＱ端子
は”１”を出力する。データ・パターンが”０”になっ
て最初にタイミングＲＡＭ６４の出力が”１”に立ち上
がった時点で、マルチプレクサ８７は”０”をレジスタ
９４に供給する。データ・パターンの立ち上がりエッジ
に対するＤＮＲＺ波形の遅延量は、データ・パターンの
立ち上がりエッジからタイミングＲＡＭ６４の出力が”
１”に立ち上がるまでの期間の長さで設定できる。

【００２７】図６は、特殊ＤＮＲＺ波形を出力する場合
のタイミング・チャートを示している。上述した通常の
ＤＮＲＺ波形では、データ・パターンをデータ・クロッ
クの１周期分だけ完全に遅延させたＤＮＲＺ波形を生成
できないが、このモードではデータ・クロックの１周期
分だけ完全に遅延させたＤＮＲＺ波形を生成できる。上
位及び下位ビットは、”１１”とする。この場合、マル
チプレクサ８３は、レジスタ９４のＱ出力波形を選択す
る。マルチプレクサ８５は、ＤＲＺイネーブル信号を選
択する。レジスタ９２及び９４のＱ出力は、初期状態で
はリセットされて”０”である。

【００２８】タイミングＲＡＭ６４には、データ・クロ
ックの立ち上がり時点に”１”を出力し、データ・クロ
ックの立ち上がりエッジより２つ前のタイミング・クロ
ックにおいて、”０”を出力するようにデータを書き込
む。これは、タイミング波形の遅延を考慮してデータ・
クロックの立ち上がりエッジでタイミング波形が”０”
にならないようにしつつ、ＤＲＺイネーブル信号をデー
タ・パターンに対して最大限遅延するためである。上述
した通常のＤＮＲＺ波形の最大限遅延は、ちょうどこの
場合のＤＮＲＺイネーブル信号の遅延と同じである。レ
ジスタ９４は、ＤＮＲＺイネーブル信号を更にタイミン
グ・クロックの１周期分遅延して、特殊ＤＮＲＺ波形と
して出力する。これは、ちょうど１周期分の遅延である
から、データ・パターンそのものを書き換えても発生さ
せることができるが、書き換えの手間を省きたい場合に
有効である。

【００２９】上述したように、下位ビットが”１”の場
合には、結果としてマルチプレクサ８３とレジスタ９４
は、マルチプレクサ８７の出力を入力とする順序回路を
構成している。さらにマルチプレクサ８７は、タイミン
グＲＡＭ６４からのタイミング波形に応じて、マルチプ
レクサ８５（選択手段）の出力と順序回路の出力を選択
的に出力している。

【００３０】

【発明の効果】本発明のデジタル・パターン発生器によ
れば、ＤＲＺ波形及びＤＲ１波形をも出力できるように
なる。さらに、ＲＺ（Ｒ１）波形、ＤＲＺ（ＤＲ１）波
形、ＤＮＲＺ波形を選択的に出力できる。

【図面の簡単な説明】

【図１】本発明のデジタル・パターン発生器のブロック
図である。

【図２】本発明の付加回路のブロック図である。

【図３】ＲＺ波形出力のタイミング・チャートである。

【図４】ＤＲＺ波形出力のタイミング・チャートであ
る。

【図５】ＤＮＲＺ波形出力のタイミング・チャートであ
る。

【図６】特殊ＤＮＲＺ波形出力のタイミング・チャート
である。

【図７】従来のデジタル・パターン発生器で出力できる
デジタル・パターン波形のタイミング・チャートであ
る。

【図８】タイミング調整回路の詳細なブロック図であ
る。

【図９】従来の付加回路例のブロック図である。

【図１０】従来のデジタル・パターン発生器によるＤＮ
ＲＺ波形出力のタイミング・チャートである。

【図１１】従来のデジタル・パターン発生器によるＲＺ
波形出力のタイミング・チャートである。

【符号の説明】

１０制御回路２０データ・パターンＲＡＭ４０タイミング調整回路４４データ・クロック発生手段４６タイミング・クロック発生手段５０遅延／パルス幅可変回路６０タイミング波形発生回路６２ＲＡＭ制御回路６４タイミングＲＡＭ８０演算手段８１、９２遅延手段８３、９４順序回路８５マルチプレクサ（選択手段）８７マルチプレクサ（論理積回路）９０レジスタ

Claims

【特許請求の範囲】

【請求項１】データ・クロックを発生するデータ・ク
ロック発生手段と、上記データ・クロックに比較して高速なタイミング・ク
ロックを発生するタイミング・クロック発生手段と、上記データ・クロックに同期してデータ・パターンを出
力するデータ・パターン発生手段と、上記タイミング・クロックに同期して動作し、予め記憶
したタイミング波形を出力するタイミング波形メモリ手
段と、上記タイミング波形メモリ手段にアドレスを供給するア
ドレス手段と、上記タイミング・クロックに同期して上記データ・パタ
ーンを遅延させ遅延データ・パターンを生成する遅延手
段と、上記遅延データ・パターンと上記タイミング波形の論理
積を生成する論理積手段とを具えるデジタル・パターン
発生器。
【請求項２】上記遅延データ・パターン又は上記デー
タ・パターンを選択して出力する選択手段を具え、上記論理積手段が上記選択手段の出力と上記タイミング
波形の論理積を生成することを特徴とする請求項１記載
のデジタル・パターン発生器。
【請求項３】上記論理積手段としてマルチプレクサを
使用し、該マルチプレクサの出力を入力とする順序回路
を具え、上記タイミング波形に応じて上記マルチプレクサが上記
順序回路の出力と上記選択手段の出力を選択的に出力す
ることを特徴とする請求項２記載のデジタル・パターン
発生器。
【請求項４】上記データ・パターンを反転する第１反
転手段と、生成したデジタル・パターンを反転する第２反転手段と
を具える請求項１、２又は３記載のデジタル・パターン
発生器。