JPH07311716A - コンピュータシステム、コンピュータシステムに周辺装置をインタフェースさせるための並列ポート回路、およびその動作方法 - Google Patents

コンピュータシステム、コンピュータシステムに周辺装置をインタフェースさせるための並列ポート回路、およびその動作方法

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JPH07311716A
JPH07311716A JP7080451A JP8045195A JPH07311716A JP H07311716 A JPH07311716 A JP H07311716A JP 7080451 A JP7080451 A JP 7080451A JP 8045195 A JP8045195 A JP 8045195A JP H07311716 A JPH07311716 A JP H07311716A
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Abstract

(57)【要約】 【目的】 周辺装置との通信場外時にもハングアップし
ない並列ポート回路を提供する。 【構成】 並列ポート回路１０４は、コンピュータシス
テム１００のバス１０６からの書込データを受信できる
データバッファ１２２と、バス１０６でのポート１０４
への書込サイクルに応答して書込データをバッファ１２
２にラッチさせ、さらに周辺装置１０８にハンドシェイ
ク信号を発生して書込データがバッファ１２２にあるこ
とを示す制御ユニット１２０と、制御ユニット１２０に
結合され、ハンドシェイク信号のアサート後に所定期間
をカウントするタイムアウトカウンタ１２４とを含み、
所定の期間内の書込データ受信を示す肯定応答信号を周
辺装置１０８がアサートできなければ制御ユニット１２
０はバス１０６に制御信号をアサートしてコンピュータ
システム１００を書き込みサイクルから解放する。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明はコンピュータシステムに関す
る。より特定的にはこの発明はコンピュータシステム内
で用いられる並列ポート回路に関する。
【０００２】
【関連技術の説明】並列ポートは、プリンタのような外
部周辺装置へデータを転送する便利でかつ高速な機構を
可能にするために、コンピュータシステム内で広く用い
られている。並列ポートは通常は、プロセッサによって
実行される書込サイクルに応答して予め定められるアド
レス位置にデータを書込まれるデータラッチを含む。一
旦このデータが並列ポートのラッチ内に記憶されると、
並列ポートに関連する制御ユニットはデータを外部周辺
装置に転送させる。外部周辺装置はデータの受信を確認
する応答をし、制御回路は応答してプロセッサにレディ
信号を返してプロセッサを現在の書込サイクルから解放
する。
【０００３】並列ポートは外部周辺装置からデータを受
信するのにさらに用いられてもよい。この状況では、周
辺装置は通常、それがデータを転送できる状態にあるこ
とを示すために、マイクロプロセッサへ並列ポート割込
をアサートする。マイクロプロセッサは応答して並列ポ
ートに書込サイクルを実行し、周辺装置は、有効なデー
タが並列ポートに現在与えられていることを示すため
に、肯定応答信号をアサートする。
【０００４】外部装置への通信リンクが切断されるかま
たは通信が失敗した場合には、現在実現されている並列
ポート機構内には回復不可能な障害が起こるかもしれな
い。プロセッサが並列ポートに書込または読出サイクル
を実行して、周辺装置が、書込データを受取ったことま
たは読出データを与えたことを示す肯定応答信号を返さ
ない場合には、コンピュータシステムは「ハング」す
る。言い換えれば、コンピュータシステムは周辺装置が
肯定信号を与えるのを無限に待つことになる。一旦この
ような状況が生じると、コンピュータシステムは通常は
プロセッサを解放するためにリセットまたは再スタート
されなければならない。
【０００５】
【発明の概要】上述の問題は、この発明に従うアボート
機構を有する並列ポート回路を含むコンピュータシステ
ムによって大部分解決される。１つの実施例においてコ
ンピュータシステムは、プロセッサと、周辺装置へまた
は周辺装置からデータを転送するよう構成される並列ポ
ートとを含んで設けられる。並列ポートは、プロセッサ
が並列ポートに書込サイクルを実行するときにシステム
バスで転送されるデータを受信するためのデータバッフ
ァを含む。並列ポートに関連する制御ユニットはシステ
ムバスのアドレス信号をデコードしてデータバッファ内
でデータを選択的にラッチし、ハンドシェイク信号（つ
まり、データストローブ信号およびＲｄ／Ｗｒ制御信
号）を発生して書込データが現在データバッファに含ま
れることを周辺装置に示す。周辺装置はこの結果データ
を受信して制御ユニットに肯定応答信号を与える。この
後制御ユニットはレディ信号を発生してデータが既に周
辺装置に書込まれたことをプロセッサに示す。データが
並列ポートにおいて利用可能であることを示すハンドシ
ェイク信号を制御ユニットが周辺装置にアサートした
後、周辺装置が予め定められるタイムアウト期間内に肯
定応答信号を返したかどうかを判断するために、タイム
アウトカウンタが制御ユニットに結合される。タイムア
ウト期間が満了し、周辺装置が肯定応答信号を返さない
場合には、システムバスにレディ信号をアサートするこ
とによって制御ユニットはプロセッサを現在のサイクル
から解放する。制御ユニットは、障害が起こったことを
示すために、状態レジスタ内にエラーフラグをさらにア
サートする。エラーフラグのアサーションに応答して、
制御ユニットは、プロセッサに障害を効果的に警告する
割込信号をアサートする。この後プロセッサは、割込処
理ルーチンからのコードを実行し、その中でその障害が
並列ポートに関連していたかどうかを判断するために状
態レジスタを読むだろう。プログラミングに柔軟性を与
えるために、並列ポートは、マスク不可割込または並列
ポート割込がエラーフラグのアサーションに応答してア
サートされるかどうかを制御する構成レジスタをさらに
伴なう。タイムアウトカウンタは並列ポートの読出サイ
クル中に同様に用いられて、周辺装置が予め定められる
タイムアウト期間内にデータの読出を肯定応答したかど
うかを判断する。並列ポート動作の完了でのエラーフラ
グの状態を判断するのにポーリング技術をさらに用いる
こともできる。
【０００６】広く言うと、この発明は周辺装置をコンピ
ュータシステムにインタフェースさせるための並列ポー
ト回路を目的とする。並列ポート回路は、コンピュータ
システムのバスから書込データを受信することのできる
データバッファと、データバッファに結合され、コンピ
ュータシステムのバス上の書込サイクルに応答して書込
データをデータバッファ内にラッチさせることのできる
制御ユニットとを備える。制御ユニットは周辺装置にハ
ンドシェイク信号をさらに発生して、書込データがデー
タバッファに含まれることを示すことができる。並列ポ
ート回路は、制御ユニットに結合され、ハンドシェイク
信号のアサーションの後予め定められる時間期間をカウ
ントすることのできる、タイムアウトカウンタをさらに
含む。周辺装置が、予め定められる時間期間内に書込デ
ータを受信したことを示す肯定応答信号をアサートでき
ない場合には、制御ユニットはコンピュータシステムの
バス上で制御信号をアサートしてコンピュータシステム
を書込サイクルから解放する。
【０００７】この発明は、処理ユニットと、周辺装置
と、バスを介して処理ユニットに結合され、かつ周辺装
置に結合される並列ポート回路とを含むコンピュータシ
ステムをさらに目的とする。並列ポート回路は、コンピ
ュータシステムのバスから書込データを受信することの
できるデータバッファと、データバッファに結合され、
処理ユニットによって実行される並列ポートへの書込サ
イクルに応答して書込データをデータバッファ内にラッ
チさせることのできる、制御ユニットとを含む。制御ユ
ニットは、周辺装置にハンドシェイク信号をさらに発生
して、書込データがデータバッファによって含まれるこ
とを示すことができる。並列ポート回路は、制御ユニッ
トに結合され、ハンドシェイク信号のアサーションの後
予め定められる時間期間をカウントすることのできる、
タイムアウトカウンタをさらに含む。周辺装置が予め定
められる時間期間内に書込データを受信したことを示す
肯定応答信号をアサートできない場合には、制御ユニッ
トはコンピュータシステムのバス上に制御信号をアサー
トして処理ユニットを書込サイクルから解放する。
【０００８】最後にこの発明は、処理ユニットと周辺装
置とを含むコンピュータシステムの並列ポートを動作さ
せるための方法を目的とする。方法は、コンピュータシ
ステムのバス上で書込サイクルを実行するステップと、
書込サイクルに応答して並列ポートのデータバッファ内
にデータをラッチするステップと、周辺装置にデータス
トローブ信号を与えるステップとを含む。方法はさら
に、予め定められる時間期間のカウントダウンを開始す
るステップと、周辺装置からの肯定応答信号を待つステ
ップと、肯定応答信号が予め定められる時間期間内に周
辺装置から与えられない場合にはバス上に制御信号をア
サートして処理ユニットを書込サイクルから解放するス
テップとを含む。
【０００９】この発明の他の目的および利点は、以下の
詳細な説明を読み、添付の図面を参照すると明らかとな
る。
【００１０】この発明は様々な修正および代替形式が可
能であるが、その特定の実施例を図面における例示の形
によって示し、詳細にここに記載するものである。しか
しながら、図面およびその詳細な説明はこの発明を開示
される特定の形式に限定することを意図するものではな
く、逆に、前掲の特許請求の範囲に定義されるようなこ
の発明の精神および範囲内に入るすべての修正物、均等
物、および代替物を包含することを意図するものである
ことが理解されるはずである。
【００１１】
【実施例の詳細な説明】ここで図面を参照すると、図１
は、システムバス１０６を介してシステムメモリ１０３
と並列ポート１０４とに結合されるマイクロプロセッサ
（ＣＰＵ）１０２を含むコンピュータシステム１００の
ブロック図である。並列ポート１０４は周辺装置１０８
にさらに結合される。
【００１２】マイクロプロセッサ１０２は予め定められ
る命令セットを実現するデータ処理ユニットである。例
示の処理ユニットは特に８０３８６型および８０４８６
型マイクロプロセッサを含む。システムバス１０６はた
とえばＰＣＩ標準構成バスを示すが、他のバス構成が用
いられてもよいことは当然である。さらに、並列ポート
１０４は１つまたはそれより多いバスインタフェースユ
ニットを介してマイクロプロセッサ１０２に結合されて
もよく、マイクロプロセッサ１０２は集積プロセッサで
あってもよいことは当然である。
【００１３】並列ポート１０４は双方向バス１２２とタ
イムアウトカウンタ１２４とに結合される制御ユニット
１２０を含む。構成レジスタ１２６と状態レジスタ１２
８が制御ユニット１２０にさらに結合される。双方向バ
ッファ１２２はシステムバス１０６と周辺装置１０８と
の間でデータを選択的にバッファリングするために設け
られる。双方向バッファ１２２は単純なラッチ回路でも
って実現されてもよい。
【００１４】制御ユニット１２０は、並列ポート１０４
への書込または読出動作がたとえばマイクロプロセッサ
１０２によって実行中であるかどうかを判断するため
に、システムバス１０６をモニタする。並列ポート１０
４はコンピュータシステム１００のＩ／Ｏ空間内の予め
定められるアドレス位置にマッピングされるが、並列ポ
ート１０４はコンピュータシステム１００のメモリ空間
内に代替的にマッピングされてもよいことが理解される
だろう。制御ユニット１２０は特定の転送を実行するよ
うに、双方向バッファ１２２内でのデータのラッチング
をさらに制御し、周辺装置１０８との適当なハンドシェ
イク信号を発生する。これについては以下により詳細に
説明する。
【００１５】コンピュータシステム１００の動作中、マ
イクロプロセッサ１０２が並列ポート１０４にＩ／Ｏ書
込サイクルを実行すると、制御ユニット１２０はそのサ
イクルを検知して、システムバス１０６上の対応するデ
ータを双方向バッファ１２２にラッチさせる。書込デー
タはシステムメモリ１０３を出所としてもよいことに注
目されたい。図２は、並列ポート１０４へのそのような
Ｉ／Ｏ書込サイクル中のデータ転送と選択された制御信
号のアサーションとを示す。制御ユニット１２０は双方
向バッファ１２２にデータをラッチさせた後、有効デー
タが双方向バッファ１２２において現在利用可能である
ことを示すために、周辺装置１０８へ書込ストローブ信
号をアサートする。現在のサイクルが書込動作であるこ
とを示すために、制御ユニット１２０はさらに読出／書
込（Ｒｄ／Ｗｒ）制御信号をローにアサートする。通信
リンクが正しく動作している場合には、周辺装置１０８
は双方向バッファ１２２からデータを受信して、応答し
て制御ユニット１２０によって受信される肯定応答信号
ＡＣＫをアサートする。制御ユニット１２０はこの結果
システムバス１０６でレディ信号ＲＤＹをアサートし
て、周辺装置１０８がデータを受取ったことをマイクロ
プロセッサ１０２に示す。動作のこの部分は従来からあ
るものである。
【００１６】制御ユニット１２０が書込ストローブをア
サートすると、タイムアウトカウンタ１２４は予め定め
られるタイムアウト期間のカウントを開始する。１つの
実施例においては、このタイムアウト期間は、１つのバ
イトの転送につき１０マイクロ秒、１つの語の転送につ
き２０マイクロ秒、および倍長語転送につき４０マイク
ロ秒に設定されるが、システムによっては他のタイムア
ウト長が設定されてもよいことを理解されたい。通信リ
ンクが正しく動作している場合には、周辺装置１０８は
この予め定められるタイムアウト期間内に肯定応答信号
ＡＣＫをアサートする。結果として、タイムアウトカウ
ンタ１２４が満了しない限り、タイムアウトカウンタ１
２４に応答して、制御ユニット１２０がこれ以上の動作
をすることはない。
【００１７】一方、通信リンクが切断されるか、または
通信障害が生じて、周辺装置１０８から制御ユニット１
２０によって肯定応答信号ＡＣＫが受信されない場合に
は、タイムアウトカウンタ１２４のタイムアウト期間は
満了する。図３を参照すると、このことによってタイム
アウトカウンタ１２４からのタイムアウト信号のアサー
ションが起こり、そしてそれは制御ユニット１２０によ
って受取られる。制御ユニット１２０は状態レジスタ１
２８内でエラービットを応答してセットし、マイクロプ
ロセッサ１０２を現在のサイクルから解放するようシス
テムバス１０６上にレディ信号ＲＤＹをアサートする。
制御ユニット１２０は、マイクロプロセッサ１０２に与
えられるマスク不可割込（ＮＭＩ）または並列ポート割
込（ＩＮＴ）のいずれかを付加的にアサートする。マイ
クロプロセッサ１０２は従って、指定される割込処理ル
ーチンにジャンプし、その中である命令が状態レジスタ
１２８を読むために実行されてそれにより並列ポート通
信内で生じたエラーを判断するであろう。システムプロ
グラマまたはユーザに通信障害が発生した理由を判断さ
せてシステムの現在の状態を表示するために、ソフトウ
ェアを介してさらなる診断を実現することもできる。制
御ユニット１２０がレディ信号ＲＤＹをアサートするた
め、システムは「ハング」せず、マイクロプロセッサ１
０２によるさらなる処理がシステムをリセットすること
なしに可能であることに注目されたい。
【００１８】通信障害が発生し、および状態レジスタ１
２８のエラービットがセットされたときに制御ユニット
１２０がマスク不可割込（ＮＭＩ）または並列ポート割
込（ＩＮＴ）をアサートするかどうかを制御するため
に、並列ポート１０４に関連して構成レジスタ１２６が
設けられる。構成レジスタ１２６内に記憶される構成値
に依って、制御ユニット１２０は状態レジスタ１２８の
エラービットのセットに応答してマスク不可割込（ＮＭ
Ｉ）または並列ポート割込（ＩＮＴ）のいずれかをアサ
ートする。したがって、システムによっては、指定され
る処理ルーチン（ＮＭＩまたはＩＮＴ処理ルーチン）は
エラーに関するユーザ情報を検知し分析して与えるよう
構成されるだろう。並列ポート通信の障害でどの割込
（ＮＭＩまたはＩＮＴ）がアサートされるかをシステム
プログラマに設定させることによって、柔軟性のあるシ
ステムプログラミングが提供されるであろう。
【００１９】並列ポート読出操作が起こるときのコンピ
ュータシステム１００の動作は書込動作に関する前述の
動作と同様である。周辺装置１０８がマイクロプロセッ
サ１０２によって読出されるべく利用可能なデータを有
する場合、並列ポート割込が周辺装置１０８によってア
サートされる。周辺装置１０８からデータを読出すよ
う、マイクロプロセッサ１０２は応答してシステムバス
１０６上で読出サイクルを実行する。読出サイクルに応
答して、制御ユニット１２０はデータストローブ信号を
アサートし、かつＲｄ／Ｗｒ信号をハイにアサートす
る。これらのハンドシェイク信号は周辺装置１０８によ
って受信され、周辺装置１０８は応答して双方向バッフ
ァ１２２にデータを与え、かつ同時に肯定応答信号ＡＣ
Ｋをアサートする。制御ユニット１２０はそれからデー
タを双方向バッファ１２２内にラッチさせ、データをシ
ステムバス１０６に送る。制御ユニット１２０はレディ
信号を同時にアサートして、有効データがシステムバス
１０６上で利用可能であることを示す。通信障害が起こ
らなかった場合には、レディ信号ＲＤＹがタイムアウト
カウンタ１２４によって設定されるタイムアウト期間内
に制御ユニット１２０によってアサートされる。タイム
アウトカウンタ１２４はデータストローブ信号のアサー
ションに応答してタイムアウト期間のカウントダウンを
再び開始することに注目されたい。
【００２０】通信リンクが切断されるかまたは通信障害
が生じた場合には、肯定応答信号ＡＣＫは周辺装置１０
８によって返されないであろう。したがって、タイムア
ウトカウンタ１２４のタイムアウト期間が満了し、した
がって状態レジスタ１２８内のエラービットがセットさ
れる。応答して、制御ユニット１２０は構成レジスタ１
２６に基づいてマスク不可割込（ＮＭＩ）または並列ポ
ート割込（ＩＮＴ）のいずれかを再びアサートし、マイ
クロプロセッサを現在のサイクルから解放するようレデ
ィ信号ＲＤＹをアサートする。この後マイクロプロセッ
サ１０２はマスク不可割込処理ルーチンまたは並列ポー
ト処理ルーチンのいずれかからのコードを実行し、その
中でエラーが並列ポート１０４内で生じたことを判断す
るために状態レジスタ１２８が読出されてもよい。
【００２１】制御ユニット１２０は、たとえばシステム
バス１０６から書込まれる３２ビット語が４つの別個の
８ビット転送を介して周辺装置１０８に転送されるよ
う、双方向バッファ１２２内でデータをパージングして
もよい。このような転送は図４に示され、そこでは、バ
イト３−バイト０から構成される３２ビット語が双方向
バッファ１２２に書込まれ、その後、周辺装置１０８へ
の４つの別個のデータ転送サイクルの間に１バイトずつ
周辺装置１０８へ転送される。公知の技術を用いてこの
ようなデータ転送を行なうのにマルチプレクサ回路（図
示せず）が用いられてもよい。簡潔かつ明瞭に示すため
に図４の図面からはコンピュータシステム１００の一部
を省略してある。
【００２２】通信障害が生じているにもかかわらず制御
ユニット１２０によってレディ信号がアサートされたた
め、並列ポート１０４を介してマイクロプロセッサ１０
２によって読出されたデータは無効であるかもしれない
ということに注目されたい。したがって、割込処理ルー
チンは、読出されたデータを無効であると識別し、エラ
ーの原因が修正された後で書込サイクルを再実行するよ
う構成されるだろう。さらに、マイクロプロセッサ１０
２が割込処理ルーチンにジャンプする前にさらなる書込
または読出サイクルが実行された場合には、制御ユニッ
ト１２０はマイクロプロセッサ１０２をこの後に記載さ
れる方法で各サイクルから解放させることに注目された
い。
【００２３】コンピュータシステム１００に従うと、周
辺装置がデータの特定の転送を確認する応答をしたかど
うかを検知するためのタイムアウトカウンタを用いる並
列ポートが設けられる。周辺装置からの肯定応答が全く
ない状態でタイムアウトカウンタのタイムアウト期間が
満了した場合には、マイクロプロセッサへレディ信号を
戻すことによって並列ポートサイクルは効果的にアボー
トされ、それによってプロセッサを現在のサイクルから
解放する。状態レジスタのエラービットがさらにセット
される。この後、マスク不可割込または並列ポート割込
のアサーションでエラーモードに入る。この結果、コン
ピュータシステムは「ハング」せず、リセットされる必
要がない。エラーが検知された後、状態レジスタのエラ
ービットはリセットされる。
【００２４】次に図５を参照すると、コンピュータシス
テム５００のブロック図がこの発明の別の実施例に従っ
て図示される。図１の回路部分に対応する回路部分は同
一の参照番号を付与される。マイクロプロセッサ１０２
はＣＰＵローカルバス５０４を介してＰＣＩブリッジ５
０２に結合される。ＰＣＩブリッジ５０２はＰＣＩバス
５０６を介して並列ポート回路１０４にさらに結合され
る。
【００２５】並列ポート１０４は図１を参照して上に記
載されるそれと同様に動作する。１つの実施例において
は、構成レジスタ１２６内に記憶される構成値に依っ
て、並列ポート１０４は２つの異なるモードのうちの１
つで動作するであろう。第１のモードでは、周辺装置１
０８からデータを読出す、またはそれにデータを書込む
並列ポート動作が実行され、タイムアウトカウンタ１２
４のタイムアウトが起こると（つまり、周辺装置１０８
がサイクルを確認する応答ができない場合には）、制御
ユニット１２０によってＰＣＩバス５０６上でＰＣＩア
ボートサイクルが実行される。当業者には公知であるよ
うに、ＰＣＩアボートサイクルは、ＰＣＩＳＴＯＰ♯信
号をアサートし、ＰＣＩ ＤＥＶＳＥＬ♯信号をデアサ
ートすることによって、制御ユニット１２０によって開
始されることができる。ＰＣＩサイクルをアボートする
ことに加えて、制御ユニット１２０はエラーが生じたこ
とを示すためにマスク不可割込信号をさらにアサートす
る。
【００２６】（構成レジスタ１２６内の構成値によって
定められるような）並列ポート１０４の第２の動作モー
ドでは、並列ポート動作中にタイムアウトが生じると、
制御ユニット１２０は状態レジスタ１２８内のエラービ
ットをセットさせる。制御ユニット１２０はさらに、
（肯定応答信号が周辺装置１０８から受信されなかった
としても）通常はＰＣＩ ＴＲＤＹ♯信号をアサートす
ることによってＰＣＩバスサイクル５０６を終結させ
る。ＰＣＩ ＴＲＤＹ♯信号のアサーションによって、
ＰＣＩブリッジ５０２はＣＰＵローカルバス５０４上
で、マイクロプロセッサ１０２を現在のサイクルから解
放する対応するレディ信号をアサートする。エラーの発
生を示すために、制御ユニット１２０は並列ポート割込
信号をさらにアサートする。続いてマイクロプロセッサ
１０２が、並列ポート障害が起こったことを判断するた
めに状態レジスタ１２８を読出す。
【００２７】このように図５の実施例では、構成レジス
タ１２６内の構成値に依って、制御ユニット１２０はタ
イムアウトが生じるとＰＣＩサイクルをアボートしてマ
スク不可割込信号をアサートするか、またはＰＣＩバス
５０６上でレディ信号ＴＲＤＹ♯信号をアサートしてマ
イクロプロセッサ１０２を現在のサイクルから解放し並
列ポート割込信号をアサートする。柔軟なプログラミン
グの可能性および機能性がこれによりサポートされる。
【００２８】図１および図５の両方の実施例では、タイ
ムアウトが生じた後で並列ポート１０４への次の読出ま
たは書込サイクルが開始されると、制御ユニット１２０
はＰＣＩサイクルを正常に終結するが、（書込のため
の）任意の書込データを破棄させるか、または（読出の
ために）すべてのビットがローに駆動された状態でデー
タバスを駆動させることに注目されたい。この後、割込
処理ルーチンに入ると、並列ポートエラーの発生が検知
される。
【００２９】一旦上述の開示が十分に理解されれば、数
多くの変形および修正が当業者にとって明らかとなるで
あろう。たとえば、タイムアウトカウンタ１２４によっ
て設定されるタイムアウト期間はシステムごとに変更し
てもよく、タイムアウト期間はプログラマブルであって
もよいことに注目されたい。さらに、エラーが生じたか
どうかを判断するのに、特定の並列ポート動作の後でマ
イクロプロセッサ１０２が状態レジスタ１２８を読出す
ポーリング技術が用いられてもよいことに注目された
い。このようなポーリング技術が用いられれば、タイム
アウトに応答するマスク不可割込または並列ポート割込
のいずれのアサーションも不必要となるであろう。前掲
の特許請求の範囲はすべてのそのような変形および修正
を包含すると解釈されることが意図されるものである。
【図面の簡単な説明】
【図１】この発明に従うタイムアウトカウンタを含む並
列ポートを用いるコンピュータシステムのブロック図で
ある。
【図２】外部周辺装置への書込サイクルに関連するデー
タおよび選択される信号の流れを示すブロック図であ
る。
【図３】タイムアウトが生じた際にアサートされる、選
択される制御信号を示すブロック図である。
【図４】並列ポートへ書込まれる３２ビット語の、周辺
装置に転送される４つの８ビットのバイトのデータへの
パージングを示すブロック図である。
【図５】この発明の別の実施例に従うタイムアウトカウ
ンタを含む並列ポート回路を利用するコンピュータシス
テムのブロック図である。
【符号の説明】
１０４ 並列ポート回路 １２０ 制御ユニット １２２ 双方向バッファ １２４ タイムアウトカウンタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル・ティ・ワイザー アメリカ合衆国、78729 テキサス州、オ ースティン、コッパー・クリーク、9815、 ナンバー・922 (72)発明者 スコット・シィ・ジョンソン アメリカ合衆国、78741 テキサス州、オ ースティン、パーカー・レーン、3111、ナ ンバー・311

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 コンピュータシステムに周辺装置をイン
    タフェースさせるための並列ポート回路であって、 前記コンピュータシステムのバスから書込データを受信
    することのできるデータバッファと、 前記データバッファに接続され、前記コンピュータシス
    テムの前記バス上での前記並列ポートへの書込サイクル
    に応答して前記書込データを前記データバッファ内にラ
    ッチさせる、制御ユニットとを含み、前記制御ユニット
    はさらに、前記周辺装置へハンドシェイク信号を発生し
    て、前記書込データが前記データバッファに含まれるこ
    とを示すことができ、さらに、 前記制御ユニットに結合され、前記ハンドシェイク信号
    の前記アサーションの後、予め定められる時間期間をカ
    ウントすることのできる、タイムアウトカウンタを含
    み、 前記予め定められる時間期間内に前記書込データを受信
    したことを示す肯定応答信号を前記周辺装置がアサート
    できない場合には、前記コンピュータシステムを前記書
    込サイクルから解放するよう前記制御ユニットは前記コ
    ンピュータシステムの前記バス上に制御信号をアサート
    する、コンピュータシステムに周辺装置をインタフェー
    スさせるための並列ポート回路。
  2. 【請求項２】 前記タイムアウトカウンタの前記予め定
    められる時間期間が満了した場合には、前記制御ユニッ
    トはプロセッサに割込信号をさらにアサートする、請求
    項１に記載の並列ポート回路。
  3. 【請求項３】 エラービットを含む状態レジスタをさら
    に備え、前記周辺装置が前記予め定められる時間期間内
    に前記肯定応答信号をアサートできない場合には前記制
    御ユニットは前記エラービットをセットすることができ
    る、請求項１に記載の並列ポート回路。
  4. 【請求項４】 前記制御ユニットに結合される構成レジ
    スタをさらに備え、前記構成レジスタは、前記タイムア
    ウトカウンタの前記予め定められる時間期間の満了に応
    答してマスク不可割込または並列ポート割込がアサート
    されるかどうかを制御するよう、構成値を記憶すること
    ができる、請求項１に記載の並列ポート回路。
  5. 【請求項５】 前記ハンドシェイク信号はデータストロ
    ーブ信号を含む、請求項１に記載の並列ポート回路。
  6. 【請求項６】 前記データバッファはラッチ回路を含
    む、請求項１に記載の並列ポート回路。
  7. 【請求項７】 前記タイムアウトカウンタの前記予め定
    められる時間期間はプログラマブルである、請求項１に
    記載の並列ポート回路。
  8. 【請求項８】 前記データバッファは、双方向バッファ
    であり、前記周辺装置から読出データを受信することの
    できる、請求項１に記載の並列ポート回路。
  9. 【請求項９】 処理ユニットと、 周辺装置と、 前記処理ユニットにバスを介して結合されかつ前記周辺
    装置に結合される並列ポート回路とを含み、前記並列ポ
    ート回路は、 コンピュータシステムの前記バスから書込データを受信
    することのできるデータバッファと、 前記データバッファに接続され、前記処理ユニットによ
    って実行される前記並列ポート回路への書込サイクルに
    応答して前記書込データを前記データバッファ内にラッ
    チさせることのできる、制御ユニットとを含み、前記制
    御ユニットは、前記周辺装置にハンドシェイク信号をさ
    らに発生して、前記書込データが前記データバッファに
    含まれることを示すことができ、さらに、 前記制御ユニットに結合され、前記ハンドシェイク信号
    の前記アサーションの後、予め定められる時間期間をカ
    ウントすることのできる、タイムアウトカウンタを含
    み、 前記予め定められる時間期間内に前記書込データを受取
    ったことを示す肯定応答信号を前記周辺装置がアサート
    できない場合には、前記制御ユニットは、前記処理ユニ
    ットを前記書込サイクルから解放するよう、前記コンピ
    ュータシステムの前記バス上に制御信号をアサートす
    る、コンピュータシステム。
  10. 【請求項１０】 前記タイムアウトカウンタの前記予め
    定められる時間期間が満了した場合には、前記制御ユニ
    ットは前記処理ユニットに割込信号をさらにアサートす
    る、請求項９に記載のコンピュータシステム。
  11. 【請求項１１】 エラービットを含む状態レジスタをさ
    らに備え、前記周辺装置が前記予め定められる時間期間
    内に前記肯定応答信号をアサートできない場合には前記
    制御ユニットは前記エラービットをセットすることがで
    きる、請求項９に記載のコンピュータシステム。
  12. 【請求項１２】 前記制御ユニットに結合される構成レ
    ジスタをさらに備え、前記構成レジスタは、前記タイム
    アウトカウンタの前記予め定められる時間期間の満了に
    応答してマスク不可割込または並列ポート割込がアサー
    トされるかどうかを制御するよう、構成値を記憶するこ
    とができる、請求項９に記載のコンピュータシステム。
  13. 【請求項１３】 前記ハンドシェイク信号はデータスト
    ローブ信号を含む、請求項９に記載のコンピュータシス
    テム。
  14. 【請求項１４】 前記データバッファはラッチ回路を含
    む、請求項９に記載のコンピュータシステム。
  15. 【請求項１５】 前記タイムアウトカウンタの前記予め
    定められる時間期間はプログラマブルである、請求項９
    に記載のコンピュータシステム。
  16. 【請求項１６】 前記データバッファは、双方向バッフ
    ァであり、前記周辺装置から読出データを受信すること
    のできる、請求項９に記載のコンピュータシステム。
  17. 【請求項１７】 処理ユニットと周辺装置とを含むコン
    ピュータシステムの並列ポートを動作させるための方法
    であって、前記方法は、 前記コンピュータシステムのバス上で書込サイクルを実
    行するステップと、 前記書込サイクルに応答して前記並列ポートのデータバ
    ッファ内にデータをラッチするステップと、 前記周辺装置にデータストローブ信号を与えるステップ
    と、 予め定められる時間期間のカウントダウンを開始するス
    テップと、 前記周辺装置からの肯定応答信号を待つステップと、さ
    らに、 前記予め定められる時間期間内に前記周辺装置から前記
    肯定応答信号が与えられない場合には、前記処理ユニッ
    トを前記書込サイクルから解放するよう前記バス上に制
    御信号をアサートするステップとを含む、処理ユニット
    と周辺装置とを含むコンピュータシステムの並列ポート
    を動作させるための方法。
  18. 【請求項１８】 前記予め定められる時間期間内に前記
    周辺装置から前記肯定応答信号が与えられない場合に
    は、状態レジスタ内のエラービットをセットするステッ
    プをさらに含む、請求項１７に記載のコンピュータシス
    テムの並列ポートを動作させるための方法。
  19. 【請求項１９】 前記予め定められる時間期間内に前記
    周辺装置から前記肯定応答信号が与えられない場合に
    は、前記マイクロプロセッサに割込信号をアサートする
    ステップをさらに含む、請求項１７に記載のコンピュー
    タシステムの並列ポートを動作させるための方法。
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