JPH07307765A - システム、直列通信回路、および非同期送受信器回路のための電力管理方法 - Google Patents
システム、直列通信回路、および非同期送受信器回路のための電力管理方法Info
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- JPH07307765A JPH07307765A JP7010659A JP1065995A JPH07307765A JP H07307765 A JPH07307765 A JP H07307765A JP 7010659 A JP7010659 A JP 7010659A JP 1065995 A JP1065995 A JP 1065995A JP H07307765 A JPH07307765 A JP H07307765A
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Abstract
(UART)回路の内部ボージェネレータによって受取
られたクロック信号のゲーティングを制御する、クロッ
ク制御ユニットを提供する。 【構成】 UARTが現在遊び状態であるかどうかを判
断するためにクロック制御ユニット(102)はUAR
T回路をモニタする。もしクロック制御ユニットにより
UARTは遊び状態であると判断されれば、同期クロッ
クゲート回路(104)によってクロック信号はゲート
処理される。したがって、ボージェネレータ(110)
にクロック信号は与えられず、通常UARTの受信器ス
テートマシン(114)をクロックする対応のボー速度
信号は生成されない。
Description
特定的には、非同期送受信器回路内で使用される電力管
理技術に関する。
同期方式送受信器は、直列データ送信および受信を可能
にする、コンピュータシステム内の、広く使用される通
信エレメントである。UARTの主なタスクは並列−直
列および直列−並列変換である。簡潔に言えば、典型的
なUARTは、関連のFIFOバッファおよび制御論理
を有する1対のシフトレジスタを含む。直列に送信され
るべきデータは出力シフトレジスタにロードされ、予め
定められたビット速度でクロックされる。直列データ送
信の間各データを囲むスタートおよびストップビットが
典型的に挿入される。UARTによって受取られた直列
データは入力シフトレジスタに送られ、各ビットセルの
中間点でクロックされる。各ビットセルの中間点は、ス
タートビットに対する時間を測定することによって決定
される。データの完全なワードが受取られるとき、ワー
ドは並列形式でFIFOバッファに転送される。FIF
Oバッファが予め定められた容量まで満たされると、コ
ンピュータシステムのマイクロプロセッサは典型的に割
込まれ、データはFIFOバッファからアンロードされ
る。
トの数、ストップビットの数、パリティのタイプ、クロ
ック分割、および内部FIFOバッファの状態などの様
々なオペレーティングパラメータを設定しかつ示す多様
な制御および状態レジスタが含まれる。基本的な直列入
力機能および出力機能に加えて、ほとんどのUART回
路にはまたRS−232オペレーションのためのモデム
制御ハンドシェイク信号の接続が含まれる。具体的なU
ART回路に関する詳細は周知の先行技術の多くの刊行
物で見出され得る。
として、直列入力および出力ポートは大抵かなりの時間
の間遊び状態にあることがある。UARTの遊び状態の
間に、データが実際に受信されていなくても、直列入力
データの受信を制御する受信器ステートマシンが内部ボ
ー速度ジェネレータによってクロックされる。データが
受信される時間は大抵早くにわからないので受信器ステ
ートマシンは連続的にクロックされる。受信器ステート
マシンの他に、遊び状態の間にボー速度ジェネレータは
またUART回路の他の部分をクロックする。結果とし
て、UARTが遊び状態にあるときボー速度信号は不必
要に生成されかつUARTの様々な内部部分に与えられ
ているので、電力が浪費される。UART回路が電池で
電力付与された携帯用コンピュータシステム内で使用さ
れるとき、このことは特に問題である。
自動クロックゲーティングによる調歩同期方式送受信器
の電力管理のためのシステムおよび技術によって大部分
解決される。一実施例では、アクティブモードの間に調
歩同期方式送受信器(UART)回路の内部ボージェネ
レータによって受取られたクロック信号のゲーティング
を制御する、クロック制御ユニットが提供される。UA
RTが現在遊び状態にあるかどうかを判断するためにク
ロック制御ユニットはUART回路を監視する。もしク
ロック制御ユニットがUARTは遊び状態にあると判断
すれば、クロック信号は同期クロックゲート回路によっ
てゲート処理される。したがって、クロック信号はボー
ジェネレータに与えられず、通常UARTの受信器ステ
ートマシンをクロックする対応のボー速度信号は生成さ
れない。それによってUARTの電力消費はかなり低減
される。その後クロック制御ユニットによってUART
の起動の必要性を示すある予め定められたシステムアク
ティビティが検出されると、同期クロックゲート回路が
ボージェネレータの入力へクロック信号を通過させるよ
うにするクロックイネーブル信号がクロック制御ユニッ
トによってアサートされる。ボージェネレータは応答し
て、UARTの受信器ステートマシンおよび他の内部部
分をクロックするボー速度信号を発生する。一実施例で
は、UARTの直列入力ラインで直列データの受信が検
出されると(すなわち、スタートビットの立下がりエッ
ジが検出されると)、受信器ステートマシンが現在アク
ティブであると、受信器FIFOおよびバッファレジス
タが空でないと、受信器FIFOおよび保持レジスタが
空でないと、または送信器ステートマシンがアクティブ
であると、クロック制御ユニットによりクロック信号は
非ゲート処理される。このシステムに依存して、モデム
制御ラインでレベル変化が検出されると、リセットがア
クティブであると、またはUART制御論理を含むシス
テムサイクルが進行中であると、クロック制御ユニット
はさらにクロック信号を非ゲート処理し得る。クロック
制御ユニットによってこれらの予め定められたアクティ
ビティいずれもが検出されないと、クロックイネーブル
信号はデアサートされ、かつ同期クロックゲート回路は
応答してクロック信号をゲート処理する。
生成するためのボージェネレータ、ボージェネレータに
結合されかつ直列データ入力ラインで直列データを受信
することができる受信器ステートマシン、ボージェネレ
ータに結合されかつ直列データ出力ラインで直列データ
を与えることができる送信器ステートマシン、受信器ス
テートマシンに結合され、並列形式で受信器ステートマ
シンによって受信されたデータをストアするための第1
のデータ記憶ユニット、および送信器ステートマシンに
結合され、送信器ステートマシンによって送信されるべ
きデータをストアするための第2のデータ記憶ユニット
を含む、非同期送受信器を含むシステムが考慮される。
また外部クロック信号を受取るための入力ライン、およ
びUARTクロック信号をボージェネレータの入力ライ
ンに与えるための出力ラインを有するクロックゲート回
路もまた提供され、そのクロックゲート回路によりクロ
ックイネーブル信号に依存して外部クロック信号が選択
的にゲート処理される。クロック制御ユニットは、クロ
ックゲート回路および非同期送受信器回路に結合され、
予め定められたシステムアクティビティを検出すること
ができ、予め定められたシステムアクティビティが検出
されるとクロックイネーブル信号をアサートすることが
できる。
成するためのボージェネレータ、ボージェネレータに結
合され、直列データ入力ラインで直列データを受信する
ための受信器ステートマシン、およびボージェネレータ
に結合され、直列データ出力ラインで直列データを与え
ることができる送信器ステートマシンを含む直列通信回
路が考慮される。また受信器ステートマシンに結合さ
れ、並列形式で受信器ステートマシンによって受信され
たデータをストアするための第1のデータ記憶ユニット
が提供される。さらに第2のデータ記憶ユニットは、送
信器ステートマシンに結合され、送信器ステートマシン
によって送信されるべきデータをストアする。クロック
イネーブル信号に依存して、外部クロック入力信号を受
取るための入力ライン、およびボージェネレータに基準
クロック信号を与えるための出力ラインを有するクロッ
クゲート回路がさらに提供される。最後に、クロックゲ
ート回路に結合されたクロック制御ユニットが提供さ
れ、そのクロック制御ユニットは予め定められたシステ
ムアクティビティを検出することができ、予め定められ
たシステムアクティビティが検出されるとクロックイネ
ーブル信号をアサートすることができる。
回路にクロック入力信号を与えるステップと、非同期送
受信器に関連の予め定められたシステムアクティビティ
を検出するステップと、予め定められたシステムアクテ
ィビティの検出に応答してクロックイネーブル信号をア
サートするステップと、クロックゲート信号の制御ライ
ンにクロックイネーブル信号を与えそれによってボージ
ェネレータにUARTクロック信号を与えるステップ
と、予め定められたシステムアクティビティの完了に応
答してクロックイネーブル信号をデアサートするステッ
プとを含む、非同期送受信器回路のための電力管理方法
が考慮される。
詳細な説明を読み添付図面を参照するとき明らかとなる
であろう。
余地があるがその具体的な実施例は図面に例として示さ
れておりここに詳細に述べられるであろう。しかしなが
ら図面およびそれに対する詳細な説明は、開示される特
定の形式にこの発明を限定することは意図されておら
ず、この発明は前掲の特許請求によって規定されるこの
発明の精神および範囲内にあるすべての修正、均等物お
よび変更を含むことが意図されることを理解されたい。
明に従った自動クロックゲーティングによる調歩同期方
式送受信器の電力管理のためのシステムのブロック図で
ある。システム100には、クロック制御ユニット10
2、同期クロックゲート104、クロック分周器ユニッ
ト106、および調歩同期方式送受信器(UART)回
路108が含まれる。UART108には、送信器ステ
ートマシン112および受信器ステートマシン114に
結合されたボージェネレータ110が含まれる。送信器
FIFOおよび保持レジスタ116は送信器ステートマ
シン112に結合され、受信器FIFOおよびバッファ
レジスタユニット118は受信器ステートマシン114
に結合される。UART制御論理ユニット120は最後
にボージェネレータ110と、送信器FIFOおよび保
持レジスタユニット116と、受信器FIFOおよびバ
ッファレジスタユニット118とに結合される。
の送信および受信に関して、ボージェネレータ110、
送信器ステートマシン112、受信器ステートマシン1
14、送信器FIFOおよび保持レジスタ116、なら
びに受信器FIFOおよびバッファレジスタ118の設
計および動作は、従来どおりである。同様に、ポート1
26のCPUインタフェースに関して、UART制御論
理ユニット120の設計および動作もまた従来どおりで
ある。簡単にかつ明瞭にするために、以下ではUART
108の従来の局面に関する短い説明しか行なわない。
は、ライン122でUARTクロック信号を受取りかつ
予め定められた周波数を有するボー速度信号をライン1
24で生成する。ボー速度信号は、送信器ステートマシ
ン112および受信器ステートマシン114に結合さ
れ、直列データの受信および送信を制御するためにタイ
ミング基準を与える。
ンタフェースポート126を介して並列データが与えら
れ得る。CPUインタフェースポート126はたとえば
CPU局部バスまたは周辺バスに接続され得る。CPU
インタフェースポート126に与えられる並列データは
UART制御論理ユニット120を通され、送信器FI
FOおよび保持レジスタ116内にストアされる。この
並列データはその後直列データ出力ライン128で送信
器ステートマシン112により直列形式で送信される。
シフトレジスタ(図示せず)は送信器ステートマシン1
12内に含まれ、かつ送信器ステートマシン112によ
る直列データへの並列データの変換を達成するための技
術は周知であることに注目されたい。
直列入力ライン130で受信され、かつ受信器ステート
マシン114により並列データに変換される。受信器ス
テートマシン114からの並列データの各ワードは、受
信器FIFOおよびバッファレジスタユニット118に
与えられる。受信器FIFOおよびバッファレジスタユ
ニット118内である予め定められた数のワードが満た
されてしまうと、または、たとえば受信器がタイムアウ
トになると、UART制御論理ユニット120は、マイ
クロプロセッサに受信器FIFOおよびバッファレジス
タユニット118内のデータの利用可能性を知らせる割
込信号をライン132でアサートする。応答して、マイ
クロプロセッサは順次受信器FIFOおよびバッファレ
ジスタユニット118からの並列データをアンロードす
る。
グによるUART108の電力管理に関する詳細が次に
考慮される。入力クロック信号Clock INがライ
ン136で同期クロックゲート104に与えられる。ク
ロックイネーブル制御信号がライン138でローにアサ
ートされると、Clock IN信号は分周器回路10
6に与えられ、この回路は対応してClock IN信
号を分周し、それによってライン122でUARTクロ
ック信号を引出す。一実施例では、ライン136のCl
ock IN信号は24Mhzの周波数を有し、クロッ
ク分周器回路106は13分割回路である。したがっ
て、ライン122のUARTクロック信号は1.846
2Mhzの周波数を有する。
クロック制御ユニット102により、UART108は
遊び状態であり現在データを受信、処理または送信して
いないと判断されれば、ライン138のクロックイネー
ブル信号はライン136のClock IN信号がクロ
ック分周器回路106に与えられず、結果的にライン1
22のUARTクロック信号は生成されないようにハイ
にデアサートされる。ライン122でUARTクロック
信号を取除くことによって、ライン124のボー速度信
号はボージェネレータ110によって生成されない。結
果として、UARTが遊び状態であるときUART10
8の全電力消費は低減される。
れたシステムアクティビティを検出し、ライン124の
ボー速度信号が生成される必要があるかを判断するため
にクロック制御ユニット102が提供される。ボー速度
信号が生成される必要があるとクロック制御ユニットが
判断すると、クロック制御ユニットはクロックイネーブ
ル信号をアサートし、それにより同期クロックゲートが
Clock IN信号を非ゲート処理するようにされ、
それによってボー速度信号は生成される。図1の実施例
に関して、様々なシステムアクティビティのいずれか1
つが検出されれば、クロック制御ユニット102はクロ
ックイネーブル信号をアサートする。具体的には、クロ
ック制御ユニットによりライン151−154を介して
送信器ステートマシン112、受信器ステートマシン1
14、送信器FIFOおよび保持レジスタユニット11
6、ならびに受信器FIFOおよびバッファレジスタユ
ニット118が監視される。クロック制御ユニットはさ
らに直列入力ライン130を監視する。クロック制御ユ
ニット102によって以下の予め定められたシステムア
クティビティのいずれか1つが検出されると、ライン1
38のクロックイネーブル信号はアサートされる。これ
らの予め定められたシステムアクティビティは、送信器
ステートマシン112がアクティブである、受信器ステ
ートマシン114がアクティブである、送信器FIFO
および保持レジスタユニット116が空でない、受信器
FIFOおよびバッファレジスタユニット118が空で
ない、およびレベル遷移が直列入力ライン130で検出
されるというものである。これらの予め定められたシス
テムアクティビティの各々によりライン124のボー速
度信号の生成の必要性が示されるので、検出時にクロッ
ク制御ユニットはクロックイネーブル信号をアサートす
る。検出されたアクティビティが後に完了しもはやクロ
ック制御ユニット102によって検出されない場合で、
他の予め定められたシステムアクティビティがいずれも
現在検出されていないならば、クロック制御ユニット1
02はライン136のClock IN信号がゲート処
理されるようにクロックイネーブル信号をデアサートす
る。前述のように、Clock IN信号がゲート処理
されるとき、ボー速度信号はライン124でもはや生成
されず、電力消費は低減される。
信号が生成される必要があるかどうかを判断するために
他の予め定められたシステムアクティビティもまたクロ
ック制御ユニット102によって監視され得ることに注
目されたい。たとえば、ある構成では、クロック制御ユ
ニットはライン160でシステムリセット信号を監視
し、アクティブのリセットが検出されればクロックイネ
ーブル信号をアサートさせる。初期化にはボー速度信号
が必要であるのでこの状況では(リセット信号がアクテ
ィブであるとき)ボー速度信号は生成されなければなら
ない。同様に、UART制御論理ユニット120を駆動
するためにボー速度信号が必要であるならば、クロック
制御ユニットはCPUインタフェースポート126であ
るシステムサイクルを検出するように構成され得る。最
後に、クロック制御ユニットは、ライン164でアクテ
ィブのモデム制御信号を検出し応答してクロックイネー
ブル信号をアサートするように、構成され得る。
もはや検出されなくなった後、(上述のように)検出さ
れたシステムアクティビティの完了に応答してクロック
制御ユニット102によるクロックイネーブル信号のデ
アサート化は予め定められた時間だけ遅延され得ること
がさらに注目される。UART108が検出されたアク
ティビティに伴う動作を完了できるようにするためにそ
のような予め定められた遅延は望ましい。たとえば、前
述のように、リセット信号がアクティブになるとき、ク
ロック制御ユニット102はクロックイネーブル信号を
アサートする。続いて、リセット信号がインアクティブ
になるとき、クロックイネーブル信号をデアサートする
前に予め定められた時間待機するように、クロック制御
ユニット102は構成され得る。これにより、たとえ
ば、ある初期化動作が完了する。
クロック分周器ユニット106の実現例を示す略図であ
る。図2に示されるように、図1の同期クロックゲート
104およびクロック分周器ユニット106を実現する
ために簡単なカウンタ回路200が使用される。カウン
タ回路200のクロック入力に入力クロック信号が与え
られ、カウンタ回路200の出力ラインの1つから分周
されたクロック信号が抽出される。カウンタ回路200
のイネーブルラインにクロック制御ユニット102から
のクロックイネーブル信号が与えられる。図2の同期ク
ロックゲートおよびクロック分周器に従えば、Cloc
k IN信号のゲート処理および非ゲート処理はClo
ck IN信号に対して同期して行なわれ、それによっ
てクロック「スライバ」(slivers)が回避される。
ト102は組合せ論理回路を用いて実現され、さらにク
ロック制御ユニット102は外部イネーブル信号によっ
て能動化され得ることに注目されたい。さらに、ライン
153および154でモニタされた信号を得るために、
送信器FIFOおよび保持レジスタ116に関連の空の
フラグ、ならびに受信器FIFOおよびバッファレジス
タ118に関連の空のフラグが使用され得る。
ニット102により受信器FIFOおよびバッファレジ
スタユニット118に関連のタイムアウトカウンタが監
視され得ることが注目される。当業者に周知であるよう
に、タイムアウトカウンタ期間を超える時間持続期間の
間、受信器FIFOおよびバッファレジスタ118によ
ってデータが保持されると割込信号をマイクロプロセッ
サにアサートさせるように、そのようなタイムアウトカ
ウンタは典型的なUART内で使用され得る。そのよう
な実施例に関して、受信器FIFOおよびバッファレジ
スタ118のタイムアウトカウンタがアクティブである
間、クロック制御ユニット102はクロックイネーブル
信号をアサートする。タイムアウトカウンタのカウント
期間が終了すると、たとえ受信器FIFOおよびバッフ
ァレジスタユニット118内にデータがまだ含まれてい
ても、ボー速度信号はもはや生成されないようにクロッ
ク制御ユニット102はクロックイネーブル信号をデア
サートする。クロックイネーブル信号のデアサート化に
続いて、マイクロプロセッサは受信器FIFOおよびバ
ッファレジスタユニット118からのデータをアンロー
ドし得る。
ト116ならびに受信器FIFOおよびバッファレジス
タ118は各々、いかなるタイプのデータ記憶ユニット
を使用しても実現し得ることがさらに注目される。たと
えば、上述のような送信器FIFOおよび保持レジスタ
ユニット116には、多バイト記憶装置FIFO、また
は単一バイトのみの記憶レジスタが含まれ得る。同様
に、受信器FIFOおよびバッファレジスタユニット1
18には、多バイト記憶装置FIFO、または単一バイ
トのみの記憶レジスタが含まれ得る。
業者には多くの変形および修正が明らかになるであろ
う。たとえば、UART108の内部サブユニットを実
現するために使用された具体的な回路は特定のアプリケ
ーションの要件に依存して変化し得る。さらに、クロッ
ク制御ユニット102によって検出される予め定められ
たシステムアクティビティは、使用される特定のUAR
T回路に依存して変化し得る。上で示されたシステムア
クティビティ以外のものもクロック制御ユニット102
によって検出されかつクロックイネーブル信号がアサー
トされることを引き起こし得る。前掲の特許請求の範囲
はすべてのそのような変形および修正を含むように解釈
されることが意図される。
よる調歩同期方式送受信器の電力管理のためのシステム
を示すブロック図である。
ートおよびクロック分周回路を示す略図である。
Claims (20)
- 【請求項1】 (a) ボー速度信号を生成するための
ボージェネレータと、 (b) 前記ボージェネレータに結合され、直列データ
入力ラインで直列データを受信することができる受信器
ステートマシンと、 (c) 前記ボージェネレータに結合され、直列データ
出力ラインで直列データを与えることができる送信器ス
テートマシンと、 (d) 前記受信器ステートマシンに結合され、並列形
式で前記受信器ステートマシンによって受信されたデー
タをストアするための第1のデータ記憶ユニットと、 (e) 前記送信器ステートマシンに結合され、前記送
信器ステートマシンによって送信されるべきデータをス
トアするための第2のデータ記憶ユニットとを含む、非
同期送受信器回路と、 外部クロック信号を受取るための入力ラインおよび前記
ボージェネレータの入力ラインにUARTクロック信号
を与えるための出力ラインを有するクロックゲート回路
とを含み、クロックイネーブル信号に依存して前記クロ
ックゲート回路は選択的に前記外部クロック信号をゲー
ト処理し、さらに、 前記クロックゲート回路と前記非同期送受信器回路とに
結合されたクロック制御ユニットを含み、前記クロック
制御ユニットは、予め定められたシステムアクティビテ
ィを検出することができ、前記予め定められたシステム
アクティビティが検出されると前記クロックイネーブル
信号をアサートすることができる、システム。 - 【請求項2】 前記クロック制御ユニットは前記直列デ
ータ入力ラインで信号遷移を検出することができ、前記
直列データ入力ラインの前記信号遷移の検出に応答して
前記クロック制御ユニットは前記クロックイネーブル信
号をアサートする、請求項1に記載のシステム。 - 【請求項3】 前記クロック制御ユニットは前記受信器
ステートマシンに結合され、前記受信器ステートマシン
がアクティブであれば前記クロック制御ユニットは前記
クロックイネーブル信号をアサートする、請求項1に記
載のシステム。 - 【請求項4】 前記クロック制御ユニットは前記第1の
データ記憶ユニットに結合され、前記第1のデータ記憶
ユニットが空でなければ前記クロック制御ユニットが前
記クロックイネーブル信号をアサートする、請求項1に
記載のシステム。 - 【請求項5】 前記非同期送受信器回路にはさらに、前
記第1および第2のデータ記憶ユニットに結合され、マ
イクロプロセッサと前記非同期送受信器との間のデータ
転送をインタフェースするための制御論理ユニットが含
まれる、請求項1に記載のシステム。 - 【請求項6】 前記第1のデータ記憶ユニットはFIF
Oバッファを含む、請求項1に記載のシステム。 - 【請求項7】 前記クロックゲート回路と前記ボージェ
ネレータとの間に接続されたクロック分周器回路をさら
に含み、前記クロックゲート回路は選択的に前記分周器
回路に前記外部クロック信号を与え、前記分周器は前記
UARTクロック信号を生成する、請求項1に記載のシ
ステム。 - 【請求項8】 前記クロックゲート回路は同期クロック
ゲート回路である、請求項1に記載のシステム。 - 【請求項9】 前記クロックゲート回路および前記クロ
ック分周器はカウンタ回路を用いて実現される、請求項
7に記載のシステム。 - 【請求項10】 前記クロック制御ユニットは前記送信
器ステートマシンに接続され、前記送信器ステートマシ
ンがアクティブであれば前記クロック制御ユニットは前
記クロックイネーブル信号をアサートする、請求項1に
記載のシステム。 - 【請求項11】 前記予め定められたシステムアクティ
ビティが検出されなければ、前記クロック制御ユニット
は前記クロックイネーブル信号をデアサートする、請求
項1に記載のシステム。 - 【請求項12】 前記予め定められたシステムアクティ
ビティが完了した後予め定められた時間遅延の後前記ク
ロック制御ユニットは前記クロックイネーブル信号をデ
アサートする、請求項11に記載のシステム。 - 【請求項13】 ボー速度信号を生成するためのボージ
ェネレータと、 前記ボージェネレータに結合され、直列データ入力ライ
ンで直列データを受信するための受信器ステートマシン
と、 前記ボージェネレータに結合され、直列データ出力ライ
ンで直列データを与えることができる送信器ステートマ
シンと、 前記受信器ステートマシンに結合され、前記受信器ステ
ートマシンによって受信されたデータを並列形式でスト
アするための第1のデータ記憶ユニットと、 前記送信器ステートマシンに結合され、前記送信器ステ
ートマシンによって送信されるべきデータをストアする
ための第2のデータ記憶ユニットと、 外部クロック入力信号を受取るための入力ライン、およ
び前記ボージェネレータに基準クロック信号を与えるた
めの出力ラインを有するクロックゲート回路とを含み、
クロックイネーブル信号に依存して前記クロックゲート
回路は選択的に前記外部クロック信号をゲート処理し、
さらに、 前記クロックゲート回路に結合されたクロック制御ユニ
ットを含み、前記クロック制御ユニットは、予め定めら
れたシステムアクティビティを検出することができ、も
し前記予め定められたシステムアクティビティが検出さ
れれば前記クロックイネーブル信号をアサートすること
ができる、直列通信回路。 - 【請求項14】 前記直列データ入力ラインで前記クロ
ック制御ユニットは信号遷移を検出することができ、前
記直列データ入力ラインの信号遷移の検出に応答して前
記クロック制御ユニットは前記クロックイネーブル信号
をアサートする、請求項13に記載の直列通信回路。 - 【請求項15】 前記クロック制御ユニットは前記受信
器ステートマシンに結合され、前記受信器ステートマシ
ンがアクティブであれば前記クロック制御ユニットは前
記クロックイネーブル信号をアサートする、請求項13
に記載の直列通信回路。 - 【請求項16】 前記予め定められたシステムアクティ
ビティが検出されなければ、前記クロック制御ユニット
は前記クロックイネーブル信号をデアサートする、請求
項13に記載の直列通信回路。 - 【請求項17】 前記予め定められたシステムアクティ
ビティが完了した後予め定められた時間遅延の後、前記
クロック制御ユニットは前記クロックイネーブル信号を
デアサートする、請求項13に記載の直列通信回路。 - 【請求項18】 非同期送受信器回路のための電力管理
方法であって、 クロックゲート回路にクロック入力信号を与えるステッ
プと、 前記非同期送受信器に関連の予め定められたシステムア
クティビティを検出するステップと、 前記予め定められたシステムアクティビティの検出に応
答してクロックイネーブル信号をアサートするステップ
と、 前記クロックゲート信号の制御ラインに前記クロックイ
ネーブル信号を与え、それによってボージェネレータに
UARTクロック信号を与えるステップと、 前記予め定められたシステムアクティビティの完了に応
答して前記クロックイネーブル信号をデアサートするス
テップとを含む、電力管理方法。 - 【請求項19】 予め定められたシステムアクティビテ
ィを検出する前記ステップには、受信器ステートマシン
が直列データ入力ラインで直列データを受信しているか
どうかを検出するステップが含まれる、非同期送受信器
回路内の電力を管理するための方法。 - 【請求項20】 受信器記憶ユニットがデータを含むか
どうかを検出するステップと、 もし前記受信器記憶ユニットがデータを含むならば前記
クロックイネーブル信号をアサートするステップとをさ
らに含む、非同期送受信器回路内の電力を管理するため
の方法。
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