JP3570762B2 - システム、直列通信回路、および非同期送受信器回路のための電力管理方法 - Google Patents
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Description
【発明の分野】
この発明は、直列通信回路に関し、より特定的には、非同期送受信器回路内で使用される電力管理技術に関する。
【0002】
【先行技術の説明】
一般にUARTとして略される調歩同期方式送受信器は、直列データ送信および受信を可能にする、コンピュータシステム内の、広く使用される通信エレメントである。UARTの主なタスクは並列−直列および直列−並列変換である。簡潔に言えば、典型的なUARTは、関連のFIFOバッファおよび制御論理を有する1対のシフトレジスタを含む。直列に送信されるべきデータは出力シフトレジスタにロードされ、予め定められたビット速度でクロックされる。直列データ送信の間各データを囲むスタートおよびストップビットが典型的に挿入される。UARTによって受取られた直列データは入力シフトレジスタに送られ、各ビットセルの中間点でクロックされる。各ビットセルの中間点は、スタートビットに対する時間を測定することによって決定される。データの完全なワードが受取られるとき、ワードは並列形式でFIFOバッファに転送される。FIFOバッファが予め定められた容量まで満たされると、コンピュータシステムのマイクロプロセッサは典型的に割込まれ、データはFIFOバッファからアンロードされる。
【0003】
典型的なUARTにはさらに、データビットの数、ストップビットの数、パリティのタイプ、クロック分割、および内部FIFOバッファの状態などの様々なオペレーティングパラメータを設定しかつ示す多様な制御および状態レジスタが含まれる。基本的な直列入力機能および出力機能に加えて、ほとんどのUART回路にはまたRS−232オペレーションのためのモデム制御ハンドシェイク信号の接続が含まれる。具体的なUART回路に関する詳細は周知の先行技術の多くの刊行物で見出され得る。
【0004】
典型的なUART回路に関する問題の1つとして、直列入力および出力ポートは大抵かなりの時間の間遊び状態にあることがある。UARTの遊び状態の間に、データが実際に受信されていなくても、直列入力データの受信を制御する受信器ステートマシンが内部ボー速度ジェネレータによってクロックされる。データが受信される時間は大抵早くにわからないので受信器ステートマシンは連続的にクロックされる。受信器ステートマシンの他に、遊び状態の間にボー速度ジェネレータはまたUART回路の他の部分をクロックする。結果として、UARTが遊び状態にあるときボー速度信号は不必要に生成されかつUARTの様々な内部部分に与えられているので、電力が浪費される。UART回路が電池で電力付与された携帯用コンピュータシステム内で使用されるとき、このことは特に問題である。
【0005】
【発明の概要】
上で略述された問題はこの発明に従った自動クロックゲーティングによる調歩同期方式送受信器の電力管理のためのシステムおよび技術によって大部分解決される。一実施例では、アクティブモードの間に調歩同期方式送受信器(UART)回路の内部ボージェネレータによって受取られたクロック信号のゲーティングを制御する、クロック制御ユニットが提供される。UARTが現在遊び状態にあるかどうかを判断するためにクロック制御ユニットはUART回路を監視する。もしクロック制御ユニットがUARTは遊び状態にあると判断すれば、クロック信号は同期クロックゲート回路によってゲート処理される。したがって、クロック信号はボージェネレータに与えられず、通常UARTの受信器ステートマシンをクロックする対応のボー速度信号は生成されない。それによってUARTの電力消費はかなり低減される。その後クロック制御ユニットによってUARTの起動の必要性を示すある予め定められたシステムアクティビティが検出されると、同期クロックゲート回路がボージェネレータの入力へクロック信号を通過させるようにするクロックイネーブル信号がクロック制御ユニットによってアサートされる。ボージェネレータは応答して、UARTの受信器ステートマシンおよび他の内部部分をクロックするボー速度信号を発生する。一実施例では、UARTの直列入力ラインで直列データの受信が検出されると(すなわち、スタートビットの立下がりエッジが検出されると)、受信器ステートマシンが現在アクティブであると、受信器FIFOおよびバッファレジスタが空でないと、受信器FIFOおよび保持レジスタが空でないと、または送信器ステートマシンがアクティブであると、クロック制御ユニットによりクロック信号は非ゲート処理される。このシステムに依存して、モデム制御ラインでレベル変化が検出されると、リセットがアクティブであると、またはUART制御論理を含むシステムサイクルが進行中であると、クロック制御ユニットはさらにクロック信号を非ゲート処理し得る。クロック制御ユニットによってこれらの予め定められたアクティビティいずれもが検出されないと、クロックイネーブル信号はデアサートされ、かつ同期クロックゲート回路は応答してクロック信号をゲート処理する。
【0006】
概して、この発明により、ボー速度信号を生成するためのボージェネレータ、ボージェネレータに結合されかつ直列データ入力ラインで直列データを受信することができる受信器ステートマシン、ボージェネレータに結合されかつ直列データ出力ラインで直列データを与えることができる送信器ステートマシン、受信器ステートマシンに結合され、並列形式で受信器ステートマシンによって受信されたデータをストアするための第1のデータ記憶ユニット、および送信器ステートマシンに結合され、送信器ステートマシンによって送信されるべきデータをストアするための第2のデータ記憶ユニットを含む、非同期送受信器を含むシステムが考慮される。また外部クロック信号を受取るための入力ライン、およびUARTクロック信号をボージェネレータの入力ラインに与えるための出力ラインを有するクロックゲート回路もまた提供され、そのクロックゲート回路によりクロックイネーブル信号に依存して外部クロック信号が選択的にゲート処理される。クロック制御ユニットは、クロックゲート回路および非同期送受信器回路に結合され、予め定められたシステムアクティビティを検出することができ、予め定められたシステムアクティビティが検出されるとクロックイネーブル信号をアサートすることができる。
【0007】
この発明によりさらに、ボー速度信号を生成するためのボージェネレータ、ボージェネレータに結合され、直列データ入力ラインで直列データを受信するための受信器ステートマシン、およびボージェネレータに結合され、直列データ出力ラインで直列データを与えることができる送信器ステートマシンを含む直列通信回路が考慮される。また受信器ステートマシンに結合され、並列形式で受信器ステートマシンによって受信されたデータをストアするための第1のデータ記憶ユニットが提供される。さらに第2のデータ記憶ユニットは、送信器ステートマシンに結合され、送信器ステートマシンによって送信されるべきデータをストアする。クロックイネーブル信号に依存して、外部クロック入力信号を受取るための入力ライン、およびボージェネレータに基準クロック信号を与えるための出力ラインを有するクロックゲート回路がさらに提供される。最後に、クロックゲート回路に結合されたクロック制御ユニットが提供され、そのクロック制御ユニットは予め定められたシステムアクティビティを検出することができ、予め定められたシステムアクティビティが検出されるとクロックイネーブル信号をアサートすることができる。
【0008】
最後に、この発明により、クロックゲート回路にクロック入力信号を与えるステップと、非同期送受信器に関連の予め定められたシステムアクティビティを検出するステップと、予め定められたシステムアクティビティの検出に応答してクロックイネーブル信号をアサートするステップと、クロックゲート信号の制御ラインにクロックイネーブル信号を与えそれによってボージェネレータにUARTクロック信号を与えるステップと、予め定められたシステムアクティビティの完了に応答してクロックイネーブル信号をデアサートするステップとを含む、非同期送受信器回路のための電力管理方法が考慮される。
【0009】
この発明の他の目的および利点は、以下の詳細な説明を読み添付図面を参照するとき明らかとなるであろう。
【0010】
この発明は様々な修正および変更の形態の余地があるがその具体的な実施例は図面に例として示されておりここに詳細に述べられるであろう。しかしながら図面およびそれに対する詳細な説明は、開示される特定の形式にこの発明を限定することは意図されておらず、この発明は前掲の特許請求によって規定されるこの発明の精神および範囲内にあるすべての修正、均等物および変更を含むことが意図されることを理解されたい。
【0011】
【発明の詳しい説明】
図面を参照して、図1は、この発明に従った自動クロックゲーティングによる調歩同期方式送受信器の電力管理のためのシステムのブロック図である。システム100には、クロック制御ユニット102、同期クロックゲート104、クロック分周器ユニット106、および調歩同期方式送受信器(UART)回路108が含まれる。UART108には、送信器ステートマシン112および受信器ステートマシン114に結合されたボージェネレータ110が含まれる。送信器FIFOおよび保持レジスタ116は送信器ステートマシン112に結合され、受信器FIFOおよびバッファレジスタユニット118は受信器ステートマシン114に結合される。UART制御論理ユニット120は最後にボージェネレータ110と、送信器FIFOおよび保持レジスタユニット116と、受信器FIFOおよびバッファレジスタユニット118とに結合される。
【0012】
ライン128および130での直列データの送信および受信に関して、ボージェネレータ110、送信器ステートマシン112、受信器ステートマシン114、送信器FIFOおよび保持レジスタ116、ならびに受信器FIFOおよびバッファレジスタ118の設計および動作は、従来どおりである。同様に、ポート126のCPUインタフェースに関して、UART制御論理ユニット120の設計および動作もまた従来どおりである。簡単にかつ明瞭にするために、以下ではUART108の従来の局面に関する短い説明しか行なわない。
【0013】
通常の動作の間、ボージェネレータ110は、ライン122でUARTクロック信号を受取りかつ予め定められた周波数を有するボー速度信号をライン124で生成する。ボー速度信号は、送信器ステートマシン112および受信器ステートマシン114に結合され、直列データの受信および送信を制御するためにタイミング基準を与える。
【0014】
外部ソースからUART108にCPUインタフェースポート126を介して並列データが与えられ得る。CPUインタフェースポート126はたとえばCPU局部バスまたは周辺バスに接続され得る。CPUインタフェースポート126に与えられる並列データはUART制御論理ユニット120を通され、送信器FIFOおよび保持レジスタ116内にストアされる。この並列データはその後直列データ出力ライン128で送信器ステートマシン112により直列形式で送信される。シフトレジスタ(図示せず)は送信器ステートマシン112内に含まれ、かつ送信器ステートマシン112による直列データへの並列データの変換を達成するための技術は周知であることに注目されたい。
【0015】
同様に直列データはUART108により直列入力ライン130で受信され、かつ受信器ステートマシン114により並列データに変換される。受信器ステートマシン114からの並列データの各ワードは、受信器FIFOおよびバッファレジスタユニット118に与えられる。受信器FIFOおよびバッファレジスタユニット118内である予め定められた数のワードが満たされてしまうと、または、たとえば受信器がタイムアウトになると、UART制御論理ユニット120は、マイクロプロセッサに受信器FIFOおよびバッファレジスタユニット118内のデータの利用可能性を知らせる割込信号をライン132でアサートする。応答して、マイクロプロセッサは順次受信器FIFOおよびバッファレジスタユニット118からの並列データをアンロードする。
【0016】
この発明に従った自動クロックゲーティングによるUART108の電力管理に関する詳細が次に考慮される。入力クロック信号Clock INがライン136で同期クロックゲート104に与えられる。クロックイネーブル制御信号がライン138でローにアサートされると、Clock IN信号は分周器回路106に与えられ、この回路は対応してClock IN信号を分周し、それによってライン122でUARTクロック信号を引出す。一実施例では、ライン136のClock IN信号は24Mhzの周波数を有し、クロック分周器回路106は13分割回路である。したがって、ライン122のUARTクロック信号は1.8462Mhzの周波数を有する。
【0017】
次の説明からより良く理解されるように、クロック制御ユニット102により、UART108は遊び状態であり現在データを受信、処理または送信していないと判断されれば、ライン138のクロックイネーブル信号はライン136のClock IN信号がクロック分周器回路106に与えられず、結果的にライン122のUARTクロック信号は生成されないようにハイにデアサートされる。ライン122でUARTクロック信号を取除くことによって、ライン124のボー速度信号はボージェネレータ110によって生成されない。結果として、UARTが遊び状態であるときUART108の全電力消費は低減される。
【0018】
UART108に関連の様々な予め定められたシステムアクティビティを検出し、ライン124のボー速度信号が生成される必要があるかを判断するためにクロック制御ユニット102が提供される。ボー速度信号が生成される必要があるとクロック制御ユニットが判断すると、クロック制御ユニットはクロックイネーブル信号をアサートし、それにより同期クロックゲートがClock IN信号を非ゲート処理するようにされ、それによってボー速度信号は生成される。図1の実施例に関して、様々なシステムアクティビティのいずれか1つが検出されれば、クロック制御ユニット102はクロックイネーブル信号をアサートする。具体的には、クロック制御ユニットによりライン151−154を介して送信器ステートマシン112、受信器ステートマシン114、送信器FIFOおよび保持レジスタユニット116、ならびに受信器FIFOおよびバッファレジスタユニット118が監視される。クロック制御ユニットはさらに直列入力ライン130を監視する。クロック制御ユニット102によって以下の予め定められたシステムアクティビティのいずれか1つが検出されると、ライン138のクロックイネーブル信号はアサートされる。これらの予め定められたシステムアクティビティは、送信器ステートマシン112がアクティブである、受信器ステートマシン114がアクティブである、送信器FIFOおよび保持レジスタユニット116が空でない、受信器FIFOおよびバッファレジスタユニット118が空でない、およびレベル遷移が直列入力ライン130で検出されるというものである。これらの予め定められたシステムアクティビティの各々によりライン124のボー速度信号の生成の必要性が示されるので、検出時にクロック制御ユニットはクロックイネーブル信号をアサートする。検出されたアクティビティが後に完了しもはやクロック制御ユニット102によって検出されない場合で、他の予め定められたシステムアクティビティがいずれも現在検出されていないならば、クロック制御ユニット102はライン136のClock IN信号がゲート処理されるようにクロックイネーブル信号をデアサートする。前述のように、Clock IN信号がゲート処理されるとき、ボー速度信号はライン124でもはや生成されず、電力消費は低減される。
【0019】
特定のUART回路に依存して、ボー速度信号が生成される必要があるかどうかを判断するために他の予め定められたシステムアクティビティもまたクロック制御ユニット102によって監視され得ることに注目されたい。たとえば、ある構成では、クロック制御ユニットはライン160でシステムリセット信号を監視し、アクティブのリセットが検出されればクロックイネーブル信号をアサートさせる。初期化にはボー速度信号が必要であるのでこの状況では(リセット信号がアクティブであるとき)ボー速度信号は生成されなければならない。同様に、UART制御論理ユニット120を駆動するためにボー速度信号が必要であるならば、クロック制御ユニットはCPUインタフェースポート126であるシステムサイクルを検出するように構成され得る。最後に、クロック制御ユニットは、ライン164でアクティブのモデム制御信号を検出し応答してクロックイネーブル信号をアサートするように、構成され得る。
【0020】
システムアクティビティが完了するまたはもはや検出されなくなった後、(上述のように)検出されたシステムアクティビティの完了に応答してクロック制御ユニット102によるクロックイネーブル信号のデアサート化は予め定められた時間だけ遅延され得ることがさらに注目される。UART108が検出されたアクティビティに伴う動作を完了できるようにするためにそのような予め定められた遅延は望ましい。たとえば、前述のように、リセット信号がアクティブになるとき、クロック制御ユニット102はクロックイネーブル信号をアサートする。続いて、リセット信号がインアクティブになるとき、クロックイネーブル信号をデアサートする前に予め定められた時間待機するように、クロック制御ユニット102は構成され得る。これにより、たとえば、ある初期化動作が完了する。
【0021】
図2は、同期クロックゲート104およびクロック分周器ユニット106の実現例を示す略図である。図2に示されるように、図1の同期クロックゲート104およびクロック分周器ユニット106を実現するために簡単なカウンタ回路200が使用される。カウンタ回路200のクロック入力に入力クロック信号が与えられ、カウンタ回路200の出力ラインの1つから分周されたクロック信号が抽出される。カウンタ回路200のイネーブルラインにクロック制御ユニット102からのクロックイネーブル信号が与えられる。図2の同期クロックゲートおよびクロック分周器に従えば、Clock IN信号のゲート処理および非ゲート処理はClock IN信号に対して同期して行なわれ、それによってクロック「スライバ」(slivers)が回避される。
【0022】
図1を再び参照して、クロック制御ユニット102は組合せ論理回路を用いて実現され、さらにクロック制御ユニット102は外部イネーブル信号によって能動化され得ることに注目されたい。さらに、ライン153および154でモニタされた信号を得るために、送信器FIFOおよび保持レジスタ116に関連の空のフラグ、ならびに受信器FIFOおよびバッファレジスタ118に関連の空のフラグが使用され得る。
【0023】
さらなる実施例において、クロック制御ユニット102により受信器FIFOおよびバッファレジスタユニット118に関連のタイムアウトカウンタが監視され得ることが注目される。当業者に周知であるように、タイムアウトカウンタ期間を超える時間持続期間の間、受信器FIFOおよびバッファレジスタ118によってデータが保持されると割込信号をマイクロプロセッサにアサートさせるように、そのようなタイムアウトカウンタは典型的なUART内で使用され得る。そのような実施例に関して、受信器FIFOおよびバッファレジスタ118のタイムアウトカウンタがアクティブである間、クロック制御ユニット102はクロックイネーブル信号をアサートする。タイムアウトカウンタのカウント期間が終了すると、たとえ受信器FIFOおよびバッファレジスタユニット118内にデータがまだ含まれていても、ボー速度信号はもはや生成されないようにクロック制御ユニット102はクロックイネーブル信号をデアサートする。クロックイネーブル信号のデアサート化に続いて、マイクロプロセッサは受信器FIFOおよびバッファレジスタユニット118からのデータをアンロードし得る。
【0024】
送信器FIFOおよび保持レジスタユニット116ならびに受信器FIFOおよびバッファレジスタ118は各々、いかなるタイプのデータ記憶ユニットを使用しても実現し得ることがさらに注目される。たとえば、上述のような送信器FIFOおよび保持レジスタユニット116には、多バイト記憶装置FIFO、または単一バイトのみの記憶レジスタが含まれ得る。同様に、受信器FIFOおよびバッファレジスタユニット118には、多バイト記憶装置FIFO、または単一バイトのみの記憶レジスタが含まれ得る。
【0025】
一旦上述の開示が完全に理解されれば、当業者には多くの変形および修正が明らかになるであろう。たとえば、UART108の内部サブユニットを実現するために使用された具体的な回路は特定のアプリケーションの要件に依存して変化し得る。さらに、クロック制御ユニット102によって検出される予め定められたシステムアクティビティは、使用される特定のUART回路に依存して変化し得る。上で示されたシステムアクティビティ以外のものもクロック制御ユニット102によって検出されかつクロックイネーブル信号がアサートされることを引き起こし得る。前掲の特許請求の範囲はすべてのそのような変形および修正を含むように解釈されることが意図される。
【図面の簡単な説明】
【図1】この発明に従った自動クロックゲーティングによる調歩同期方式送受信器の電力管理のためのシステムを示すブロック図である。
【図2】図1のシステム内に使用された同期クロックゲートおよびクロック分周回路を示す略図である。
【符号の説明】
102 クロック制御ユニット
104 同期クロックゲート
108 調歩同期方式送受信器回路
110 ボージェネレータ
112 送信器ステートマシン
114 受信器ステートマシン
Claims (17)
- (a) ボー速度信号を生成するためのボージェネレータと、
(b) 前記ボージェネレータに結合され、直列データ入力ラインで直列データを受信することができる受信器ステートマシンと、
(c) 前記ボージェネレータに結合され、直列データ出力ラインで直列データを与えることができる送信器ステートマシンと、
(d) 前記受信器ステートマシンに結合され、並列形式で前記受信器ステートマシンによって受信されたデータをストアするための第1のデータ記憶ユニットと、
(e) 前記送信器ステートマシンに結合され、前記送信器ステートマシンによって送信されるべきデータをストアするための第2のデータ記憶ユニットとを含む、非同期送受信器回路と、
外部クロック信号を受取るための入力ラインおよび前記ボージェネレータの入力ラインにUARTクロック信号を与えるための出力ラインを有するクロックゲート回路とを含み、前記クロックゲート回路は、クロックイネーブル信号に依存して選択的に前記外部クロック信号をゲート処理し、さらに、
前記クロックゲート回路と前記受信器ステートマシンの前記入力ラインと前記第1のデータ記憶ユニットとに結合されたクロック制御ユニットを含み、前記クロック制御ユニットは、前記直列データ入力ラインで信号遷移を検出し、かつ、前記第1のデータ記憶ユニットが空である場合を検出することができ、前記クロック制御ユニットは、前記直列データ入力ラインでの信号遷移の検出に応答して前記クロックイネーブル信号を駆動し、それにより前記クロックゲート回路から前記UARTクロック信号が前記ボージェネレータの前記入力ラインに与えられるよう構成され、前記クロック制御ユニットは、前記クロックイネーブル信号を駆動し、それにより前記第1のデータ記憶ユニットが空であることを検出した後で、前記UARTクロック信号が前記ボージェネレータの前記入力ラインから除去されるようさらに構成される、システム。 - 前記クロック制御ユニットは、前記受信器ステートマシンのアクティブ状態なら、クロックイネーブル信号を駆動する、請求項1に記載のシステム。
- 前記非同期送受信器回路にはさらに、前記第1および第2のデータ記憶ユニットに結合され、マイクロプロセッサと前記非同期送受信器回路との間のデータ転送を制御するための制御論理ユニットが含まれる、請求項1に記載のシステム。
- 前記第1のデータ記憶ユニットはFIFOバッファを含む、請求項1に記載のシステム。
- 前記クロックゲート回路と前記ボージェネレータとの間に接続されたクロック分周器回路をさらに含み、前記クロックゲート回路は選択的に前記分周器回路に前記外部クロック信号を与え、前記分周器回路は前記UARTクロック信号を生成する、請求項1に記載のシステム。
- 前記クロックゲート回路および前記クロック分周器はカウンタ回路を用いて実現される、請求項5に記載のシステム。
- 前記クロックゲート回路は、前記UARTクロック信号が前記外部クロック信号と同期するよう構成される、請求項1に記載のシステム。
- 前記クロック制御ユニットは前記送信器ステートマシンに接続され、前記クロック制御ユニットはさらに、直列データが前記非同期送受信器回路によって送信されたことを示す前記送信器ステートマシンのアクティブ状態を検出し、かつ、前記送信器ステートマシンのアクティブ状態を検出すると前記クロックイネーブル信号を駆動し、それにより前記クロックゲート回路が前記UARTクロック信号を前記ボージェネレータの前記入力ラインに与えることが可能である、請求項1に記載のシステム。
- 前記クロック制御ユニットは、前記直列データ入力ラインで信号遷移が検出されず、かつ前記第1のデータ記憶ユニットが空であれば前記クロックイネーブル信号を駆動せず、それにより前記クロックゲート回路が前記UARTクロック信号を前記ボージェネレータの前記入力ラインに与えないようにする、請求項1に記載のシステム。
- 前記クロック制御ユニットは、前記直列データ入力ラインで信号遷移が検出されず、かつ前記第1のデータ記憶ユニットが空であると、前記クロックイネーブル信号の論理状態を予め定められた時間遅延だけ変化させ、それにより前記クロックゲート回路が前記UARTクロック信号を前記ボージェネレータの前記入力ラインに与えないようにする、請求項9に記載のシステム。
- ボー速度信号を生成するためのボージェネレータと、
前記ボージェネレータに結合され、直列データ入力ラインで直列データを受信するための受信器ステートマシンと、
前記ボージェネレータに結合され、直列データ出力ラインで直列データを与えることができる送信器ステートマシンと、
前記受信器ステートマシンに結合され、前記受信器ステートマシンによって受信されたデータを並列形式でストアするための第1のデータ記憶ユニットと、
前記送信器ステートマシンに結合され、前記送信器ステートマシンによって送信されるべきデータをストアするための第2のデータ記憶ユニットと、
外部クロック入力信号を受取るための入力ライン、および前記ボージェネレータに基準クロック信号を与えるための出力ラインを有するクロックゲート回路とを含み、前記クロックゲート回路は、クロックイネーブル信号に依存して選択的に前記外部クロック信号をゲート処理し、さらに、
前記クロックゲート回路と前記受信器ステートマシンの前記入力ラインと前記第1のデータ記憶ユニットとに結合されたクロック制御ユニットを含み、前記クロック制御ユニットは、前記直列データ入力ラインで信号遷移を検出し、かつ、前記第1のデータ記憶ユニットが空である場合を検出することができ、前記クロック制御ユニットは、前記直列データ入力ラインでの前記信号遷移の検出に応答して前記クロックイネーブル信号を駆動し、それにより前記クロックゲート回路から前記基準クロック信号が前記ボージェネレータの前記入力ラインに与えられるよう構成され、前記クロック制御ユニットは、前記クロックイネーブル信号を駆動し、それにより前記第1のデータ記憶ユニットが空であることを検出した後で、前記基準クロック信号が前記ボージェネレータの前記入力ラインから除去されるようさらに構成される、直列通信回路。 - 前記クロック制御ユニットは、前記受信器ステートマシンのアクティブ状態なら、前記クロックイネーブル信号を駆動する、請求項11に記載の直列通信回路。
- 前記クロック制御ユニットは、前記直列データ入力ラインで信号遷移が検出されず、かつ前記第1のデータ記憶ユニットが空であれば前記クロックイネーブル信号を駆動せず、それにより前記クロックゲート回路が前記基準クロック信号を前記ボージェネレータの前記入力ラインに与えないようにする、請求項11に記載の直列通信回路。
- 前記クロック制御ユニットは、前記直列データ入力ラインで信号遷移が検出されず、かつ前記第1のデータ記憶ユニットが空であると、前記クロックイネーブル信号を予め定められた時間遅延だけ駆動し、それにより前記クロックゲート回路が前記基準クロック信号を前記ボージェネレータの前記入力ラインに与えないようにする、請求項11に記載の直列通信回路。
- 前記第1のデータ記憶ユニットは、前記受信器ステートマシンに結合されるFIFOバッファを含む、請求項11に記載の直列通信回路。
- 前記第2のデータ記憶ユニットは、前記送信器ステートマシンに結合されるFIFOバッファを含む、請求項11に記載の直列通信回路。
- 前記クロックゲート回路は、前記基準クロック信号が前記外部クロック信号と同期するよう構成される、請求項11に記載の直列通信回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US19138894A | 1994-02-02 | 1994-02-02 | |
US191388 | 1994-02-02 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07307765A JPH07307765A (ja) | 1995-11-21 |
JP3570762B2 true JP3570762B2 (ja) | 2004-09-29 |
Family
ID=22705293
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP01065995A Expired - Fee Related JP3570762B2 (ja) | 1994-02-02 | 1995-01-26 | システム、直列通信回路、および非同期送受信器回路のための電力管理方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5661751A (ja) |
EP (1) | EP0666529B1 (ja) |
JP (1) | JP3570762B2 (ja) |
AT (1) | ATE278984T1 (ja) |
DE (1) | DE69533599T2 (ja) |
Families Citing this family (39)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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KR102467172B1 (ko) | 2016-01-25 | 2022-11-14 | 삼성전자주식회사 | 반도체 장치 |
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TWI693498B (zh) * | 2019-04-17 | 2020-05-11 | 方可成 | 多位元光運算系統 |
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-
1995
- 1995-01-25 DE DE69533599T patent/DE69533599T2/de not_active Expired - Lifetime
- 1995-01-25 AT AT95300444T patent/ATE278984T1/de not_active IP Right Cessation
- 1995-01-25 EP EP95300444A patent/EP0666529B1/en not_active Expired - Lifetime
- 1995-01-26 JP JP01065995A patent/JP3570762B2/ja not_active Expired - Fee Related
-
1996
- 1996-02-15 US US08/602,261 patent/US5661751A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5661751A (en) | 1997-08-26 |
DE69533599T2 (de) | 2005-10-13 |
EP0666529A1 (en) | 1995-08-09 |
JPH07307765A (ja) | 1995-11-21 |
EP0666529B1 (en) | 2004-10-06 |
ATE278984T1 (de) | 2004-10-15 |
DE69533599D1 (de) | 2004-11-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040601 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040622 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070702 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080702 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080702 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090702 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100702 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110702 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110702 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120702 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120702 Year of fee payment: 8 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120702 Year of fee payment: 8 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |