JPH07307727A - データ信号のサンプリング方法及びその回路 - Google Patents
データ信号のサンプリング方法及びその回路Info
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- JPH07307727A JPH07307727A JP6124149A JP12414994A JPH07307727A JP H07307727 A JPH07307727 A JP H07307727A JP 6124149 A JP6124149 A JP 6124149A JP 12414994 A JP12414994 A JP 12414994A JP H07307727 A JPH07307727 A JP H07307727A
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- signal
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- clock signal
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- Synchronizing For Television (AREA)
- Television Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 周波数精度がそれ程高くないクロック信号を
用いながら高いデータ速度を有するデータ信号をサンプ
リングすること、及びデータ速度の異なるデータ信号に
対してサンプリング回路を共通化すること。 【構成】 データ信号の１データビット長つまり最小パ
ルス幅をＴD とすると、ＴD の１／Ｍ（Ｍは２以上の整
数あるいは整数に近い値）の周期を有する同期用クロッ
ク信号を用いる。即ち同期用クロック信号の周波数はデ
ータ速度のＭ倍である。この同期用クロック信号にデー
タ信号を同期させると共に、同期用クロック信号をカウ
ンタでカウントし４個（Ｍ＝４の場合）カウントしたと
き、またはデータ信号の変化点を検知したときカウンタ
をリセットし、同期用クロック信号を２個カウントした
ときサンプリングクロック信号を出力する。
用いながら高いデータ速度を有するデータ信号をサンプ
リングすること、及びデータ速度の異なるデータ信号に
対してサンプリング回路を共通化すること。 【構成】 データ信号の１データビット長つまり最小パ
ルス幅をＴD とすると、ＴD の１／Ｍ（Ｍは２以上の整
数あるいは整数に近い値）の周期を有する同期用クロッ
ク信号を用いる。即ち同期用クロック信号の周波数はデ
ータ速度のＭ倍である。この同期用クロック信号にデー
タ信号を同期させると共に、同期用クロック信号をカウ
ンタでカウントし４個（Ｍ＝４の場合）カウントしたと
き、またはデータ信号の変化点を検知したときカウンタ
をリセットし、同期用クロック信号を２個カウントした
ときサンプリングクロック信号を出力する。
Description
【０００１】
【産業上の利用分野】本発明は、例えばテレビ画面の垂
直ブランキング情報をサンプリングするためのサンプリ
ング方法及びその回路に関する。
直ブランキング情報をサンプリングするためのサンプリ
ング方法及びその回路に関する。
【０００２】
【従来の技術】最近においてテレビの垂直ブランキング
期間に種々の情報例えば文字などの情報を載せることが
行われている。図５（ａ）、（ｂ）は、夫々異なる２つ
の方式の垂直ブランキングインフォメーションデータ
（以下「ＶＢＩデータ」という。）の構成を示す図であ
り、同図からわかるようにＶＢＩデータは、クロックラ
ンイン（ＣＲＩ）、フレーミングコードまたはスタート
ビット、及びデータ部よりなる。従来このＶＢＩデータ
をサンプリングするためには発振器の出力をＶＢＩデー
タのデータ速度に合わせてサンプリングクロックを得る
ようにしていた。なお矢印はサンプリングのタイミング
を示している。即ちＣＲＩは「１」「０」「１」「０」
・・・の繰り返しからなり、これに続くデータの周期及
びその位相を示すものであるが、このＣＲＩをフェーズ
ロックループ回路（ＰＬＬ回路）に入力し、ＰＬＬ回路
の位相及び周波数をＣＲＩに同期させてこのＰＬＬ回路
からサンプリングクロック信号を生成し、このサンプリ
ングクロック信号によりデータをサンプリングするよう
にしていた。
期間に種々の情報例えば文字などの情報を載せることが
行われている。図５（ａ）、（ｂ）は、夫々異なる２つ
の方式の垂直ブランキングインフォメーションデータ
（以下「ＶＢＩデータ」という。）の構成を示す図であ
り、同図からわかるようにＶＢＩデータは、クロックラ
ンイン（ＣＲＩ）、フレーミングコードまたはスタート
ビット、及びデータ部よりなる。従来このＶＢＩデータ
をサンプリングするためには発振器の出力をＶＢＩデー
タのデータ速度に合わせてサンプリングクロックを得る
ようにしていた。なお矢印はサンプリングのタイミング
を示している。即ちＣＲＩは「１」「０」「１」「０」
・・・の繰り返しからなり、これに続くデータの周期及
びその位相を示すものであるが、このＣＲＩをフェーズ
ロックループ回路（ＰＬＬ回路）に入力し、ＰＬＬ回路
の位相及び周波数をＣＲＩに同期させてこのＰＬＬ回路
からサンプリングクロック信号を生成し、このサンプリ
ングクロック信号によりデータをサンプリングするよう
にしていた。
【０００３】
【発明が解決しようとしている課題】一つのシステムの
ＶＢＩデータのデータレートは固定されているので、Ｐ
ＬＬ回路の発振器にはＱの高い（周波数レンジの狭い）
共振子例えば水晶共振子やセラミック共振子を使うこと
でシステムを比較的容易に実現することができる。しか
しながら情報の送信方式としてはテレテキスト（Ｔ
Ｔ）、クローズドキャプション、文字多重（ＭＴ）など
の方式があり、各方式におけるＶＢＩデータのデータレ
ートは様々であるため、一のシステムには対応できるサ
ンプリング回路であっても、他のシステムに対しては共
振子の周波数レンジが狭いのでサンプリングクロックが
不安定になってしまうため、結局各方式に専用のシステ
ムを構成しなければならない。また上述の共振子は高価
なものであるためシステムのコストが高くなるという問
題もある。
ＶＢＩデータのデータレートは固定されているので、Ｐ
ＬＬ回路の発振器にはＱの高い（周波数レンジの狭い）
共振子例えば水晶共振子やセラミック共振子を使うこと
でシステムを比較的容易に実現することができる。しか
しながら情報の送信方式としてはテレテキスト（Ｔ
Ｔ）、クローズドキャプション、文字多重（ＭＴ）など
の方式があり、各方式におけるＶＢＩデータのデータレ
ートは様々であるため、一のシステムには対応できるサ
ンプリング回路であっても、他のシステムに対しては共
振子の周波数レンジが狭いのでサンプリングクロックが
不安定になってしまうため、結局各方式に専用のシステ
ムを構成しなければならない。また上述の共振子は高価
なものであるためシステムのコストが高くなるという問
題もある。
【０００４】本発明は、このような事情のもとになされ
たものであり、その目的は、データレートの異なるデー
タを共通のシステムでサンプリングすることのできるデ
ータのサンプリング方法及びその回路を提供することに
ある。
たものであり、その目的は、データレートの異なるデー
タを共通のシステムでサンプリングすることのできるデ
ータのサンプリング方法及びその回路を提供することに
ある。
【０００５】
【課題を解決するための手段】本発明は、データ信号と
は別個のクロック信号を用いるのであるが、このクロッ
ク信号をデータ信号に同期させるのではなくデータ信号
をクロック信号に同期させてサンプリングクロック信号
を生成している。データ信号を同期させるためのクロッ
ク信号を同期用クロック信号と呼ぶとすれば、図１に示
すように同期用クロック信号の周期ＴC は、データ信号
を構成する１データビット長つまり最小パルス幅（最小
幅の幅）ＴD の１／Ｍ（Ｍは整数）であることが必要で
ある。即ちデータ信号のデータ速度ｆD は１／ＴD で表
わされ、同期用クロック信号の周波数ｆC は１／ＴC で
表わされるが、ｆC とｆD との関係がｆC ＝ＭｆD とな
ることが必要である。ただしＭは整数でなくとも整数に
近い値であればよい。
は別個のクロック信号を用いるのであるが、このクロッ
ク信号をデータ信号に同期させるのではなくデータ信号
をクロック信号に同期させてサンプリングクロック信号
を生成している。データ信号を同期させるためのクロッ
ク信号を同期用クロック信号と呼ぶとすれば、図１に示
すように同期用クロック信号の周期ＴC は、データ信号
を構成する１データビット長つまり最小パルス幅（最小
幅の幅）ＴD の１／Ｍ（Ｍは整数）であることが必要で
ある。即ちデータ信号のデータ速度ｆD は１／ＴD で表
わされ、同期用クロック信号の周波数ｆC は１／ＴC で
表わされるが、ｆC とｆD との関係がｆC ＝ＭｆD とな
ることが必要である。ただしＭは整数でなくとも整数に
近い値であればよい。
【０００６】サンプリングクロック信号を生成するにあ
たっては、先ずデータ信号を同期用クロック信号に同期
させる。図１ではデータ信号を同期用クロック信号に同
期させた後の状態を示している。そして同期後のデータ
信号の変化点つまりパルスの立上り及び／または立下が
りを検出する。今Ｍが４の場合つまりｆC ＝４ｆD と
し、パルスの立上りを検出する場合を例にとって説明を
進めると、本発明ではデータ信号の立上りを検出してか
ら同期用クロック信号の２パルス目にサンプリングクロ
ック信号を出力する。このような方法はパルスの立上が
りを検出したときにカウンタをリセットし、その後カウ
ンタが「０、１、２、３」（この例では１パルス目のカ
ウント値が「０」である）とカウントするが、カウンタ
値が「１」になったときに（同期用クロック信号を２パ
ルス数えたときに）サンプリングクロック信号を出力す
ることにより実行でき、カウント値が「１」になったと
きに出力回路例えば比較器からサンプリングクロック信
号を出力すればデータ信号の最小パルス幅の略半分の時
点をサンプリングすることができる。
たっては、先ずデータ信号を同期用クロック信号に同期
させる。図１ではデータ信号を同期用クロック信号に同
期させた後の状態を示している。そして同期後のデータ
信号の変化点つまりパルスの立上り及び／または立下が
りを検出する。今Ｍが４の場合つまりｆC ＝４ｆD と
し、パルスの立上りを検出する場合を例にとって説明を
進めると、本発明ではデータ信号の立上りを検出してか
ら同期用クロック信号の２パルス目にサンプリングクロ
ック信号を出力する。このような方法はパルスの立上が
りを検出したときにカウンタをリセットし、その後カウ
ンタが「０、１、２、３」（この例では１パルス目のカ
ウント値が「０」である）とカウントするが、カウンタ
値が「１」になったときに（同期用クロック信号を２パ
ルス数えたときに）サンプリングクロック信号を出力す
ることにより実行でき、カウント値が「１」になったと
きに出力回路例えば比較器からサンプリングクロック信
号を出力すればデータ信号の最小パルス幅の略半分の時
点をサンプリングすることができる。
【０００７】その後仮にデータ信号において「Ｌ」（Ｌ
ｏｗ ｌｅｖｅｌ）のデータが続けばカウント値が
「０、１、２、３、０、１、２、３・・・」と繰り返さ
れると共に、カウント値が「１」になる度毎にサンプリ
ングクロック信号が出力されるが、データ信号において
「Ｈ」のデータが送られるとその立上りの検出信号によ
りカウント値が「０」にリセットされる。
ｏｗ ｌｅｖｅｌ）のデータが続けばカウント値が
「０、１、２、３、０、１、２、３・・・」と繰り返さ
れると共に、カウント値が「１」になる度毎にサンプリ
ングクロック信号が出力されるが、データ信号において
「Ｈ」のデータが送られるとその立上りの検出信号によ
りカウント値が「０」にリセットされる。
【０００８】本発明は、このような方法及びその方法を
実行するための回路を提供するものであり、本発明に係
るデータ信号のサンプリング方法は、ディジタルのデー
タ信号をサンプリングクロック信号によりサンプリング
する方法において、データ信号のデータ速度に対してＭ
（Ｍは整数または整数に近い値）倍の周波数の同期用ク
ロック信号を用い、前記データ信号をこの同期用クロッ
ク信号に同期させると共に、同期用クロック信号をｎ
（ｎは整数）ＭまたはｎＭに近い整数だけカウンタでカ
ウントすること、及び同期用クロック信号に同期された
データ信号の変化点を検出することのオア条件で当該カ
ウンタをリセットし、前記カウンタが所定数の同期用ク
ロック信号をカウントしたときにサンプリングクロック
信号を発生することを特徴とする。
実行するための回路を提供するものであり、本発明に係
るデータ信号のサンプリング方法は、ディジタルのデー
タ信号をサンプリングクロック信号によりサンプリング
する方法において、データ信号のデータ速度に対してＭ
（Ｍは整数または整数に近い値）倍の周波数の同期用ク
ロック信号を用い、前記データ信号をこの同期用クロッ
ク信号に同期させると共に、同期用クロック信号をｎ
（ｎは整数）ＭまたはｎＭに近い整数だけカウンタでカ
ウントすること、及び同期用クロック信号に同期された
データ信号の変化点を検出することのオア条件で当該カ
ウンタをリセットし、前記カウンタが所定数の同期用ク
ロック信号をカウントしたときにサンプリングクロック
信号を発生することを特徴とする。
【０００９】また本発明に係るデータ信号のサンプリン
グ回路は、ディジタルのデータ信号をサンプリングクロ
ック信号によりサンプリングする回路において、データ
信号のデータ速度に対してＭ（Ｍは整数または整数に近
い値）倍の周波数の同期用クロック信号にデータ信号を
同期させる同期化回路と、この同期化回路より出力され
たデータ信号の変化点を検知して検知出力信号を出力す
る検知回路と、前記同期用クロック信号をカウントする
カウンタと、このカウンタのカウント値が同期用クロッ
ク信号のｎＭ個分またはｎＭに近い整数個分に応じた数
になったときにリセット信号を出力するリセット回路
と、前記カウンタが所定数の同期用クロック信号をカウ
ントしたときにサンプリングクロック信号を発生するサ
ンプリングクロック信号出力部と、を備え、前記カウン
タは、前記検知出力信号またはリセット信号の少なくと
も一方が入力されたときにリセットされることを特徴と
する。
グ回路は、ディジタルのデータ信号をサンプリングクロ
ック信号によりサンプリングする回路において、データ
信号のデータ速度に対してＭ（Ｍは整数または整数に近
い値）倍の周波数の同期用クロック信号にデータ信号を
同期させる同期化回路と、この同期化回路より出力され
たデータ信号の変化点を検知して検知出力信号を出力す
る検知回路と、前記同期用クロック信号をカウントする
カウンタと、このカウンタのカウント値が同期用クロッ
ク信号のｎＭ個分またはｎＭに近い整数個分に応じた数
になったときにリセット信号を出力するリセット回路
と、前記カウンタが所定数の同期用クロック信号をカウ
ントしたときにサンプリングクロック信号を発生するサ
ンプリングクロック信号出力部と、を備え、前記カウン
タは、前記検知出力信号またはリセット信号の少なくと
も一方が入力されたときにリセットされることを特徴と
する。
【００１０】
【作用】本発明は、既述の同期用クロック信号を用いて
これにデータ信号を同期させると共に、同期用クロック
信号をカウントしてそのカウント値に基づいてサンプリ
ングし、カウンタのリセットのタイミングとしてデータ
信号の変化点の検出時を取り入れているため、サンプリ
ングクロック信号はデータ信号により自己調整されるこ
とになる。仮にこのような自己調整を行わないこととす
れば、同期用クロック信号の周波数の安定性がそれ程高
くない場合やデータ速度ｆD に対して同期用クロック信
号のｆC が完全な整数倍でない場合などにおいて、サン
プリングクロック信号のタイミングがデータ信号の最小
パルス幅の中央からずれてしまい、これが積算してその
積算誤差により本来サンプリングすべきビットからはず
れたビットをサンプリングしてしまうこととなるが、サ
ンプリングクロック信号のタイミングを上述のようにデ
ータ信号に基づいて自己調整すれば、その調整の時点で
積算誤差がなくなり、正確なサンプリングを行うことが
できる。そしてデータ速度が異なる方式に対しては、そ
のデータに応じた周波数の同期用クロック信号、つまり
ｆC ＝ＭｆD となる同期用クロック信号を生成すればよ
いから、データ速度の異なるデータ信号をサンプリング
するにあたって共通のサンプリング回路を使用すること
ができる。
これにデータ信号を同期させると共に、同期用クロック
信号をカウントしてそのカウント値に基づいてサンプリ
ングし、カウンタのリセットのタイミングとしてデータ
信号の変化点の検出時を取り入れているため、サンプリ
ングクロック信号はデータ信号により自己調整されるこ
とになる。仮にこのような自己調整を行わないこととす
れば、同期用クロック信号の周波数の安定性がそれ程高
くない場合やデータ速度ｆD に対して同期用クロック信
号のｆC が完全な整数倍でない場合などにおいて、サン
プリングクロック信号のタイミングがデータ信号の最小
パルス幅の中央からずれてしまい、これが積算してその
積算誤差により本来サンプリングすべきビットからはず
れたビットをサンプリングしてしまうこととなるが、サ
ンプリングクロック信号のタイミングを上述のようにデ
ータ信号に基づいて自己調整すれば、その調整の時点で
積算誤差がなくなり、正確なサンプリングを行うことが
できる。そしてデータ速度が異なる方式に対しては、そ
のデータに応じた周波数の同期用クロック信号、つまり
ｆC ＝ＭｆD となる同期用クロック信号を生成すればよ
いから、データ速度の異なるデータ信号をサンプリング
するにあたって共通のサンプリング回路を使用すること
ができる。
【００１１】また本発明では、図１に示す例のようにデ
ータ信号の最小幅の半分の位置に相当するポイントをサ
ンプリングすることが望ましい。その理由については、
あるデータにおいて「Ｌ」のデータの最長期間だけ、つ
まりパルスの変化点が存在しない最長期間だけサンプリ
ングしたときに、その積算誤差がデータ信号の最小パル
ス幅の１／２未満であることが必要であり、同期用クロ
ック信号はこの条件を満たすような周波数精度を有して
いなければならない（ただし必要とされる周波数精度
は、Ｍの値に応じて変わってくる。）。これに対して最
小パルス幅の１／２のポイント以外、例えば１／３、２
／３などのポイントをサンプリングするとすれば、許容
される積算誤差が最小パルス幅の１／２よりも小さい
値、例えば１／３未満となってしまい、許容される前記
周波数精度が厳しくなってしまい設計上不利になるから
である。
ータ信号の最小幅の半分の位置に相当するポイントをサ
ンプリングすることが望ましい。その理由については、
あるデータにおいて「Ｌ」のデータの最長期間だけ、つ
まりパルスの変化点が存在しない最長期間だけサンプリ
ングしたときに、その積算誤差がデータ信号の最小パル
ス幅の１／２未満であることが必要であり、同期用クロ
ック信号はこの条件を満たすような周波数精度を有して
いなければならない（ただし必要とされる周波数精度
は、Ｍの値に応じて変わってくる。）。これに対して最
小パルス幅の１／２のポイント以外、例えば１／３、２
／３などのポイントをサンプリングするとすれば、許容
される積算誤差が最小パルス幅の１／２よりも小さい
値、例えば１／３未満となってしまい、許容される前記
周波数精度が厳しくなってしまい設計上不利になるから
である。
【００１２】
【実施例】以下本発明のサンプリング方法を、受像装置
のサンプリング回路に適用した実施例について説明す
る。図２はテレビのビデオ信号の一部を示す図であり、
垂直ブランキング期間において水平同期信号ＨＰ間に所
定の情報を載せたデータ信号（垂直ブランキングインフ
ォメーションデータ（ＶＢＩデータ））が含まれてい
る。ＶＤは映像信号、ＶＳは垂直同期信号である。図３
は前記データ信号（ＶＢＩデータ）をサンプリングする
サンプリング回路を含む受像装置の一部を示す回路図で
ある。
のサンプリング回路に適用した実施例について説明す
る。図２はテレビのビデオ信号の一部を示す図であり、
垂直ブランキング期間において水平同期信号ＨＰ間に所
定の情報を載せたデータ信号（垂直ブランキングインフ
ォメーションデータ（ＶＢＩデータ））が含まれてい
る。ＶＤは映像信号、ＶＳは垂直同期信号である。図３
は前記データ信号（ＶＢＩデータ）をサンプリングする
サンプリング回路を含む受像装置の一部を示す回路図で
ある。
【００１３】図中１はシンクロナイザ（同期化回路）で
あり、受信部１０からのＶＢＩデータを同期用クロック
信号ＳＣに同期させるものである。この同期用クロック
信号ＳＣは、この実施例では前記水平同期信号（パル
ス）ＨＰをＮ（Ｎは整数）倍したものであり、受信部１
０からの水平同期信号ＨＰをＰＬＬ（フェーズロックル
ープ）回路２を通じて生成される。ＰＬＬ回路２におい
て、２１は位相比較器、２２はローパスフィルタ、２３
は電圧制御発振器、２４は１／Ｎ（Ｎは可変である）に
するための割り算器である。即ちこの実施例では、ＶＰ
Ｉデータのデータ速度ｆD のＭ倍の同期用クロック信号
を得るためにＰＬＬ回路２を用い、同期用クロック信号
の周波数がＭｆD となるように、つまりＭｆD ＝ＮｆH
となるようにＮの値を定めている。
あり、受信部１０からのＶＢＩデータを同期用クロック
信号ＳＣに同期させるものである。この同期用クロック
信号ＳＣは、この実施例では前記水平同期信号（パル
ス）ＨＰをＮ（Ｎは整数）倍したものであり、受信部１
０からの水平同期信号ＨＰをＰＬＬ（フェーズロックル
ープ）回路２を通じて生成される。ＰＬＬ回路２におい
て、２１は位相比較器、２２はローパスフィルタ、２３
は電圧制御発振器、２４は１／Ｎ（Ｎは可変である）に
するための割り算器である。即ちこの実施例では、ＶＰ
Ｉデータのデータ速度ｆD のＭ倍の同期用クロック信号
を得るためにＰＬＬ回路２を用い、同期用クロック信号
の周波数がＭｆD となるように、つまりＭｆD ＝ＮｆH
となるようにＮの値を定めている。
【００１４】前記シンクロナイザ１の後段には、当該シ
ンクロナイザ１で同期用クロック信号ｓｃに同期化した
ＶＢＩデータの変化点例えばパルスの立上がりを検知
し、検知時に検知出力信号ｅｇであるパルスを出力する
検知回路としての微分回路３が接続されている。
ンクロナイザ１で同期用クロック信号ｓｃに同期化した
ＶＢＩデータの変化点例えばパルスの立上がりを検知
し、検知時に検知出力信号ｅｇであるパルスを出力する
検知回路としての微分回路３が接続されている。
【００１５】この微分回路３の後段にはオア回路３１を
介してカウンタ４が接続されている。カウンタ４は、前
記同期用クロック信号ｓｃをカウントし、その出力（カ
ウント値）はリセット回路をなす第１の２進比較器５及
び第２の２進比較器６の一方の入力端に入力される。第
１の２進比較器５は、数値設定部７で設定された数値と
カウンタ４のカウント値とが一致したときにリセット信
号ｒｃを前記オア回路３１を通じてカウンタ４に出力す
るものである。数値設定部７は、後述のサンプリングク
ロック信号のタイミングを決定するための数値を設定す
るものであり、この実施例ではカウンタ４のカウント値
が「０」からスタートするので、カウンタ４が同期用ク
ロック信号ＳＣをＭ個カウントする度にリセットされる
ようにするためには、「Ｍ−１」の値が設定されること
になる。
介してカウンタ４が接続されている。カウンタ４は、前
記同期用クロック信号ｓｃをカウントし、その出力（カ
ウント値）はリセット回路をなす第１の２進比較器５及
び第２の２進比較器６の一方の入力端に入力される。第
１の２進比較器５は、数値設定部７で設定された数値と
カウンタ４のカウント値とが一致したときにリセット信
号ｒｃを前記オア回路３１を通じてカウンタ４に出力す
るものである。数値設定部７は、後述のサンプリングク
ロック信号のタイミングを決定するための数値を設定す
るものであり、この実施例ではカウンタ４のカウント値
が「０」からスタートするので、カウンタ４が同期用ク
ロック信号ＳＣをＭ個カウントする度にリセットされる
ようにするためには、「Ｍ−１」の値が設定されること
になる。
【００１６】前記数値設定部７で設定された数値信号
は、既述のように第１の２進比較器５に入力される一
方、割り算器７１で１／２にされて（Ｍ−１）／２とな
って、この場合小数点以下は切り捨てられて「１」にな
って第２の２進比較器６に入力される。前記第２の２進
比較器６は、本発明のサンプリングクロック信号出力部
に相当するものであり、カウンタ４のカウント値を取り
込み、その値が前記割り算器７１の出力である「１」に
なったときにサンプリングクロック信号ｓｍｐｌを例え
ばＤフリップフロップよりなるバッファ回路８の一方の
入力端に出力する。
は、既述のように第１の２進比較器５に入力される一
方、割り算器７１で１／２にされて（Ｍ−１）／２とな
って、この場合小数点以下は切り捨てられて「１」にな
って第２の２進比較器６に入力される。前記第２の２進
比較器６は、本発明のサンプリングクロック信号出力部
に相当するものであり、カウンタ４のカウント値を取り
込み、その値が前記割り算器７１の出力である「１」に
なったときにサンプリングクロック信号ｓｍｐｌを例え
ばＤフリップフロップよりなるバッファ回路８の一方の
入力端に出力する。
【００１７】このバッファ回路８は、他方の入力端に、
前記シンクロナイザ１で同期用クロック信号ＳＣに同期
されたデータ信号（ＶＢＩデータ）が遅延回路１１を通
じて入力され、前記サンプリングクロック信号ｓｍｐｌ
によりデータ信号をサンプリングして後段のデータ処理
部８０に送られる。なお遅延回路１１は、この実施例で
は微分回路３がシンクロナイザ１よりの立上がりを検出
した後カウンタ４をリセットするまでに同期用クロック
信号ｓｃの１周期分遅れるため、サンプリングすべきシ
ンクロナイザ１よりのデータ信号を同様の時間だけ遅ら
せて、サンプリングのタイミングにずれを生じないよう
にするために設けられている。
前記シンクロナイザ１で同期用クロック信号ＳＣに同期
されたデータ信号（ＶＢＩデータ）が遅延回路１１を通
じて入力され、前記サンプリングクロック信号ｓｍｐｌ
によりデータ信号をサンプリングして後段のデータ処理
部８０に送られる。なお遅延回路１１は、この実施例で
は微分回路３がシンクロナイザ１よりの立上がりを検出
した後カウンタ４をリセットするまでに同期用クロック
信号ｓｃの１周期分遅れるため、サンプリングすべきシ
ンクロナイザ１よりのデータ信号を同様の時間だけ遅ら
せて、サンプリングのタイミングにずれを生じないよう
にするために設けられている。
【００１８】次に上述実施例の作用について述べる。例
えばデータ信号のデータ速度ｆD に対して同期用クロッ
ク信号の周波数ｆc をｆD の４倍（Ｍ＝４）に設定す
る。このＭの値は、水平同期信号ＨＰの周波数ｆH に基
づいて、 ｆD ＝（Ｎ／Ｍ）・ｆH ＝（１／Ｍ）・ｆc となるようにＮを決めることによって設定される。前記
ＰＬＬ回路２におけるＮは可変であるため、Ｍ＝４とな
るようにＮの値を調整する。ただしｆD 、Ｎ、ｆH の値
の関係でＭを完全に整数に設定できない場合には整数に
近い値例えば４に近い値とする。
えばデータ信号のデータ速度ｆD に対して同期用クロッ
ク信号の周波数ｆc をｆD の４倍（Ｍ＝４）に設定す
る。このＭの値は、水平同期信号ＨＰの周波数ｆH に基
づいて、 ｆD ＝（Ｎ／Ｍ）・ｆH ＝（１／Ｍ）・ｆc となるようにＮを決めることによって設定される。前記
ＰＬＬ回路２におけるＮは可変であるため、Ｍ＝４とな
るようにＮの値を調整する。ただしｆD 、Ｎ、ｆH の値
の関係でＭを完全に整数に設定できない場合には整数に
近い値例えば４に近い値とする。
【００１９】このような同期用クロック信号ｓｃを用い
てデータ信号を同期させると、両者は夫々図４（ａ）、
（ｂ）に示すように表わされる。今シンクロナイザ１よ
りのデータ信号においてある時点でデータの最小単位で
ある１パルスが来たとすると、微分回路３にてその立上
りが検出され、微分回路３の検知出力信号（図４（Ｃ）
参照）によりカウンタ４が「０」にリセットされる。そ
してカウンタ４は同期用クロック信号ｓｃをカウント
し、図４（ｄ）に示すように「０、１、２、３」とカウ
ンタ値が増加していくが、Ｍ（この場合４）の半分の数
の同期用クロック信号ｓｃをカウントしたとき、つまり
１パルス目のカウント値が「０」であるから、カウンタ
値が割り算器７１の出力である「１」に一致したときに
第２の２進比較器６より図４（ｅ）に示すようにサンプ
リング信号ｓｍｐｌが出力される。
てデータ信号を同期させると、両者は夫々図４（ａ）、
（ｂ）に示すように表わされる。今シンクロナイザ１よ
りのデータ信号においてある時点でデータの最小単位で
ある１パルスが来たとすると、微分回路３にてその立上
りが検出され、微分回路３の検知出力信号（図４（Ｃ）
参照）によりカウンタ４が「０」にリセットされる。そ
してカウンタ４は同期用クロック信号ｓｃをカウント
し、図４（ｄ）に示すように「０、１、２、３」とカウ
ンタ値が増加していくが、Ｍ（この場合４）の半分の数
の同期用クロック信号ｓｃをカウントしたとき、つまり
１パルス目のカウント値が「０」であるから、カウンタ
値が割り算器７１の出力である「１」に一致したときに
第２の２進比較器６より図４（ｅ）に示すようにサンプ
リング信号ｓｍｐｌが出力される。
【００２０】ただしこの例では微分回路３よりの立上が
り検知出力信号が出力されてからカウンタ４がリセット
されるまでに同期用クロック信号の１周期分を費やして
いるので、そのタイミングのズレ分を補正するためにシ
ンクロナイザ１よりのデータ信号を遅延回路１１により
遅らせ、そのデータ信号（図４（ｆ）参照）をサンプリ
ング信号ｓｍｐｌによりサンプリングするようにしてい
る。その後データ信号のパルスが立下がり、「Ｌ」のデ
ータが続いたとすると、カウンタ４は、同期用クロック
信号を４個カウントする度に、即ちカウント値が「３」
に一致する度にリセットされ、またカウント値が「１」
になる度に第２の２進比較器６よりサンプリング信号が
出力されていく。そしてデータ信号において「Ｈ」のデ
ータが来てパルスが立上がると、上述と同様にその検知
出力信号によりカウンタ４がリセットされる。
り検知出力信号が出力されてからカウンタ４がリセット
されるまでに同期用クロック信号の１周期分を費やして
いるので、そのタイミングのズレ分を補正するためにシ
ンクロナイザ１よりのデータ信号を遅延回路１１により
遅らせ、そのデータ信号（図４（ｆ）参照）をサンプリ
ング信号ｓｍｐｌによりサンプリングするようにしてい
る。その後データ信号のパルスが立下がり、「Ｌ」のデ
ータが続いたとすると、カウンタ４は、同期用クロック
信号を４個カウントする度に、即ちカウント値が「３」
に一致する度にリセットされ、またカウント値が「１」
になる度に第２の２進比較器６よりサンプリング信号が
出力されていく。そしてデータ信号において「Ｈ」のデ
ータが来てパルスが立上がると、上述と同様にその検知
出力信号によりカウンタ４がリセットされる。
【００２１】このように上述実施例によれば、データ信
号の変化点を検知してサンプリングのタイミングを自己
調整しているため、同期用クロック信号の周波数の精度
がそれ程高くなくても、「課題を解決するための手段」
の項で述べたように「Ｌ」のデータが続く最長期間だけ
サンプリングしたときにその積算誤差がデータ信号の最
小パルス幅の１／２未満であれば、誤ったビットをサン
プリングすることがなく、テレテキストのような高いデ
ータ速度をもつデータ信号に対しても正確なサンプリン
グを行うことができる。
号の変化点を検知してサンプリングのタイミングを自己
調整しているため、同期用クロック信号の周波数の精度
がそれ程高くなくても、「課題を解決するための手段」
の項で述べたように「Ｌ」のデータが続く最長期間だけ
サンプリングしたときにその積算誤差がデータ信号の最
小パルス幅の１／２未満であれば、誤ったビットをサン
プリングすることがなく、テレテキストのような高いデ
ータ速度をもつデータ信号に対しても正確なサンプリン
グを行うことができる。
【００２２】また予め決めたＭの値に対し、ｆD ＝（Ｎ
／Ｍ）・ｆH を満足するようにＰＬＬ回路２のＮを調整
すれば、一のデータ速度を有するデータ信号だけでな
く、他のデータ速度を有するデータ信号に対してもサン
プリングすることができ、データ速度が異なる種々のデ
ータ信号に対してシステムを共通化できるし、更にまた
Ｑの高い水晶共振子やセラミック共振子を用いなくてよ
いのでコストを低く抑えることができる利点もある。
／Ｍ）・ｆH を満足するようにＰＬＬ回路２のＮを調整
すれば、一のデータ速度を有するデータ信号だけでな
く、他のデータ速度を有するデータ信号に対してもサン
プリングすることができ、データ速度が異なる種々のデ
ータ信号に対してシステムを共通化できるし、更にまた
Ｑの高い水晶共振子やセラミック共振子を用いなくてよ
いのでコストを低く抑えることができる利点もある。
【００２３】以上において本発明では、Ｍは４に限らず
４以外の整数であってもよいが、シンクロナイザにて１
パルスの同期スキュー分ずれない範囲に設定することが
必要であり、４以上が好ましく、更にはｎ（ｎは整数）
ＭあるいはｎＭに近い整数をカウンタがカウントしたと
きにカウンタをリセットしてもよい。この場合は最小幅
パルスのｎ個分をカウントしたときリセットされること
となり、例えばＭ＝４であれば８個の同期用クロック信
号をカウントしたときリセットし、例えば２個及び６個
の同期用クロック信号をカウントしたときにサンプリン
グクロック信号を出力するようにしてもよい。また同期
用クロック信号は水平同期クロック信号に基づいて生成
することに限らず他の信号を利用してもよい。そして本
発明はビデオ信号のＶＢＩデータに限らず他の分野のデ
ータ信号をサンプリングする場合に適用してもよい。
４以外の整数であってもよいが、シンクロナイザにて１
パルスの同期スキュー分ずれない範囲に設定することが
必要であり、４以上が好ましく、更にはｎ（ｎは整数）
ＭあるいはｎＭに近い整数をカウンタがカウントしたと
きにカウンタをリセットしてもよい。この場合は最小幅
パルスのｎ個分をカウントしたときリセットされること
となり、例えばＭ＝４であれば８個の同期用クロック信
号をカウントしたときリセットし、例えば２個及び６個
の同期用クロック信号をカウントしたときにサンプリン
グクロック信号を出力するようにしてもよい。また同期
用クロック信号は水平同期クロック信号に基づいて生成
することに限らず他の信号を利用してもよい。そして本
発明はビデオ信号のＶＢＩデータに限らず他の分野のデ
ータ信号をサンプリングする場合に適用してもよい。
【００２４】
【発明の効果】以上のように本発明によれば、サンプリ
ングクロック信号の出力のタイミングをデータ信号に基
づいて自己調整しているので周波数精度がそれ程高くな
いクロック信号を用いながら、高いデータ速度を有する
データ信号をサンプリングすることができる。またデー
タ速度の異なるデータ信号に対してサンプリング回路を
共通化することができる。
ングクロック信号の出力のタイミングをデータ信号に基
づいて自己調整しているので周波数精度がそれ程高くな
いクロック信号を用いながら、高いデータ速度を有する
データ信号をサンプリングすることができる。またデー
タ速度の異なるデータ信号に対してサンプリング回路を
共通化することができる。
【図１】本発明方法を説明するためのデータ信号、同期
用クロック信号及びサンプリングクロック信号を示すタ
イムチャートである。
用クロック信号及びサンプリングクロック信号を示すタ
イムチャートである。
【図２】垂直ブランキング情報データを含むビデオ信号
の一例を示す説明図である。
の一例を示す説明図である。
【図３】本発明の実施例に係るサンプリング回路を示す
回路図である。
回路図である。
【図４】本発明の実施例の動作を示すタイムチャート図
である。
である。
【図５】データ信号の一例を示す説明図である。
１ シンクロナイザ（同期化回路） ２ フェーズロックループ回路 ３ 微分回路 ４ カウンタ ５ 第１の２進比較器 ６ 第２の２進比較器 ８ サンプリングクロック信号出力部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 7/087 7/088
Claims (2)
- 【請求項１】 ディジタルのデータ信号をサンプリング
クロック信号によりサンプリングする方法において、 データ信号のデータ速度に対してＭ（Ｍは整数または整
数に近い値）倍の周波数の同期用クロック信号を用い、
前記データ信号をこの同期用クロック信号に同期させる
と共に、同期用クロック信号をｎ（ｎは整数）Ｍまたは
ｎＭに近い整数だけカウンタでカウントすること、及び
同期用クロック信号に同期されたデータ信号の変化点を
検出することのオア条件で当該カウンタをリセットし、
前記カウンタが所定数の同期用クロック信号をカウント
したときにサンプリングクロック信号を発生することを
特徴とするデータ信号のサンプリング方法。 - 【請求項２】 ディジタルのデータ信号をサンプリング
クロック信号によりサンプリングする回路において、 データ信号のデータ速度に対してＭ（Ｍは整数または整
数に近い値）倍の周波数の同期用クロック信号にデータ
信号を同期させる同期化回路と、 この同期化回路より出力されたデータ信号の変化点を検
知して検知出力信号を出力する検知回路と、 前記同期用クロック信号をカウントするカウンタと、 このカウンタのカウント値が同期用クロック信号のｎＭ
個分またはｎＭに近い整数個分に応じた数になったとき
にリセット信号を出力するリセット回路と、 前記カウンタが所定数の同期用クロック信号をカウント
したときにサンプリングクロック信号を発生するサンプ
リングクロック信号出力部と、を備え、 前記カウンタは、前記検知出力信号またはリセット信号
の少なくとも一方が入力されたときにリセットされるこ
とを特徴とするデータ信号のサンプリング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6124149A JPH07307727A (ja) | 1994-05-13 | 1994-05-13 | データ信号のサンプリング方法及びその回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6124149A JPH07307727A (ja) | 1994-05-13 | 1994-05-13 | データ信号のサンプリング方法及びその回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07307727A true JPH07307727A (ja) | 1995-11-21 |
Family
ID=14878155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6124149A Pending JPH07307727A (ja) | 1994-05-13 | 1994-05-13 | データ信号のサンプリング方法及びその回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07307727A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6909467B2 (en) | 2000-05-01 | 2005-06-21 | Matsushita Electric Industrial Co., Ltd. | Broadcast text data sampling apparatus and broadcast text data sampling method |
| EP2239664A3 (en) * | 2009-04-08 | 2010-12-15 | Intel Corporation | Context switch sampling |
-
1994
- 1994-05-13 JP JP6124149A patent/JPH07307727A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6909467B2 (en) | 2000-05-01 | 2005-06-21 | Matsushita Electric Industrial Co., Ltd. | Broadcast text data sampling apparatus and broadcast text data sampling method |
| EP2239664A3 (en) * | 2009-04-08 | 2010-12-15 | Intel Corporation | Context switch sampling |
| US8346509B2 (en) | 2009-04-08 | 2013-01-01 | Intel Corporation | Context switch sampling |
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