JPH04357730A - シリアル伝送の同期化装置 - Google Patents
シリアル伝送の同期化装置Info
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- JPH04357730A JPH04357730A JP3157346A JP15734691A JPH04357730A JP H04357730 A JPH04357730 A JP H04357730A JP 3157346 A JP3157346 A JP 3157346A JP 15734691 A JP15734691 A JP 15734691A JP H04357730 A JPH04357730 A JP H04357730A
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- 238000001514 detection method Methods 0.000 claims abstract description 18
- 230000010363 phase shift Effects 0.000 description 10
- 230000003111 delayed effect Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000005070 sampling Methods 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 4
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】[発明の目的]
【産業上の利用分野】本発明は、伝送装置の送信信号を
正常に受信するために、受信側において受信クロックの
位相を修正するシリアル伝送の同期化装置に関する。
正常に受信するために、受信側において受信クロックの
位相を修正するシリアル伝送の同期化装置に関する。
【0002】
【従来の技術】一般に、シリアル伝送方式には、同期式
と非同期式がある。同期式は、送信側より送られてくる
クロック情報を受信クロックとして、受信信号をサンプ
リングする方式である。非同期式は、受信側で作られる
受信クロックを用いて受信データをサンプリングする方
式である。
と非同期式がある。同期式は、送信側より送られてくる
クロック情報を受信クロックとして、受信信号をサンプ
リングする方式である。非同期式は、受信側で作られる
受信クロックを用いて受信データをサンプリングする方
式である。
【0003】この非同期式においては、ジッタにより受
信信号の位相が多少ずれても、正常にサンプリングでき
るように、できる限り受信データの中央に受信クロック
がくるように受信クロックの位相修正をする必要がある
。この位相修正の手段として、従来から、DPLL(デ
ジタル・フェーズロック・ループ)を使用した手段が用
いられている。
信信号の位相が多少ずれても、正常にサンプリングでき
るように、できる限り受信データの中央に受信クロック
がくるように受信クロックの位相修正をする必要がある
。この位相修正の手段として、従来から、DPLL(デ
ジタル・フェーズロック・ループ)を使用した手段が用
いられている。
【0004】図3に、上記したこの種の従来例を示す。
【0005】図中、復調器1は、送信側から遅れてくる
信号を復調し、受信信号としてサンプリング回路2と変
化点検出回路3に送る。変化点検出回路3は、受信信号
の変化点を検出する毎に、位相比較回路4へ信号を出力
する。位相比較回路4は、この信号をもとに、受信クロ
ックの位相が進んでいるか遅れているかを判定する。
信号を復調し、受信信号としてサンプリング回路2と変
化点検出回路3に送る。変化点検出回路3は、受信信号
の変化点を検出する毎に、位相比較回路4へ信号を出力
する。位相比較回路4は、この信号をもとに、受信クロ
ックの位相が進んでいるか遅れているかを判定する。
【0006】ところで、位相の進み遅れの判定は多様で
あるが、ここでは、図4(A)に示す如く、受信データ
のビットの変わり目から本来のビット長の1/2のとこ
ろに受信クロックaが出力される場合は、位相差は零と
する。また、図4(B)に示す如く、受信データがジッ
タによりビット長が変化した場合、本来のビット長の1
/2のところの受信クロックaは位相差を零とするが、
図示破線の受信クロックbの場合には位相は進み、受信
クロックcの場合に位相は遅れと判定する。同様に、図
4(C)に示す如く、受信データがジッタにより変化し
た場合、本来のビット長の1/2のところの受信クロッ
クaの位相差は零とするが、図示破線の受信クロックb
の場合に位相は進み、受信クロックcの場合に位相は遅
れと判定する。
あるが、ここでは、図4(A)に示す如く、受信データ
のビットの変わり目から本来のビット長の1/2のとこ
ろに受信クロックaが出力される場合は、位相差は零と
する。また、図4(B)に示す如く、受信データがジッ
タによりビット長が変化した場合、本来のビット長の1
/2のところの受信クロックaは位相差を零とするが、
図示破線の受信クロックbの場合には位相は進み、受信
クロックcの場合に位相は遅れと判定する。同様に、図
4(C)に示す如く、受信データがジッタにより変化し
た場合、本来のビット長の1/2のところの受信クロッ
クaの位相差は零とするが、図示破線の受信クロックb
の場合に位相は進み、受信クロックcの場合に位相は遅
れと判定する。
【0007】受信クロック作成回路5は、例えば図5に
示す如く、32回(0〜31まで)の基本クロックパル
スをカウントしてパルス31のとき1個の受信クロック
をt2,t4時点に出力し、リセットして再びこの動作
を繰り返す。この場合、t2,t4時点の受信クロック
は、1ビット長のの中央で出力され、受信信号の変化点
(t1,t3,t5の各時点)では、パルス15とパル
ス16の中間となるようにしている。
示す如く、32回(0〜31まで)の基本クロックパル
スをカウントしてパルス31のとき1個の受信クロック
をt2,t4時点に出力し、リセットして再びこの動作
を繰り返す。この場合、t2,t4時点の受信クロック
は、1ビット長のの中央で出力され、受信信号の変化点
(t1,t3,t5の各時点)では、パルス15とパル
ス16の中間となるようにしている。
【0008】位相比較回路4は、受信クロック作成回路
5のカウントパルスがパルス15とパルス16の中間の
とき変化点検出回路3より変化点の信号を入力したとき
位相差を零と判定する。つまり、図5に示す如く、受信
信号の変化点(t1,t3,t4)のとき受信クロック
作成回路5のカウント数が16回と17回の中間にあれ
ば、位相比較回路4は位相差を零とする。
5のカウントパルスがパルス15とパルス16の中間の
とき変化点検出回路3より変化点の信号を入力したとき
位相差を零と判定する。つまり、図5に示す如く、受信
信号の変化点(t1,t3,t4)のとき受信クロック
作成回路5のカウント数が16回と17回の中間にあれ
ば、位相比較回路4は位相差を零とする。
【0009】次に、例えば、図6に示す如く、t1時点
で位相差が零と判定され、t2時点で受信クロックを出
力したが、本来t3時点で受信信号の変化点となる受信
信号が伸びた場合には、次の判定をして受信クロックの
補正をする。
で位相差が零と判定され、t2時点で受信クロックを出
力したが、本来t3時点で受信信号の変化点となる受信
信号が伸びた場合には、次の判定をして受信クロックの
補正をする。
【0010】位相比較回路4は、パルス15とパルス1
6との中間のt3時点を経過しても、変化点検出回路3
から受信信号の変化点の信号を入力しないため位相が進
んでいると判定して、位相進み信号を受信クロック作成
回路5へ出力する。この場合、受信クロック作成回路5
は、カウンタをパルス16で停止させ、t4時点でパル
ス16を初期値として再びカウントを開始する。その後
、受信クロック作成回路5のt5時点でパルス31とな
り、t6時点で受信信号を出力する。つまり、本来の変
化点(t3時点)から17パルス、前回のt2時点の受
信信号から33パルスをカウントして受信信号を出力す
る。従って、補正されない場合の本来の受信信号(図示
破線のパルス)を出力するt5時点より1パルス遅らせ
る。なお、t7時点は本来の変化点信号を出力される時
点を示す。
6との中間のt3時点を経過しても、変化点検出回路3
から受信信号の変化点の信号を入力しないため位相が進
んでいると判定して、位相進み信号を受信クロック作成
回路5へ出力する。この場合、受信クロック作成回路5
は、カウンタをパルス16で停止させ、t4時点でパル
ス16を初期値として再びカウントを開始する。その後
、受信クロック作成回路5のt5時点でパルス31とな
り、t6時点で受信信号を出力する。つまり、本来の変
化点(t3時点)から17パルス、前回のt2時点の受
信信号から33パルスをカウントして受信信号を出力す
る。従って、補正されない場合の本来の受信信号(図示
破線のパルス)を出力するt5時点より1パルス遅らせ
る。なお、t7時点は本来の変化点信号を出力される時
点を示す。
【0011】一方、図7に示す如く、t1時点からt2
時点まで位相差が零であったが受信信号が縮んだ場合に
は次の判定をして補正をする。
時点まで位相差が零であったが受信信号が縮んだ場合に
は次の判定をして補正をする。
【0012】位相比較回路4は、t3時点のパルス12
のとき、変化点検出回路3から受信信号を変化点を入力
するため位相が遅れていると判定する。即ち、パルス1
5とパルス16との中間点の以前に変化点を入力すると
位相がおくれていると判定する。この場合、位相比較回
路4はパルス15(t4時点で本来の変化点)のときカ
ウントを停止する。そして初期値パルス17として、再
びパルス31までカウントしてt6時点で受信クロック
を出力する。即ち、前回の受信クロック(t2時点)か
ら31パルスで受信クロック(t6時点)を出力し、本
来の受信クロックの出力するt7時点(図示破線のパル
ス)より1パルス前に補正され受信クロックが出力され
る。なお、t8は本来の変化点信号が出力される時点を
示す。
のとき、変化点検出回路3から受信信号を変化点を入力
するため位相が遅れていると判定する。即ち、パルス1
5とパルス16との中間点の以前に変化点を入力すると
位相がおくれていると判定する。この場合、位相比較回
路4はパルス15(t4時点で本来の変化点)のときカ
ウントを停止する。そして初期値パルス17として、再
びパルス31までカウントしてt6時点で受信クロック
を出力する。即ち、前回の受信クロック(t2時点)か
ら31パルスで受信クロック(t6時点)を出力し、本
来の受信クロックの出力するt7時点(図示破線のパル
ス)より1パルス前に補正され受信クロックが出力され
る。なお、t8は本来の変化点信号が出力される時点を
示す。
【0013】サンプリング回路2は、受信クロック作成
回路5から出力される受信クロックによる受信信号をサ
ンプリングし、そのサンプリングデータを出力する。
回路5から出力される受信クロックによる受信信号をサ
ンプリングし、そのサンプリングデータを出力する。
【0014】
【発明が解決しようとする課題】しかしながら、上記し
た従来の同期化装置には次の問題がある。
た従来の同期化装置には次の問題がある。
【0015】上記した同期化装置は、シリアル伝送の受
信側で、常に受信のクロックをDPLL(デジタル・フ
ェースロック・ループ)により微調整しながら送信側と
同期を保つものである。ところが、伝送回路の切り替わ
り等により受信信号の位相が大きくずれた場合、その位
相のずれに速やかに追従することができず、また、同期
はずれを起こす可能性があるという問題がある。
信側で、常に受信のクロックをDPLL(デジタル・フ
ェースロック・ループ)により微調整しながら送信側と
同期を保つものである。ところが、伝送回路の切り替わ
り等により受信信号の位相が大きくずれた場合、その位
相のずれに速やかに追従することができず、また、同期
はずれを起こす可能性があるという問題がある。
【0016】そこで、本発明は、受信信号の位相が大き
く変化しても同期はずれを起こさず、早い引込み時間で
同期状態に入ることができるシリアル伝送の同期化装置
を提供することを目的とする。
く変化しても同期はずれを起こさず、早い引込み時間で
同期状態に入ることができるシリアル伝送の同期化装置
を提供することを目的とする。
【0017】[発明の構成]
【課題を解決するための手段】本発明は、受信信号の変
化点を検出する変化点検出回路と、基本クロックパルス
を所定の初期値からカウントして所定のカウントアップ
値で受信クロックを出力するカウンタを有する受信クロ
ック作成回路と、前記変化点検出回路の検出した変化点
の時点の前記受信クロック作成回路のカウント値から受
信信号と受信クロックとの位相の進みまたは遅れの信号
を検出する位相比較回路で構成され、この位相比較回路
による位相の進みまたは遅れの信号により前記受信クロ
ック作成回路のカウンタのカウント値を再設定し、受信
信号と受信クロックの位相差を修正するデジタル・フェ
ーズロック・ループを有するシリアル伝送装置の同期化
装置において、前記変化点検出回路の変化点から次の受
信信号の出力する時点までの基本クロックをカウントし
て時間を計測し、この計測された時間が予め定めた条件
のとき信号を出力するタイマ回路と、このタイマ回路の
出力する信号をカウントし、カウント値が所定の基準値
以上のとき信号を次の変化点まで出力する計数回路と、
この計数回路の信号と前記変化点検出回路の変化点の信
号を入力してAND条件が成立するとき信号を出力する
AND回路と、このAND回路の出力する信号により受
信信号と受信クロックの位相差を零に修正するために前
記受信クロック回路のカウンタのカウント値を再設定す
る再設定手段とを設けるようにしたものである。
化点を検出する変化点検出回路と、基本クロックパルス
を所定の初期値からカウントして所定のカウントアップ
値で受信クロックを出力するカウンタを有する受信クロ
ック作成回路と、前記変化点検出回路の検出した変化点
の時点の前記受信クロック作成回路のカウント値から受
信信号と受信クロックとの位相の進みまたは遅れの信号
を検出する位相比較回路で構成され、この位相比較回路
による位相の進みまたは遅れの信号により前記受信クロ
ック作成回路のカウンタのカウント値を再設定し、受信
信号と受信クロックの位相差を修正するデジタル・フェ
ーズロック・ループを有するシリアル伝送装置の同期化
装置において、前記変化点検出回路の変化点から次の受
信信号の出力する時点までの基本クロックをカウントし
て時間を計測し、この計測された時間が予め定めた条件
のとき信号を出力するタイマ回路と、このタイマ回路の
出力する信号をカウントし、カウント値が所定の基準値
以上のとき信号を次の変化点まで出力する計数回路と、
この計数回路の信号と前記変化点検出回路の変化点の信
号を入力してAND条件が成立するとき信号を出力する
AND回路と、このAND回路の出力する信号により受
信信号と受信クロックの位相差を零に修正するために前
記受信クロック回路のカウンタのカウント値を再設定す
る再設定手段とを設けるようにしたものである。
【0018】
【作用】上記構成により、受信信号の位相ずれがジッタ
の範囲内のときデジタル・フェースロック・ループの作
用により位相のずれを修正する。さらに、位相ずれがジ
ッタの範囲を大きく越えたときはその位相のずれに応じ
て受信クロック回路のカウンタのカウントを再設定する
。従って、受信信号の位相ずれが大幅になっても同期は
ずれを起こすことがなく、速やかに位相ずれを修正する
ことができる。
の範囲内のときデジタル・フェースロック・ループの作
用により位相のずれを修正する。さらに、位相ずれがジ
ッタの範囲を大きく越えたときはその位相のずれに応じ
て受信クロック回路のカウンタのカウントを再設定する
。従って、受信信号の位相ずれが大幅になっても同期は
ずれを起こすことがなく、速やかに位相ずれを修正する
ことができる。
【0019】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【0020】図1は、本発明の一実施例を示すシリアル
伝送の同期化装置のブロック構成図である。図4と異な
る点は、タイマ回路6、計数回路7およびAND回路8
を新たに追加した点である。
伝送の同期化装置のブロック構成図である。図4と異な
る点は、タイマ回路6、計数回路7およびAND回路8
を新たに追加した点である。
【0021】タイマ回路6は、変化点検出回路3からの
信号によりリセットされ、基本クロックを1パルスづつ
カウントし、さらに所定の条件のパルスカウントのとき
に受信クロックを入力すると、計数回路7に信号を出力
する。
信号によりリセットされ、基本クロックを1パルスづつ
カウントし、さらに所定の条件のパルスカウントのとき
に受信クロックを入力すると、計数回路7に信号を出力
する。
【0022】計数回路7は、タイマ回路6からの信号に
より1パルスづつカウントし、所定のカウント値のとき
所定時間、AND回路8へ信号を出力する。
より1パルスづつカウントし、所定のカウント値のとき
所定時間、AND回路8へ信号を出力する。
【0023】AND回路8は、変化点検出回路3からの
信号と計数回路7からの信号を入力し、AND条件が成
立した場合に受信クロック作成回路5へ信号を出力する
。
信号と計数回路7からの信号を入力し、AND条件が成
立した場合に受信クロック作成回路5へ信号を出力する
。
【0024】次に、本実施例の作用を図2を参照して説
明する。なお、本実施例ではDPLLの分解能を1/3
2とする。
明する。なお、本実施例ではDPLLの分解能を1/3
2とする。
【0025】先ず、t1時点からt3時点までの回路切
替え前では、図5で説明したと同様に、受信クロックの
位相差が零である。従って、t2時点のビットの中央で
受信クロックを出力する。
替え前では、図5で説明したと同様に、受信クロックの
位相差が零である。従って、t2時点のビットの中央で
受信クロックを出力する。
【0026】即ち、位相比較回路4は、t1時点ではパ
ルス15とパルス16の中間で変化点の信号を入力する
ため受信クロックの位相差を零として受信クロック作成
回路5へ位相進みまたは位相遅れ信号を出力しない。従
って、受信クロック作成回路5は、t2時点でパルス3
1となり受信クロックを出力する。この場合、仮に図6
または図7で説明した如く、位相比較回路4が受信クロ
ックの位相の進みまたは遅れをしたとき受信クロック作
成回路5へ位相進みまたは位相遅れ信号を出力し、通常
のDPLLの動作をする。
ルス15とパルス16の中間で変化点の信号を入力する
ため受信クロックの位相差を零として受信クロック作成
回路5へ位相進みまたは位相遅れ信号を出力しない。従
って、受信クロック作成回路5は、t2時点でパルス3
1となり受信クロックを出力する。この場合、仮に図6
または図7で説明した如く、位相比較回路4が受信クロ
ックの位相の進みまたは遅れをしたとき受信クロック作
成回路5へ位相進みまたは位相遅れ信号を出力し、通常
のDPLLの動作をする。
【0027】また、タイマ回路6はt1時点で変化点検
出回路3の変化点の信号を入力してパルス0から基本ク
ロックを1つづつカウントする。そして、t3時点で次
の変化点の信号を入力するとリセットされ、再び基本ク
ロックをカウントする動作を繰り返す。この場合には、
後に述べる条件が成立しないためタイマ回路6から信号
が出力されない。
出回路3の変化点の信号を入力してパルス0から基本ク
ロックを1つづつカウントする。そして、t3時点で次
の変化点の信号を入力するとリセットされ、再び基本ク
ロックをカウントする動作を繰り返す。この場合には、
後に述べる条件が成立しないためタイマ回路6から信号
が出力されない。
【0028】ここで、t3時点で回線の切替えがされて
、図示するように1ビットの長さが大幅に縮小された場
合には次の動作をする。タイマ回路6は、次の条件式(
1)が成立するか否かの判定する。
、図示するように1ビットの長さが大幅に縮小された場
合には次の動作をする。タイマ回路6は、次の条件式(
1)が成立するか否かの判定する。
【0029】
【数1】|α−15|≧β…………(1)
【0030】
ここで、 α:受信クロックを出力時点のタイマ回路
6のカウント値 β:基準値β=10
ここで、 α:受信クロックを出力時点のタイマ回路
6のカウント値 β:基準値β=10
【0031】上記条件式(1)が成立するか否かはt2
時点においても判定されるが、このときには成立しない
。その後、t5時点で、タイマ回路6が受信クロックを
入力したときには、基準値β=10とすればα=4カウ
ントで上記条件式(1)が成立する。この結果、タイマ
回路6は、計数回路7に信号を出力する。
時点においても判定されるが、このときには成立しない
。その後、t5時点で、タイマ回路6が受信クロックを
入力したときには、基準値β=10とすればα=4カウ
ントで上記条件式(1)が成立する。この結果、タイマ
回路6は、計数回路7に信号を出力する。
【0032】計数回路7は上記タイマ回路6の出力する
信号を入力してカウントし、このカウント値が所定値(
γ)以上のときAND回路8へ出力する。本実施例では
便宜上、上記所定値γ=1としている。従って、計数回
路7は、t6時点で信号をAND回路8に出力する一方
、この信号をt7時点で変化点の信号が入力されるまで
信号を維持する。
信号を入力してカウントし、このカウント値が所定値(
γ)以上のときAND回路8へ出力する。本実施例では
便宜上、上記所定値γ=1としている。従って、計数回
路7は、t6時点で信号をAND回路8に出力する一方
、この信号をt7時点で変化点の信号が入力されるまで
信号を維持する。
【0033】その後、t7時点でAND回路8へ変化点
信号が入力すると、計数回路7の信号によりAND条件
が成立し、この信号が受信クロック作成回路5へ入力さ
れる。これにより、受信クロック作成回路5は、カウン
トを停止して強制的に初期値パルス16としてカウント
を開始する。そして、31パルス、つまり16カウント
したときのt9時点で受信クロックを出力する。このよ
うにして、t9時点で受信クロックが1ビット長の中央
で出力され位相差が零となり補正される。
信号が入力すると、計数回路7の信号によりAND条件
が成立し、この信号が受信クロック作成回路5へ入力さ
れる。これにより、受信クロック作成回路5は、カウン
トを停止して強制的に初期値パルス16としてカウント
を開始する。そして、31パルス、つまり16カウント
したときのt9時点で受信クロックを出力する。このよ
うにして、t9時点で受信クロックが1ビット長の中央
で出力され位相差が零となり補正される。
【0034】ところで、基準値βはβ/32が伝送路の
ひずみとモデムのひずみの和よりも多少大きくなるよう
にする。例えば、モデムのひずみを15%、伝送路のひ
ずみを10%とした場合次の式(2)による。
ひずみとモデムのひずみの和よりも多少大きくなるよう
にする。例えば、モデムのひずみを15%、伝送路のひ
ずみを10%とした場合次の式(2)による。
【0035】
【数2】
β=10>{(15+10)/100
}*32…………(2)
}*32…………(2)
【0036】この理由は、受信
信号がジッタにより位相ずれを起こす範囲ならば、従来
のDPLLの処理のみを継続するためである。
信号がジッタにより位相ずれを起こす範囲ならば、従来
のDPLLの処理のみを継続するためである。
【0037】以上のように受信信号の位相が大きくずれ
たとき、即ち、|α−15|≧βになったとき、計数回
路7のカウントはタイマ回路6からの信号により、1加
算される。計数回路7のカウントの値が所定値(γ)以
上になったとき、信号を出力しAND回路8を通して次
の信号の変化点で受信クロック作成回路5のカウンタを
強制的に初期値(本実施例では16)にプリセットする
。カウンタは、初期値からカウンタを続けカウントの値
がパルス31になると、受信クロックを出力する。
たとき、即ち、|α−15|≧βになったとき、計数回
路7のカウントはタイマ回路6からの信号により、1加
算される。計数回路7のカウントの値が所定値(γ)以
上になったとき、信号を出力しAND回路8を通して次
の信号の変化点で受信クロック作成回路5のカウンタを
強制的に初期値(本実施例では16)にプリセットする
。カウンタは、初期値からカウンタを続けカウントの値
がパルス31になると、受信クロックを出力する。
【0038】なお、計数回路7を備えたのは、伝送路上
のノイズ等により本来の信号の変化点以外の時点で変化
点を検出してしまった場合、直ちに受信クロック作成回
路5のカウンタをプリセットしてしまうことを防ぐため
のものである。また、計数回路7のカウンタのリセット
条件は、受信信号の位相が|α−15|<βとなったと
きと、カウント値の値が一定値(γ)以上になり受信ク
ロック作成回路5のカウンタをプリセットしたときであ
る。
のノイズ等により本来の信号の変化点以外の時点で変化
点を検出してしまった場合、直ちに受信クロック作成回
路5のカウンタをプリセットしてしまうことを防ぐため
のものである。また、計数回路7のカウンタのリセット
条件は、受信信号の位相が|α−15|<βとなったと
きと、カウント値の値が一定値(γ)以上になり受信ク
ロック作成回路5のカウンタをプリセットしたときであ
る。
【0039】
【発明の効果】以上説明したように本発明によれば、受
信信号の位相ずれがジッタの範囲内ならば、従来のデジ
タル・フェーズロック・ループによる処理をする。位相
ずれがジッタの範囲を超えて大きくずれた場合は、その
位相差を零にするように受信信号に同期して受信クロッ
クを発生する。従って、同期はずれを起こさず、かつ、
従来よりも早く同期状態に入ることができる。
信信号の位相ずれがジッタの範囲内ならば、従来のデジ
タル・フェーズロック・ループによる処理をする。位相
ずれがジッタの範囲を超えて大きくずれた場合は、その
位相差を零にするように受信信号に同期して受信クロッ
クを発生する。従って、同期はずれを起こさず、かつ、
従来よりも早く同期状態に入ることができる。
【図1】本発明の一実施例を示すシリアル伝送の同期化
装置のブロック構成図である。
装置のブロック構成図である。
【図2】同装置の作用を示すタイムチャートである。
【図3】従来例を示すシリアル伝送の同期化装置のブロ
ック構成図である。
ック構成図である。
【図4】受信信号と受信クロックの位相の遅れおよび進
みを示す説明図である。
みを示す説明図である。
【図5】従来例を示すシリアル伝送の同期化装置の作用
を示すタイムチャートである。
を示すタイムチャートである。
【図6】従来のシリアル伝送の同期化装置の受信信号が
伸びた場合の作用を示すタイムチャートである。
伸びた場合の作用を示すタイムチャートである。
【図7】従来のシリアル伝送の同期化装置の受信信号が
縮んだ場合の作用を示すタイムチャートである。
縮んだ場合の作用を示すタイムチャートである。
1 復調器
2 サンプリング回路
3 変化点検出回路
4 位相比較回路
5 受信クロック作成回路
6 タイマ回路
7 計数回路
8 AND回路
Claims (1)
- 【請求項1】 受信信号の変化点を検出する変化点検
出回路と、基本クロックパルスを所定の初期値からカウ
ントして所定のカウントアップ値で受信クロックを出力
するカウンタを有する受信クロック作成回路と、前記変
化点検出回路の検出した変化点の時点の前記受信クロッ
ク作成回路のカウント値から受信信号と受信クロックと
の位相の進みまたは遅れの信号を検出する位相比較回路
で構成され、この位相比較回路による位相の進みまたは
遅れの信号により前記受信クロック作成回路のカウンタ
のカウント値を再設定し、受信信号と受信クロックの位
相差を修正するデジタル・フェーズロック・ループを有
するシリアル伝送の同期化装置において、前記変化点検
出回路の変化点から次の受信信号の出力する時点までの
基本クロックをカウントして時間を計測し、この計測さ
れた時間が予め定めた条件のとき信号を出力するタイマ
回路と、このタイマ回路の出力する信号をカウントし、
このカウント値が所定の基準値以上のとき信号を次の変
化点まで出力する計数回路と、この計数回路の信号と前
記変化点検出回路の変化点の信号を入力してAND条件
が成立するとき信号を出力するAND回路と、このAN
D回路の出力する信号により受信信号と受信クロックの
位相差を零に修正するために前記受信クロック作成回路
のカウンタのカウントを再設定する再設定手段とを備え
たことを特徴とするシリアル伝送の同期化装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3157346A JPH04357730A (ja) | 1991-06-03 | 1991-06-03 | シリアル伝送の同期化装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3157346A JPH04357730A (ja) | 1991-06-03 | 1991-06-03 | シリアル伝送の同期化装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04357730A true JPH04357730A (ja) | 1992-12-10 |
Family
ID=15647675
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3157346A Pending JPH04357730A (ja) | 1991-06-03 | 1991-06-03 | シリアル伝送の同期化装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04357730A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05102953A (ja) * | 1991-10-03 | 1993-04-23 | Sharp Corp | ビツト同期装置 |
JP2012244269A (ja) * | 2011-05-17 | 2012-12-10 | Meidensha Corp | シリアル・データ通信装置のdpll回路 |
-
1991
- 1991-06-03 JP JP3157346A patent/JPH04357730A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05102953A (ja) * | 1991-10-03 | 1993-04-23 | Sharp Corp | ビツト同期装置 |
JP2012244269A (ja) * | 2011-05-17 | 2012-12-10 | Meidensha Corp | シリアル・データ通信装置のdpll回路 |
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